JPS62109432A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はディジタル信号を扱う機器、例えば磁気的又は
光学的記録再生装置等において使用される外部からの信
号に装置のローカルクロックを同期させるための位相同
期回路に関するものである。

（ロ）従来の技術 一般のディジタルデータ伝送において伝達データ中にク
ロック成分を含ませた場合、再生検出系では伝送されて
きたデータ中からクロック成分を抽出することが必要と
なる。

この機能を持つものとして位相同期回路（ＰＬＬ回路）
がある。この位相同期回路は従来アナログ回路技術を用
いて構成されていたがディジタル信号処理技術の発達に
伴ない、以下の理由をこより位相同期回路をすべてディ
ジタル化したディジタル位相同期回路が提案されている
。

■位相間期系の帯域幅、中心周波数を容易擾こ可変でき
る。

■電圧制御発振器、ローパスフィルターを用いないので
、温度や電源電圧の変動に対するループ依存性が軽減で
きる。

従来、この全ディジタル位相同期回路としては第３図（
こ示す方式が報告されている。（電子通信学会論文誌７
３／１２　Ｖｏｌ　５６−ＡＭＬ１２　　二４ａｔｊｔ
子網 化全ディジタル位相１’ｉ″１％） ル この方式は、入力信号と出力クロックパルスの位相差が
２値址子化され、それをディジタル的（こ積分した結果
により出力クロックパルス周波数の離散的な制御を行な
うもので、回路は′Ｓ３図に示すように入力信号？ｇ（
ｌｌと、発振回路（２）と、時間軸制御回路（３）と、
位相比較回路（４）と出力端子（５）とで構成されてい
る。位相比較回路（４）は２値位相比較器（６）と、可
逆カウンタ（７）と判定回路（８１ｆ９１とを備えてお
り、比較器（６）ｌこは人力信号と出力クロックパルス
とが人力され、入力信号より出力クロックパルスが先に
立ち上がれば進み信号ａ１、遅れて立ち上がれば遅れ信
号ｂ１か可逆カウンタ（７）に出力される。この可逆カ
ウンタ（７）は入力される信号が進み信号ａ１ならば１
加算され、又遅れ信号ならば１減算される。このカウン
タは初期値Ｎにセットしておき、カウント値が２Ｎにカ
ウントアツプされると判定回路（８）が正制御信号ａ２
を、カウント値がゼロζこカウントダウンされると判定
回路（９）が負制御信号ｂ２を時間軸制御回路（３）（
こ出力する。

そして、この制御回路（３）は正制御信号ａ２を受けて
発振回路（２）からの発振信号から１パルス除去し、一
方負制御信号ｂ２を受けて発振回路（２）からの発振信
号に１パルス付加する。何れの場合もこの付加又は除去
の制御が終った後、カウンタ（７）をリセット信号（１
０）で再び初期値Ｎにリセットする。

尚、制御回路は２Ｍ分周回路０１）を含み、この分周回
路出力を出力クロックパルスとして出力端子（５）に付
与すると共に比較器（６）に付与される。

以上の閉ループ制御により出力クロックパルスは入力信
号の立ち上りに同期する。

ｅウ　　発明が解決しようとする問題点上記構成の全デ
ィジタル位相同期回路ｌこおいて、定常特性を改善、す
なわち位相同期状態（こおける入力信号と出力クロック
パルスとのジッター成分を小さくするため【こは、可逆
カウンタ（７）の１ノセツト値Ｎを大きくとり、位相制
御間隔を長くするか、又は、リセット値Ｎはそのままで
発振回路（２）の発振周波数及び分周回路（１１）のＭ
を大きくとり、出力クロックパルスの周期に対する時間
軸上の制御量を少なくする必要がある。以上により、定
常特性の改善は行なわれるが、時間軸上の制御量が小さ
くなることを意味し、その結果、過度特性、すなわち、
位相同期引き込みまでの速度及び位相同期引き込み範囲
の点で特性が劣化してしまう。

したがって、従来の全ディジタル位相同期回路は、過渡
特性と定常特性が背反の関係にあり、定常特性の改善ζ
こ対する過渡特性の劣化が大きい欠点を有する。

本発明は、以上の欠点に鑑みなされたものであり、定常
特性の悪化を押えつつ、過渡応答特性を改善した全ディ
ジタル位相同期回路を提供しようとするものである。

に）問題点を解決するための手段 本発明は定常状態でのジッターを押えつつ、同期引き込
み速さ、同期引き込み範囲等の過渡応答特性を改善する
ため位相比較回路の出力である位相情報列を観測し、定
常状態においては通常の時間軸制御を行なうと共に、位
相情報が進み又は遅れの一方にかたよった過渡状態にお
いては時間軸制御量を増加させる全ディジタル位相同期
回路を提供するものである。

（ホ）作用 本発明は以上のように構成され、位相比較情報列により
時間軸制御量を制御しているので、位相比較情報が一方
にかたよらない定常状態においては、通常の時間軸制御
によりジッター成分を低く押えるとともに、位相比較情
報が進み又は遅れの一方にかたよる過渡状態（こおいて
は、時間軸制御量を増加させることにより、位相同期引
き込み速度を高速化し、又、位相同期引き込み範囲を広
くするように作用させることが出来る。

（へ）実施例 Ｓ１図は本発明回路の一実施例のブロック図である。同
図ζこおいて、（１）は入力信号源、（２）は発振回路
、（３）は分周回路を含む時間軸制御回路、（４）は位
相比較回路、（５）は出力端子、（１２）は時間軸制御
附制御回路である。

入力信号源（１）は例えば平均周波数が７Ｈ２の方形仮
を入力信号として位相比較回路（４）をこ付与する。

発振回路（２）は２Ｍ、ｘ７Ｈｚの方形波を時間軸制御
回路（３）に付与する。この発振信号は時間軸制御回路
（３）に含まれる２Ｍ分周回路（１１）で分周されて出
力端子（５）に、該時間軸制御回路（３）が発振回路か
らの発振信号に対して時間軸制御信号を付与していない
場合ｌこは周期２Ｍの出力クロックパルス（基準クロッ
クパルス）を付与するように選定されている。

時間軸制御回路（３）は時間軸制御量制御回路の出パル
ス列に対し、パルスの付加、除去及びその量を変化させ
ることにより、出力クロックパルスの周期を基準クロッ
クパルスと短周期、長周期の各々２種類の計５種類の長
さから選定し出力している。位相比較回路（４）は入力
信号源（１）からの入力信号と時間軸制御回路（３）か
らの出力り゛ロックパルスとを２人力とし、前者の立上
り時後者がハイレベル（こある時進み信号ａ１を出力し
、一方後者が低レベルにある時遅れ信号ｂ１を出力する
２値位相比較器（６）と、この比較器の出力を受ける切
期値Ｎ（例えばＮ−２）にセットされているｒツブダウ
ンカウンタ（７）と２つの判定回路（８）　、　（９１
とを備えている。

カウンタ（７）は進み信号ａ１を受ける毎に１ステツプ
ずつカウントアツプし、一方遅れ信号ｂ１を受ける毎（
こ１ステツプずつカウントダウンする。

そして、このカウンタ（７）の内容を判定回路（８）（
９）がウォッチしていて、判定回路（８）はカウンタ（
７）の内容が２Ｎ４こなりた時累積進み信号３２を出力
し、又判定回路（９）はカウンタ（７）の内容が０（こ
なった時累積遅れ信号ｂ２を出力し、このａｚ、ｂ＋は
時間軸制御−制御回路警こ付与される。

時間軸制御量制御回路０２は位相比較回路（４）から累
積進み信号ａ２及び累積遅れ信号ｂ２を入力とし、累積
進み信号ａ２は正制御決定回路（１８）及びシフトレジ
スタ（１３）に付与され、又累積遅れ信号ｂ２は頁制御
Ｉｉｌ決定回路（１９）及びシフトレジスタ（１４：に
付与される。シフトレジスタ（１３１、（１４１には累
積進み信号ｂ２が出力される毎に入力され、各々のシフ
トレジスタｔ１３１　、　（１４１のＡＮＤゲート（１
５１、（１Ｇ＋により、連続的に累積進み信号ａ２かシ
フトレジスタ（１３）ｉこ入力される場合（こは連続進
み信号ａ２が正制御決定回路（１８１に付与され、一方
、連続的に累積遅れ信号Ｄ２がシフトレジスタ１１１）
に入力される場合ζこは連続遅れ信号ｂ２が負制御駄決
定回路（油に付与される。

王制ａｔ決定回路（１８）には累積進み信号ａ２及び連
続進み信号ａ２が入力され、累積進み信号ｚ２のみがハ
イレベルの時（こは通常ｌの時間軸制御（例えば発振回
路（２）の出力パルス列から１パルス除去）を指示する
第−正制御信号ａ３を時間軸制御回路（３）ｌこ付与し
、一方、累積進み信号ａ２、連続進み信号ａ２が共にハ
イレベルの時には通常駄よりも多い時間軸制′＃Ｊ（例
えば発振回路（２）の出力パルス列から２パルス除去）
を指示する第二圧制御信号ａ３を時間軸制御回路（３）
に付与する。

負制純量決定回路０９）にも上記正制御決定回路Ｑ８）
の場合と同様累積遅れ信号ｂ２及び連続遅れ信号ｂ２が
入力され、累積遅れ信号ｂ２のみがハイレベルの時には
通常址の時間軸制御（例えば発振回路（２）の出力パル
ス列に１パルス付加）を指示する第−負制御信号ｂ５を
時間軸制御回路（３）に付与し、一方累積遅れ信号ｂ２
、連続遅れ信号ｂ２が共にハイレベルの時には通装置よ
りも多い時間軸制御（例えば発振回路（２）の出力パル
ス列（こ２パルス付加）を指示する第二負制御信号ｂ３
を時間軸制御回路（３）に付与する。

時間軸制御回路（３）は上述の如く位相比較回路（４）
の位相情報である累積進み信号２Ｌ２及び累積遅れ信号
により時間軸制御量制御回路（１２）において生成され
た正及び負の制御信号ａ３．ａ３．ｂｘ、ｂ３により出
力信号の時間軸を変更させ、位相比較器（４）への２人
力信号の位相を合わせるように動作する。

よって、出力端子（５）には入力信号源（１）の入力信
号の位相に一致する出力クロックパルスを導出させるこ
とができる。

第２図は本発明回路の動作の１例を示している。

これはＮ＝２．Ｍ＝１０の場合の過渡特性から定常時性
（こ移る課程を示している。

入力信号源（１）からの入力信号の立ち上がりより出力
クロックパルスの立ち上がりが、大きく遅れている状態
においては累積遅れ信号ｂ２が連続的ζこシフＩ・レジ
スタ０娘こ入力される結果、連続遅れ信号ｂ２がハイレ
ベルとなり、前半では第二負制御伯号ｂ５が時間軸制御
回路（３）に付与されるため、時間軸制御区間では出力
クロック周期が、基阜周期の２０に対し１６という周期
になって（−４）の制御をしているのに対し、後半の定
常特性においては累積進み信号ａ２、累積遅れ信号が一
方に偏ることもないため、連続進み信号ａｉ及び連続遅
れ信号ｂ２はハイレベルにならず、その結果出力クロノ
クの周期は１８又は２２となり基桑クロック周期２０の
±２の範囲で制御される。

（ト）発明の効果 本発明は上記の如く構成されているので、入出力の位相
差が小さい定常状態におけるジッター成分を低くおさえ
、かつ、入出力の位相差が大きい過渡状態（こおいては
時間軸制御曖を増加させることによって位相同期引き込
み速度を高速化し、位相同期引き込み範囲を広くするこ
とが出来る。したがって本回路を採用する伝送系の信頼
性を向上させることが出来る。

【図面の簡単な説明】

第１図は本発明回路の一実施例の回路構成図、第２図は
同回路の動作例のタイムチャート図、第３図は従来の位
相同期回路図である。 （１）・・・入力信号源、（２）・・・発振回路、（３
）・・・時間軸制御回路、（４）・・・位相比較回路、
（５）・・・出力端子、（ＩＺ・・・時間軸制御量制御
回路。

Claims (1)

【特許請求の範囲】
1. （１）入力信号源と、一定周期の発振信号を発生する発
   振回路と、該発振回路からの発振信号と制御信号を入力
   して該発振信号の時間軸を該制御信号により制御し出力
   クロックパルスを出力する時間軸制御回路と、前記入力
   信号源からの入力信号と前記出力クロックパルスとを位
   相比較して前記制御信号を形成する位相比較回路と、前
   記出力クロックパルスを出力する出力端子を備え、前記
   入力信号に同期した出力クロックパルスを再生する位相
   同期回路において、前記時間軸制御回路における時間軸
   制御量を位相比較器の出力である位相情報列により可変
   させるように構成されていることを特徴とする位相同期
   回路。