JPH0444423A - クロック同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、外部からの入力信号に、内部クロック信号
を同期させるクロック同期回路に関するものである。

［従来の技術］ 第３図は、従来のクロック同期回路の回路図である。図
において、（１）は同期対象である入力信号（１ａ）を
受ける入力端子、（２）はロクロック信号を受ける自ク
ロック入力信号、（３）は同期したタイミング信号を出
力するタイミング信号圧力端子、（４）は入力信号（１
ａ）の立下りエツジを検出する微分器、（５）は微分器
出力にてタイミング信号（１４ａ）をサンプルするＤフ
リップフロップ、（６）、（７）は、タイミング信号（
１４ａ）と入力信号（１ａ）の位相差が、２回連続同一
極性であるが否がを判定するＤフリップフロップ、　（
１０）、　（１１）、　（１２）、（１３）はＤフリッ
プフロップ（６）、（７）の判定結果をもとに、クロッ
クの進み又は遅れ補正を行うＪＫフリップフロップ、（
１４）はタイミング信号（１４ａ）を生成するカウンタ
、（８）、（９）、（１５）、（１６）はＡＮＤゲート
、（１７）はインバータである。

次に動作について、第４図のタイムチャートをも参照し
て説明する。

まず、Ｄフリップフロップ（６）、（７）の出力が何れ
も論理「０」　（以下、論理を省略する）であれば、Ｊ
Ｋフリップフロップ（１０）、（１１）のロ出力端子は
何れも「１」であり、ＪＫフリップフロップ（１２）の
Ｑ出力端子には自クロック信号（２ａ）の倍の周期のタ
ロツク信号（１２ａ）がＪＫフリップフロップ（１３）
のＪ及びに入力端子に加えられる。従って、ＪＫフリッ
プフロップ（１３）のＱ出力端子には、自クロック信号
（２ａ）の４倍の周期のクロック信号（１３ａ）がカウ
ンタ（１４）のＴ入力端子に加えられる。カウンタ（１
４）にて必要段数分周することにより、入力信号（１ａ
）と周期が同一な同期したタイミング信号（１４ａ）か
発生する。

次に、同期動作について説明する。説明の都合上、Ｄフ
リップフロップ（５）のＱ出力端子か「１」、Ｄフリッ
プフロップ（６）、（７）のＱ出力端子が何れも「０」
であると仮定する。入力信号（１ａ）かｒｌＪから「０
」に変化すると、微分器（４）は立下りエツジを検出し
て１クロック幅のパルス信号（４ａ）をＤフリップフロ
ップ（５）、（６）、（７）のＴ入力端子に与える。

Ｄフリップフロップ（５）のＱ出力端子を「１」と仮定
すなわち、前回の入力信号（１ａ）の立下りエツジタイ
ミングでタイミング信号（１４ａ）は「１」と仮定して
いるので、ＡＮＤゲート（１５）、（１６）を介して、
Ｄフリップフロップ（６）のＱ出力端子は「１」、Ｄフ
リップフロップ（７）のＱ出力端子は「０」をラッチす
る。

この時、ＡＮＤゲート（８）の一方の入力端子には「１
」が入力され、ＪＫフリップフロップ（１２ａ）のＱ出
力端子に現れる信号（１２ａ）が「０」すなわちΦ出力
端子に現れる信号（１２ｂ）が「１」となったタイミン
グによりＡＮＤゲ−）（８）の出力か「１」となり、次
の自クロック信号（２ａ）の立上りエツジで、ＪＫフリ
ップフロップ（１０）のＱ出力端子が「１」にセットさ
れる。

かくして、ＪＫフリップフロップ（１２）のＪ入力端子
は「１」、Ｋ入力端子はｒＯＪとなり、ＪＫフリップフ
ロップ（１２）のＱ出力端子の「１」状態が、１クロッ
ク期間延長される。この結果、第４図中の信号（１３ａ
）からも明らかなように、ＪＫフリップフロップ（１３
）は、１クロック時間だけ早めにカウントすることにな
り、タイミング信号（１４ａ）が、１クロック時間だけ
進められる。すなわち、入力信号（１ａ）のｒｌＪ　−
ｒＯＪ変化タイミングがタイミング信号（１４ａ）の「
１」→「０」変化タイミングより２回連続して早い場合
、タイミング信号（１４ａ）を１クロック時間進めるこ
とにより、入力信号（１ａ）とタイミング信号（１４ａ
）との同期がとられることになる。

一方、入力信号（１ａ）のｒｌＪ　−ｒＯＪ変化タイミ
ングかタイミング信号（１４ａ）の「１」＝「０」変化
タイミングより２回連続して遅い場合、Ｄフリップフロ
ップ（７）のＱ出力端子が「１」となり、ＪＫフリップ
フロップ（１２）のＱ出力端子か「１」の条件で自クロ
ック信号（１ａ）の立上りエツジにてＪＫフリップフロ
ップ（１１）のＱ出力端子が「１」、Φ出力端子が「０
」になる。従って、ＪＫフリ、７ブフロツプ（１２）の
Ｑ出力端子の「０」状態が、１クロック期間延長されＪ
Ｋフリップフロップ（１３）は１クロック時間だけ遅め
にカウントすることになり、タイミング信号（１４ａ）
が１クロック時間だけ遅らされ入力信号（１ａ）との同
期がとられることになる。

［発明が解決しようとする３題］ 従来のクロック同期回路は、以上のように構成されてお
り、入力信号とタイミング信号との１回の比較結果に対
し、１クロック時間しが補正されないため、入力信号の
周期が、内部で必要とする同期したタイミング信号の周
期に比べ、非常に長い場合には同期させるためにはクロ
ック時間を充分長くしなければならなかった。従って、
クロック周期が必要とする同期したタイミング信号の周
期の１７４より長くなった場合、同期したタイミング信
号のパルス損失か発生し、正常な動作が不可能となるな
どの問題点があった。例えば、外部の親時計から入力さ
れる１分パルス入力信号に、内部子時計の基準クロック
３２．７６８ｋＨｚを同期させて使用するケースなどが
、これに該当し、お互いのクロック精度差が１１００ｐ
ｐの場合、同期させるためには、補正クロック時間は６
ミリ秒となり、実現困難であった。

この発明は、上記のような問題点を解消するためになさ
れたもので、入力信号の周期が内部で必要とする同期し
たタイミング信号の周期に比べ非常に長い場合にも、同
期したタイミング信号を得ることができるクロック同期
回路を提供することを目的とする。

Ｃ課題を解決するための手段］ この発明に係るクロック同期回路は、同期対象である入
力信号の変化点を検出する微分器と、自クロックパルス
を計数して比較用タイミング信号を生成するカウンタと
、前記微分器の出力によりタイミング信号をサンプリン
グする第一のフリップフロップと、この第一のフリップ
フロップか所定の回数連続して同一信号を出力したこと
を判定する第二のフリップフロップと、この第二のフリ
ップフロップの出力を所定の周期でサンプリングする第
三のフリップフロップと、この第三のフリップフロップ
の出力に基づいて入力信号に対する比較用タイミング信
号の進み又は遅れを判定するゲート回路と、このゲート
回路の出力によって制御され、かつ前記カウンタに加え
られるクロックパルスの進み又は遅れを調整する第四の
フリップフロップとを備えることによって入力信号と比
較用タイミング信号との１回の比較結果に対し、ｎクロ
ック時間（ｎ：自然数ン進み／遅れの補正を行うように
したものである。

［作用コ この発明により、入力信号の周期が内部で必要とする同
期したタイミング信号の周期に比べ非常に長い場合にも
、タイミング補正を行い同期したタイミング信号を得る
ことかできる。

［実施例コ 以下、この発明の一実施例を図について説明する。第１
図において、（１）は同期対象である入力信号（１ａ）
を受ける入力端子、（２）は自クロック信号を受ける自
クロック入力端子、（３）は同期したタイミング信号を
出力するタイミング信号出力端子、（４）は入力信号（
１ａ）の立下りエツジを検出する微分器、（５）は微分
器出力にて比較用タイミング信号（１４ｂ）をサンプル
するＤフリップフロップ、（６）、（７）は比較用タイ
ミング信号（１４ｂ）と入力信号（１ａ）の位相差が２
回連続同一極性であるか否かを判定するＤフリップフロ
ップ、（１８）、（１９）は所定の周期でＤフリップフ
ロップ（６）、（７）の出力をサンプルするＤフリップ
・フロップ、（１０）、（１１）、（１２）、（１３）
はＤフリップフロップ（］８）、（１９）の判定結果を
もとにクロックの進み又は遅れ補正を行うＪＫフリップ
フロップ、（１４）は比較用タイミング信号（１４ｂ）
、同期したタイミング信号（１４ａ）を生成するカウン
タ、（２０）はＤフリップフロップ（１８）、（１９）
のサンプルクロック（２０ａ）を生成するカウンタ、（
８）、（９）、（１５）、（１６）はＡＮＤゲート、（
１７）はインバータである。

上記の如く構成されたクロック同期回路の動作を第２図
のタイムチャートをも参照して以下に説明する。

従来のクロック同期回路に新たに付加されたＤフリップ
フロップ（１８）、（１９）、カウンタ（２０）以外の
回路については、従来と同様の動作を行う。第２図のタ
イミングチャートに示すように、入力信号（ｌａ）ｒｌ
Ｊ−ｒＯＪ変化エツジが、比較用タイミング信号（１４
ｂ）のｒｌＪ　−ｒＯＪ変化エツジより早く、前回の比
較結果を示す。Ｄフリップフロップ（５）のＱ出力端子
が「１」である場合について、動作を説明する。入力信
号（１ａ）が「１」から「０」に変化すると、微分器（
４）は立下リエ・ソジを検出して１クロック幅のパルス
信号（４ａ）をＤフリ・ツブフロップ（５）、（６）、
（７）のＴ入力端子に与える。Ｄフリップフロップ（５
）のＱ出力端子は「１」と仮定しているので、ＡＮＤゲ
ート（１５）、（１６）を介してＤフリ・ツブフロ・ツ
ブ（６）のＱ出力端子は「１」、Ｄフリップフロップ（
７）のＱ出力端子は「０」をラッチする。このＤフリッ
プフロップ（６）、（７）のＱ出力端子の状態を、入力
信号（１ａ）の１周期間にｎ回Ｄフリップフロップ（１
８）、（１９）はラッチする。Ｄフリップフロップ（１
８）のＱ出力端子が「１」となると、従来技術での動作
と同様に同期したタイミング信号（１４ａ）、比較用タ
イミング信号（１４ｂ）が１クロック時間だけ進められ
、Ｄフリップフロップ（１８）、（１９）がリセットさ
れる。この動作をｎ回繰り返すことにより、１回の比較
結果に対してｎクロ・ツク時間道められることになる。

同様に、入力信号（１ａ）の「１」→「０」変化エツジ
が比較用タイミング信号（１４ｂ）のｒｌＪ　−ｒＯＪ
変化エツジより２回連続遅い場合はロクロック時間同期
したタイミング信号（１４ａ）、比較用タイミング信号
（１４ｂ）が遅らされることになる。

なお、上記実施例では、同期動作開始を２回連続同一位
相極性により行ったが、任意の回数に設定しても同様な
効果が得られる。また、回路を構成する素子についても
、同様な論理を実現するものであれば、如何なる素子を
使用してもかまわない。

［発明の効果コ 以上のように、この発明によれば、入力信号と比較用タ
イミング信号との１回の比較結果に対しｎクロック時間
（ｎ：自然数）進み／遅れの補正を行うように構成した
ので、入力信号の周期が内部で必要とする同期したタイ
ミング信号の周期に比べ非常に長い場合にもタイミング
補正を行い同期したタイミング信号が生成されるクロッ
ク同期回路が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるクロック同期回路を
示す回路図、第２図は本発明のタイミングチャート、第
３図は従来回路のクロック同期回路の回路図、第４図は
従来回路のタイミングチャートである。 図において、（４）は微分器、（５）、　　（６）。 （７）、　　（１０）、　　（１１）、　　（１２）、
　　（１３）、　　（１８）、　　（１９）はフリップ
フロップ、（１４）はカウンタ、（８）、　　（９）、
　　（１５）。 （１６）はＡＮＤゲート、（１７）はインバータである
。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 同期対象である入力信号の変化点を検出する微分器と、
   自クロックパルスを計数して比較用タイミング信号を生
   成するカウンタと、前記微分器の出力によりタイミング
   信号をサンプリングする第一のフリップフロップと、こ
   の第一のフリップフロップが所定の回数連続して同一信
   号を出力したことを判定する第二のフリップフロップと
   、この第二のフリップフロップの出力を所定の周期でサ
   ンプリングする第三のフリップフロップと、この第三の
   フリップフロップの出力に基づいて入力信号に対する比
   較用タイミング信号の進み又は遅れを判定するゲート回
   路と、このゲート回路の出力によって制御され、かつ前
   記カウンタに加えられるクロックパルスの進み又は遅れ
   を調整する第四のフリップフロップとを備え、周期の長
   い入力信号に対してもタイミング補正を行い同期するこ
   とを特徴としたクロック同期回路。