KR200141195Y1

KR200141195Y1 - 카운터 오동작 방지회로

Info

Publication number: KR200141195Y1
Application number: KR2019960034131U
Authority: KR
Inventors: 조계석
Original assignee: 이종수; 엘지산전주식회사
Priority date: 1996-10-17
Filing date: 1996-10-17
Publication date: 1999-04-01
Also published as: KR19980020869U

Abstract

본 고안은 카운터 오동작 방지회로에 관한 것으로, 종래의 카운터 오동작 방지회로는 클럭신호(CK) 바로 전에 입력펄스가 상승하거나 하강하면 디-프립플롭의 특성에 의해 카운터 입력신호(UP/DOWN)가 입력신호(Y) 보다 늦게 발생하여 카운터의 가산 및 감산 동작이 정확하게 이루어지지 않게 되므로 카운터가 오동작을 하는 문제가 발생하였으면, 이는 특히 모타 운전시 모타의 정/역회전을 반복해서 운전시킬 경우 카운터의 오동작으로 모타의 회전수를 측정할 수 없게 하였다.

이에 본 고안은 상기와 같은 종래의 문제를 해결하기 위하여 본 발명은 카운터 입력신호(Y^*)를 입력펄스(A)(B)를 클릭(CK)과 동기시켜 출력한 지연된 입력펄스(A^*)(B^*)에 의해 발생시킴으로써 입력신호(UP/DOWN^*)가 발생된 후 어느 정도 시간이 지난 후에 입력신호(Y^*)가 발생되므로 정확한 카운터 동작이 이루어지는 효과가 있으며, 클럭(CK)을 인버팅하여 사용함으로써 입력신호(UP/DOWN^*)와 입력신호(Y^*)가 더욱 충분한 시간적인 여유를 둘 수 있게 된다.

특히, 모타 운전시 모타의 엔코더 출력을 입력받아 카운터의 오차없이 정확한 카운터 동작을 이룰 수 있게 된다.

Description

카운터 오동작 방지회로

본 고안은 카운터 오동작 방지회로에 관한 것으로, 특히 모타 운전시 모터의 정/역회전을 반복해서 운전시킬 경우 카운터의 가산 및 감산 동작이 정확하게 이루어지도록 하는 데에 적당하도록 한 카운터 오동작 방지 회로에 관한 것이다.

피엘씨(PLC)나 여러 산업 분야에서 사용되는 카운터 모듈은 엔코더나 펄스 발생기로부터 발생되는 고속의 펄스를 입력으로 받아들여 위상차에 의해 가산 및 감산 동작을 한다.

그러나 고속의 펄스열을 카운터하는 카운터 회로가 입력펄스와 비동기되어 카운터가 오동작을 하게 되는데, 이러한 오동작을 방지하기 위하여 카운터 회로와 입력펄스를 동기시켜 정상적인 카운터 동작을 하게 한다.

종래의 카운터 오동작 방지 회로는 제1도에서와 같이, 입력펄스(A)(B)를 D입력단에 인가받아 클럭(CK)에 동기되어 출력신호(A1Q)(A1QN)(B1Q)(B1QN)를 발생시키는 디-플립플롭(1)(2)과, 상기 디-플립플롭(1)(2)의 출력신호(A1Q)(B1Q)를 D입력단에 인가받아 클럭(CK)에 동기되어 출력신호(A2Q)(A2QN)(B2QN)를 발생시키는 디-플립플롭(3)(4)과, 상기 디-플립플롭(1∼4)의 출력신호(AQ1)(A2QN)(B1QN)(B2QN)를 앤드조합하여 출력신호(XO)를 발생시키는 앤드게이트(AND1)와, 상기 디-플립플롭(1∼4)의 출력신호(A2Q)(A1QN)(B1QN)(B2QN)를 앤드조합하여 출력신호(X1)를 발생시키는 앤드게이트(AND2)와, 상기 앤드게이트(AND1)(AND2)의 출력신호(X0)(X1)를 오아조합하여 출력신호(Y)를 발생시키는 오아게이트(OR1)와, 인버팅된 입력펄스 를 각각 D입력단과 클럭신호(CK)로 인가받아 출력신호를 출력하는 디-플립플롭(5)과, 상기 디-플립플롭(5)의 출력을 클럭신호(CK)에 인가받아 출력신호(TRIG2)를 발생시키며 이 출력신호(TRIG2)를 다시 자신의 클리어신호(CLR)로서 인가하는 디-플립플롭(7)과, 인버팅된 입력펄스와 입력펄스(A)를 각각 D입력단과 클럭신호(CK)에 인가받고 상기 디-플립플롭(7)의 출력신호(TRIG2)를 클리어신호(CLR)로 인가받아 출력신호(UP/DOWN)를 발생시키는 디-플립플롭(6)과, 상기 디-플립플롭(6)의 출력신호(UP/DOWN)를 클럭신호(CK)로 인가받아 출력신호(TRIG1)를 발생시켜 이를 다시 자신의 클리어신호(CLR) 및 상기 디-플립플롭(5)의 클리어신호(CLR)로서 인가하는 디-플립플롭(8)과, 상기 오아게이트(OR1)의 출력신호(Y) 및 상기 디-플립플롭(6)의 출력신호(UP/DOWN)를 인가받아 가산 및 감산 동작을 하는 카운터(9)로 구성된다.

이와같이 구성한 종래 카운터 오동작 방지 회로의 동작을 제2도의 타이밍도를 참조하여 설명하면 다음과 같다.

먼저, 디-플립플롭(1)(2)은 입력펄스(A)(B)를 D입력단에 인가받아 클럭(CK)에 동기되어 출력신호(A1Q)(A1QN)(B1Q)(B1QN)를 발생시키고 디-플립플롭(3)은 상기 디-플립플롭(1)의 출력신호(A1Q)를 D입력단에 인가받아 출력신호(A2Q)(A2QN)를 발생시키며 디-플립플롭(4)은 상기 디-플립플롭(2)의 출력신호(B1Q)를 D입력단에 인가받아 출력신호(B2QN)를 발생시킨다.

그러면, 앤드게이트(AND1)는 상기 디-플립플롭(1∼4)의 출력신호(AQ1)(A2QN)(B1QN)(B2QN)를 앤드조합하여 출력신호(X0)를 발생시키고 앤드게이트(AND2)는 상기 디-플립플롭(1∼4)의 출력신호(A2Q)(A1QN)(B1QN)(B2QN)를 앤드조합하여 출력신호(X1)를 발생시키며, 상기 앤드게이트(AND1)(AND2)의 출력신호(X0)(X1)는 오아게이트(OR1)에 의해 논리조합되어 출력신호(Y)를 발생시키게 된다.

한편, 디-플립플롭(5)은 인버팅된 입력펄스 를 각각 D입력단과 클럭신호(CK)로 인가받아 출력신호를 출력하고 디-플립플롭(7)은 이 출력신호를 클럭신호(CK)에 인가받아 출력신호(TRIG2)를 발생시키며, 이 출력신호(TRIG2)는 디-플립플롭(6)(7)의 클리어신호(CLR)로 인가된다.

클리어신호(CLR)로서 상기 디-플립플롭(7)의 출력신호(TRIG2)를 인가받은 디-플립플롭(6)은 인버팅된 입력펄스와 입력펄스(A)를 각각 D입력단과 클럭신호(CK)로 인가받아 출력신호(UP/DOWN)를 발생시킨다.

또한, 디-플립플롭(8)은 이 출력신호(UP/DOWN)를 클럭신호(CK)에 인가받아 출력신호(TRIG1)을 발생시키는데, 이 출력신호(TRIG1)는 디-플립플롭(5)(8)의 클리어신호(CLR)에 인가된다.

상기의 디-플립플롭(6)의 출력신호(UP/DOWN)는 상기 오아게이트(OR1)의 출력신호(Y)와 함께 카운터(9)의 입력신호가 되어 카운터(9)를 동작시키는데, 카운터(9)는 카운터 입력신호(Y)가 상승할 때 입력신호(UP/DOWN)의 상태에 따라 가산 및 감산 동작을 하게 한다.

카운터(9)는 입력펄스(A)가 입력펄스(B) 보다 앞설 때에는 가산 동작을, 입력펄스(B)가 입력펄스(A)가 앞설 때에는 감산 동작을 한다.

즉, 입력펄스(A)가 상승할 때 입력펄스(B)가 로우이면 가산 동작을, 입력펄스(A)가 하강할 때 입력펄스(B)가 하이이면 감산 동작을 한다.

또한, 가산 동작일 때에는 입력신호(UP/DOWN)가 하이가 되고 감산 동작일 때에는 로우가 된다.

특히, 모타가 정지해 있을 때에도 정지상태를 계속하여 유지하기 위하여 입력펄스(A)(B)를 계속하여 발생시키며, 이때의 카운터(9)는 가산 및 감산 동작을 반복한다.

그러나, 제2도의 (a)와 같이 클럭신호(CK) 바로 전에 입럭펄스(A)가 상승하거나 하강하면 디-플립플롭의 특성에 의해 카운터 입력신호(UP/DOWN)가 입력신호(Y) 보다 늦게 발생하여 카운터(9)의 가산 및 감산 동작이 정확하게 이루어지지 않게 되므로 카운터(9)가 오동작을 하는 문제가 발생한다.

특히, 모타 운전시 모타의 정/역회전을 반복해서 운전시킬 경우 카운터의 오동작으로 모타의 회전수를 측정할 수 없게 된다.

본 고안은 상기와 같은 종래의 문제를 해결하기 위하여 안출된 것으로, 입력펄스와 클럭을 동기시켜 카운터의 오동작을 방지하도록 한 카운터 오동작 방지회로를 제공함에 그 목적이 있다.

제1도는 종래 카운터 오동작 방지회로의 구성도.

제2도는 제1도의 타이밍도.

제3도는 본 발명 카운터 오동작 방지회로의 구성도.

제4도는 제3도의 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

11∼20 : 디-플립플롭 AND11, AND12 : 앤드게이트

OR11 : 오아게이트 INV11∼INV14 : 인버터

21 : 카운터

상기와 같은 목적을 달성하기 위한 본 고안 카운터 오동작 방지회로는 제3도에서와 같이, 입력펄스(A)(B)를 지연시켜 지연된 입력펄스(A^*)(B^*)를 출력하며 클럭(CK)을 반전하여 출력하는 입력펄스 지연부(100)와, 상기 입력펄스 지연부(100)에 의해 지연된 입력펄스(A^*)(B^*)를 D입력단에 인가받으며 인버팅된 클럭에 동기되어 출력신호(A1Q^*)(A1QN^*)(B1Q^*)(B1QN^*)를 발생시키는 디-플립플롭(11)(12)과, 상기 디-플립플롭(11)(12)의 출력신호(A1Q^*)(B1Q^*)를 D입력단에 인가받아 클럭에 동기되어 출력신호(A2Q^*)(A2QN^*)(B2QN^*)를 발생시키는 디-플립플롭(13)(14)과, 상기 디-플립플롭(11∼14)의 출력신호(AQ1^*)(A2QN^*)(B1QN^*)(B2QN^*)를 앤드조합하여 출력신호(X0^*)를 발생시키는 앤드게이트(AND11)와, 상기 디-플립플롭(11∼14)의 출력신호(A2Q^*)(A1QN^*)(B1QN^*)(B2QN^*)를 앤드조합하여 출력신호(X1^*)를 발생시키는 앤드게이트(AND12)와, 상기 앤드게이트(AND11)(AND12)의 출력신호(X0^*)(X1^*)를 오아조합하여 출력신호(Y^*)를 발생시키는 오아게이트(OR11)와, 인버팅된 입력펄스( ^* ^* ^* ^*클리어신호(CLR)로서 인가하는 디-플립플롭(17)과, 인버팅된 입력펄스( ^* ^* ^* ^* ^* ^* ^* ^*

상기 입력펄스 지연부(100)는 입력펄스(A)(B)를 D입력단에 인가받아 클럭(CK)에 동기되어 지연된 입력펄스(A^*)(B^*)를 출력하는 디-플립플롭(19)(20)과, 클럭신호(CK)를 반전하여 출력하는 인버터(INV11)로 구성된다.

이와 같이 구성되는 본 발명 카운터 오동작 방지회로의 동작에 대해 제4도의 타이밍도를 참조하여 좀 더 상세히 설명하면 다음과 같다.

본 발명은 종래의 구성에 입력펄스 지연부(100)를 추가하여 지연된 입력펄스(A^*)(B^*)와 인버팅된 클럭신호를 이용함으로써 카운터(21)의 입력신호(UP/DOWN^*)와 입력신호(Y^*)의 사이에 충분한 시간적인 여유가 생기도록 하여 카운터(21)의 동작이 정확하게 이루어질 수 있도록 한 것으로, 상기 입력펄스 지연부(100)는 다음과 같이 구성한다.

먼저, 입력펄스(A)(B)가 디-플립플롭(19)(20)의 D입력단에 인가되고 클럭(CK)에 동기되어 지연된 입력펄스(A^*)(B^*)를 발생시키게 되고, 이렇게 지연된 입력펄스(A^*)(B^*)는 디-플립플롭(11)(12)의 D입력단에 인가되며 인버터(INV12∼INV14)에 의해 인버팅 된 다음 디-플립플롭(15)(16)의 D입력단에 인가된다.

또한, 클럭신호(CK)는 인버터(INV11)에 의해 인버팅된 후 그 인버팅된 클럭신호가 디-플립플롭(11∼14)의 클럭신호로 인가된다.

이와같이 지연된 입력펄스(A^*)(B^*)와 인버팅된 클럭신호를 인가받아 동작되는 디-플립플롭(11∼18)과 앤드게이트(AND11)(AND12) 및 오아게이트(OR11)는 제4도의 타이밍도와 같이 각각의 출력신호를 발생시킨다.

이때, 카운터 입력신호(Y^*)는 입력펄스(A)(B)를 클럭(CK)과 동기시켜 출력한 지연된 입력펄스(A^*)(B^*)에 의해 발생되므로 입력신호(UP/DOWN^*)가 발생된 후 어느 정도 시간이 지난 후에 입력신호(Y^*)가 발생되므로 정확한 카운터 동작이 이루어지게 된다.

또한, 클럭(CK)을 인버팅하여 사용함으로써 입력신호(UP/DOWN^*)와 입력신호(Y^*)가 더욱 충분한 시간적인 여유를 두게 한다.

상술한 바와 같이, 본 발명의 카운터 입력신호(Y^*)는 입력펄스(A)(B)를 클럭(CK)과 동기시켜 출력한 지연된 입력펄스(A^*)(B^*)에 의해 발생되므로 입력신호(UP/DOWN^*)가 발생된 후 어느 정도 시간이 지난 후에 입력신호(Y^*)가 발생되므로 정확한 카운터 동작이 이루어지는 효과가 있으며, 클럭(CK)을 인버팅하여 사용함으로써 입력신호(UP/DOWN^*)와 입력신호(Y^*)가 더욱 충분한 시간적인 여유를 둘 수 있게 된다.

Claims

입력펄스(A)(B)를 지연시켜 지연된 입력펄스(A^*)(B^*)를 출력하며 클럭(CK)을 반전하여 출력하는 입력펄스 지연부와, 상기 입력펄스 지연부에 의해 지연된 입력펄스(A^*)(B^*)를 D입력단에 인가받으며 인버팅된 클럭에 동기되어 출력신호(A1Q^*)(A1QN^*)(B1Q^*)(B1QN^*)를 발생시키는 디-플립플롭(11)(12)과, 상기 디-플립플롭(11)(12)의 출력신호(A1Q^*)(B1Q^*)를 D입력단에 인가받아 클럭에 동기되어 출력신호(A2Q^*)(A2QN^*)(B2QN^*)를 발생시키는 디-플립플롭(13)(14)과, 상기 디-플립플롭(11∼14)의 출력신호(AQ1^*)(A2QN^*)(B1QN^*)(B2QN^*)를 앤드조합하여 출력신호(X0^*)를 발생시키는 앤드게이트(AND11)와, 상기 디-플립플롭(11∼14)의 출력신호(A2Q^*)(A1QN^*)(B1QN^*)(B2QN^*)를 앤드조합하여 출력신호(X1^*)를 발생시키는 앤드게이트(AND12)와, 상기 앤드게이트(AND11)(AND12)의 출력신호(X0^*)(X1^*)를 오아조합하여 출력신호(Y^*)를 발생시키는 오아게이트(OR11)와, 인버팅된 입력펄스( ^*)( ^*)를 각각 D입력단과 클럭신호(CK)로 인가받아 출력신호를 출력하는 디-플립플롭(15)과, 상기 디-플립플롭(15)의 출력을 클럭신호(CK)에 인가받아 출력신호(TRIG2^*)를 발생시키며 이 출력신호(TRIG2^*)를 다시 자신의 클리어신호(CLR)로서 인가하는 디-플립플롭(17)과, 인버팅된 입력펄스( ^* ^* ^* ^* ^* ^* ^* ^*
제1항에 있어서, 상기 입력펄스 지연부는 입력펄스(A)(B)를 D입력단에 인가받아 클럭(CK)에 동기되어 지연된 입력펄스(A^*)(B^*)를 출력하는 디-플립플롭(19)(20)과, 클럭신호(CK)를 반전하여 출력하는 인버터(INV11)로 구성하여 된 것을 특징으로 하는 카운터 오동작 방지회로.