JPH05136774A - クロツク乗換回路 - Google Patents
クロツク乗換回路Info
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- JPH05136774A JPH05136774A JP3293536A JP29353691A JPH05136774A JP H05136774 A JPH05136774 A JP H05136774A JP 3293536 A JP3293536 A JP 3293536A JP 29353691 A JP29353691 A JP 29353691A JP H05136774 A JPH05136774 A JP H05136774A
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- Japan
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- clock
- transfer
- pulse
- parallel
- serial
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Abstract
(57)【要約】
【目的】 データ伝送に使用するクロック乗換回路に関
し、並列展開による回路規模の増大をできるだけ抑制す
ることを目的とする。 【構成】 直列／並列変換手段３と、所定パルス幅の交
番パルスを生成して、乗換ラッチパルスとして送出する
並列／直列制御手段５と、該直列／並列変換手段から出
力されるｎ×２ビット並列データの変化点の前後、所定
パルス幅を持つ乗換禁止パルスを生成し、該乗換ラッチ
パルス幅の中にある第２のクロックの変化点が、該乗換
禁止パルス幅の中に入っていることを検出した時、該乗
換ラッチパルスの位相を第２のクロックの１クロック分
だけ２πだけシフトさせる乗換位相監視手段６と、該乗
換ラッチパルス幅内に変化点を有する第２のクロックを
用いて該直列／並列変換手段の出力をラッチした後、第
２のクロックに同期したｎビットの並列データに変換し
て出力する並列／直列変換手段４とを有するように構成
する。
し、並列展開による回路規模の増大をできるだけ抑制す
ることを目的とする。 【構成】 直列／並列変換手段３と、所定パルス幅の交
番パルスを生成して、乗換ラッチパルスとして送出する
並列／直列制御手段５と、該直列／並列変換手段から出
力されるｎ×２ビット並列データの変化点の前後、所定
パルス幅を持つ乗換禁止パルスを生成し、該乗換ラッチ
パルス幅の中にある第２のクロックの変化点が、該乗換
禁止パルス幅の中に入っていることを検出した時、該乗
換ラッチパルスの位相を第２のクロックの１クロック分
だけ２πだけシフトさせる乗換位相監視手段６と、該乗
換ラッチパルス幅内に変化点を有する第２のクロックを
用いて該直列／並列変換手段の出力をラッチした後、第
２のクロックに同期したｎビットの並列データに変換し
て出力する並列／直列変換手段４とを有するように構成
する。
Description
【０００１】
【産業上の利用分野】本発明は、データ伝送に使用する
クロック乗換回路に関するものである。データ伝送で
は、伝送路長の違いなどで生ずる遅延時間等を吸収する
為にクロックの乗換処理が行われるが、入力クロックと
同じ周期のシステムクロックしかない状態でクロック乗
換を行う場合、乗換マージンを確保する為に直列データ
を並列データに展開してクロック乗換を行った後、直列
データに戻している。
クロック乗換回路に関するものである。データ伝送で
は、伝送路長の違いなどで生ずる遅延時間等を吸収する
為にクロックの乗換処理が行われるが、入力クロックと
同じ周期のシステムクロックしかない状態でクロック乗
換を行う場合、乗換マージンを確保する為に直列データ
を並列データに展開してクロック乗換を行った後、直列
データに戻している。
【０００２】この方法は入力データのビット数（系列
数）が多くなればなる程、並列展開による回路規模が増
大する。そこで、並列展開による回路規模の増大を、で
きるだけ抑制することが必要である。
数）が多くなればなる程、並列展開による回路規模が増
大する。そこで、並列展開による回路規模の増大を、で
きるだけ抑制することが必要である。
【０００３】
【従来の技術】図５は従来例の構成図、図６は図５の動
作説明図で、(A) は位相差最小の場合、(B) は位相差最
大の場合である。なお、図６中のiCK, iFP, iD, は図
６(A),(B)に共通である。
作説明図で、(A) は位相差最小の場合、(B) は位相差最
大の場合である。なお、図６中のiCK, iFP, iD, は図
６(A),(B)に共通である。
【０００４】ここで、図６の左側の符号は図５中の同じ
符号の部分の波形を示す。以下、図６を参照して、図５
の動作を説明するが、入力データ iD は16ビットの並列
データとするので、図５に示す様に、D タイプ-フリッ
プフロップ（以下、D-FFと省略する) 11, 12はそれぞ
れ, 16個、D-FF 13 は 48 個あるが、１つで代表させて
いる。
符号の部分の波形を示す。以下、図６を参照して、図５
の動作を説明するが、入力データ iD は16ビットの並列
データとするので、図５に示す様に、D タイプ-フリッ
プフロップ（以下、D-FFと省略する) 11, 12はそれぞ
れ, 16個、D-FF 13 は 48 個あるが、１つで代表させて
いる。
【０００５】先ず、D-FF 11, 12 で２段のシフトレジス
タを構成しているので、入力した16ビットの並列データ
a, b, c は、直接のものと、１クロック遅延したもの
と、２クロック遅延したものとが同時にD-FF 13 に印加
する。
タを構成しているので、入力した16ビットの並列データ
a, b, c は、直接のものと、１クロック遅延したもの
と、２クロック遅延したものとが同時にD-FF 13 に印加
する。
【０００６】また、３段のシフトレジスタ(S-REG)18 の
端子Siに、ORゲート17を介して入力フレームパルスiFP
を、端子CKに入力クロック(iCK) を印加し、端子 QB か
ら２クロックシフトしたパルスを取り出して、D-FF 13
の端子ENに印加する。
端子Siに、ORゲート17を介して入力フレームパルスiFP
を、端子CKに入力クロック(iCK) を印加し、端子 QB か
ら２クロックシフトしたパルスを取り出して、D-FF 13
の端子ENに印加する。
【０００７】そこで、D-FF 13 の端子ENがH の時、端子
CKに印加された入力クロックの立上り点で、印加した16
ビット×３の並列データがD-FF 13 に取り込まれる( 図
６-ick,iFP,iD,参照) 。なお、D-FF 13 に取り込まれ
た入力データは入力クロックiCK に同期している。
CKに印加された入力クロックの立上り点で、印加した16
ビット×３の並列データがD-FF 13 に取り込まれる( 図
６-ick,iFP,iD,参照) 。なお、D-FF 13 に取り込まれ
た入力データは入力クロックiCK に同期している。
【０００８】一方、入力クロックに同期した入力フレー
ムパルスiFP を出力クロック、即ち乗換クロックoCK に
同期させる為、入力クロックiCK を用いて、JK-FF 19に
入力フレームパルスiFP を取り込ませて端子Q からH を
出力させ、これを変換クロックを用いてD-FF 20 に取り
込む。
ムパルスiFP を出力クロック、即ち乗換クロックoCK に
同期させる為、入力クロックiCK を用いて、JK-FF 19に
入力フレームパルスiFP を取り込ませて端子Q からH を
出力させ、これを変換クロックを用いてD-FF 20 に取り
込む。
【０００９】この時、入力クロックと乗換クロックの位
相差の状態により、直後の乗換クロックの立上り点(
イ) 、または次の乗換クロック立上り点 (ロ) で取り込
むことになる( 図６(A) 及び図６(B)-,oCK, 参照)
。
相差の状態により、直後の乗換クロックの立上り点(
イ) 、または次の乗換クロック立上り点 (ロ) で取り込
むことになる( 図６(A) 及び図６(B)-,oCK, 参照)
。
【００１０】ここで、前者は入力クロックと乗換クロッ
クの位相差最小の場合であり、後者は位相差最大の場合
である。以下、位相差最小と位相差最大の場合につい
て、図５中の並列／直列(P/S) 制御部の動作を説明す
る。 (1) 位相差最小の場合( 図６(A) 参照) 上記の様に、入力クロックiCK を用いて、入力フレーム
パルスiFP をJK-FF 19に取り込ませ、端子Q からH を出
力させ、これを乗換クロックoCK を用いてD-FF20, 21
に取り込ませる( 図６(A)-,oCK, , 参照) 。
クの位相差最小の場合であり、後者は位相差最大の場合
である。以下、位相差最小と位相差最大の場合につい
て、図５中の並列／直列(P/S) 制御部の動作を説明す
る。 (1) 位相差最小の場合( 図６(A) 参照) 上記の様に、入力クロックiCK を用いて、入力フレーム
パルスiFP をJK-FF 19に取り込ませ、端子Q からH を出
力させ、これを乗換クロックoCK を用いてD-FF20, 21
に取り込ませる( 図６(A)-,oCK, , 参照) 。
【００１１】そして、D-FF 21 の端子Q の出力をJK-FF
19の端子K に印加するので、JK-FF19の端子Q の出力がH
→L に変化して、図６(A)-に示す様に、２×変換ク
ロックの幅を持つ乗換フラグが得られる。
19の端子K に印加するので、JK-FF19の端子Q の出力がH
→L に変化して、図６(A)-に示す様に、２×変換ク
ロックの幅を持つ乗換フラグが得られる。
【００１２】また、D-FF 20 の端子Q の出力とD-FF 21
の端子反転Q の出力のAND を、ANDゲート22で取ること
により（微分したことになる）、乗換フラグの立上りエ
ッヂ（以下，微分パルスと云う）が得られるが、この微
分パルスは OR ゲート23を介してシフトレジスタ24に印
加される（図６(A)-〜参照）。
の端子反転Q の出力のAND を、ANDゲート22で取ること
により（微分したことになる）、乗換フラグの立上りエ
ッヂ（以下，微分パルスと云う）が得られるが、この微
分パルスは OR ゲート23を介してシフトレジスタ24に印
加される（図６(A)-〜参照）。
【００１３】シフトレジスタ24は、変換クロックoCK が
入力する度に微分パルスを１クロックずつシフトして出
力するが、図６(A)-に示す様に、端子 QB の出力( 理
由は後述する) を変換ラッチパルスとしてD-FF 14 の端
子ENに印加する。
入力する度に微分パルスを１クロックずつシフトして出
力するが、図６(A)-に示す様に、端子 QB の出力( 理
由は後述する) を変換ラッチパルスとしてD-FF 14 の端
子ENに印加する。
【００１４】そこで、変換ラッチパルスが (ハ) の状態
にある時に印加した変換クロック (ニ) の立上り点で、
D-FF 13の出力がD-FF 14 に取り込まれるが、立上り点
は図６(A)-に示す様にデータabc の中間部分( 前の方
の○印の位置)にあるので、正しくデータabc が取り込
める( 図６(A)-参照) 。
にある時に印加した変換クロック (ニ) の立上り点で、
D-FF 13の出力がD-FF 14 に取り込まれるが、立上り点
は図６(A)-に示す様にデータabc の中間部分( 前の方
の○印の位置)にあるので、正しくデータabc が取り込
める( 図６(A)-参照) 。
【００１５】そして、D-FF 14 は取り込んだ16×３ビッ
トの並列データをセレクタ15に印加するが、セレクタに
はシフトレジスタ24の端子 QA ,QB ,QC の出力が、順
次、加えられるので、この出力で16ビットずつセレクト
して、16ビットの並列データに変換した後、D-FF 16 で
波形整形をして出力データoDとして送出する。 (2) 位相差最大の場合( 図６(B) 参照) この場合は、図６(B)-, oCK,〜に示す様に、乗換
クロック（ロ）の立上り点で、入力フレームパルスをJK
-FF 19に取り込むので、D-FF 20, 21, ANDゲート22の出
力タイミングが図６(A) に比して乗換クロック幅だけ右
側にシフトする( 図６(B),図６(A) 参照) 。
トの並列データをセレクタ15に印加するが、セレクタに
はシフトレジスタ24の端子 QA ,QB ,QC の出力が、順
次、加えられるので、この出力で16ビットずつセレクト
して、16ビットの並列データに変換した後、D-FF 16 で
波形整形をして出力データoDとして送出する。 (2) 位相差最大の場合( 図６(B) 参照) この場合は、図６(B)-, oCK,〜に示す様に、乗換
クロック（ロ）の立上り点で、入力フレームパルスをJK
-FF 19に取り込むので、D-FF 20, 21, ANDゲート22の出
力タイミングが図６(A) に比して乗換クロック幅だけ右
側にシフトする( 図６(B),図６(A) 参照) 。
【００１６】これにより、D-FF 14 は乗換クロック
(ホ) を用いて16×３ビットの並列データを取り込むこ
とになるが、図６(A)-に示す様に、データabc の中間
部分( 後方の○印の位置) にあるので、この場合でも正
しくデータabc が取り込める。
(ホ) を用いて16×３ビットの並列データを取り込むこ
とになるが、図６(A)-に示す様に、データabc の中間
部分( 後方の○印の位置) にあるので、この場合でも正
しくデータabc が取り込める。
【００１７】以下、図６(A) と同様に、D-FF 14 の出力
をセレクトし、波形整形して16ビットの並列データに変
換して出力する。ここで、シフトレジスタ 24 の端子 Q
A 、または QCの出力を変換ラッチパルスに使用する
と、図６(A)-oCK の乗換クロック (ニ) の１つ前の乗換
クロック、または図６(B)-oCK の乗換クロック (ホ) の
１つ後の乗換クロックを使用することになり、いずれの
場合でも変化点の近傍の為、正しく取り込めない可能性
がある。
をセレクトし、波形整形して16ビットの並列データに変
換して出力する。ここで、シフトレジスタ 24 の端子 Q
A 、または QCの出力を変換ラッチパルスに使用する
と、図６(A)-oCK の乗換クロック (ニ) の１つ前の乗換
クロック、または図６(B)-oCK の乗換クロック (ホ) の
１つ後の乗換クロックを使用することになり、いずれの
場合でも変化点の近傍の為、正しく取り込めない可能性
がある。
【００１８】
【発明が解決しようとする課題】上記の様に、変換フラ
グの立上り点を、最初の変換クロックで取り込めず、次
の変換クロックで取り込めた時でも、クロック乗換が図
６- のクロック乗換領域で行われる様に、1 ビットの
入力データの幅を３倍に引き延ばしていた。
グの立上り点を、最初の変換クロックで取り込めず、次
の変換クロックで取り込めた時でも、クロック乗換が図
６- のクロック乗換領域で行われる様に、1 ビットの
入力データの幅を３倍に引き延ばしていた。
【００１９】この為、例えば、16ビットの並列データを
48ビットの並列データに展開する為、直列／並列部内の
２つのD-FFが16個ずつ、ラッチ用のD-FFが48個, 並列／
直列変換部におけるラッチ用のD-FFが48個必要となり、
回路規模が大きくなると云う問題がある。
48ビットの並列データに展開する為、直列／並列部内の
２つのD-FFが16個ずつ、ラッチ用のD-FFが48個, 並列／
直列変換部におけるラッチ用のD-FFが48個必要となり、
回路規模が大きくなると云う問題がある。
【００２０】本発明は、並列展開による回路規模の増大
をできるだけ抑制することを目的とする。
をできるだけ抑制することを目的とする。
【００２１】
【課題を解決するための手段】図１は本発明の原理構成
図である。図中、３は第１のクロックと該第１のクロッ
クに同期した第１のフレームパルスとを用いて、入力し
たｎビット並列データをｎ×２ビット並列データに変換
する直列／並列変換手段、５は該第１のフレームパルス
を第２のクロックに同期させた後、該第２のクロックに
同期した第１のフレームパルスを用いて、所定パルス幅
を有する交番パルスを生成して、乗換ラッチパルスとし
て送出する並列／直列制御手段、６は該第１のフレーム
パルスを利用して、該直列／並列変換手段から出力され
る、ｎ×２ビット並列データの変化点の前後、所定パル
ス幅を持つ乗換禁止パルスを生成し、該乗換ラッチパル
ス内の第２のクロックの変化点が、該乗換禁止パルス内
に入っていることを検出した時、該乗換ラッチパルスの
位相を、該第２のクロックの１クロック分だけ２πシフ
トさせる乗換位相監視手段、４は該乗換ラッチパルス内
に変化点を有する第２のクロックを用いて該直列／並列
変換手段の出力をラッチした後、該乗換ラッチパルスを
用いて、第２のクロックに同期したｎビット並列データ
に変換して出力する並列／直列変換手段である。
図である。図中、３は第１のクロックと該第１のクロッ
クに同期した第１のフレームパルスとを用いて、入力し
たｎビット並列データをｎ×２ビット並列データに変換
する直列／並列変換手段、５は該第１のフレームパルス
を第２のクロックに同期させた後、該第２のクロックに
同期した第１のフレームパルスを用いて、所定パルス幅
を有する交番パルスを生成して、乗換ラッチパルスとし
て送出する並列／直列制御手段、６は該第１のフレーム
パルスを利用して、該直列／並列変換手段から出力され
る、ｎ×２ビット並列データの変化点の前後、所定パル
ス幅を持つ乗換禁止パルスを生成し、該乗換ラッチパル
ス内の第２のクロックの変化点が、該乗換禁止パルス内
に入っていることを検出した時、該乗換ラッチパルスの
位相を、該第２のクロックの１クロック分だけ２πシフ
トさせる乗換位相監視手段、４は該乗換ラッチパルス内
に変化点を有する第２のクロックを用いて該直列／並列
変換手段の出力をラッチした後、該乗換ラッチパルスを
用いて、第２のクロックに同期したｎビット並列データ
に変換して出力する並列／直列変換手段である。
【００２２】
【作用】本発明は、入力したｎビットの並列データを、
直列／並列変換手段でｎ×２ビットの並列データに変換
するが、このままでは第２のクロックの位相差によって
はクロック乗換時にｎ×２ビットの並列データの変化点
を取り込む可能性がある。 そこで、乗換位相監視手段
で、ｎ×２ビットの並列データの変化点の前後、例えば
半クロックの間の領域を示す乗換禁止パルスを生成し、
乗換ラッチパルス内の第２のクロックの立上り点が、乗
換禁止パルス内に入ったことを検出した時、乗換ラッチ
パルスの位相をπだけシフトして、並列／直列変換手段
に送出する様にした。
直列／並列変換手段でｎ×２ビットの並列データに変換
するが、このままでは第２のクロックの位相差によって
はクロック乗換時にｎ×２ビットの並列データの変化点
を取り込む可能性がある。 そこで、乗換位相監視手段
で、ｎ×２ビットの並列データの変化点の前後、例えば
半クロックの間の領域を示す乗換禁止パルスを生成し、
乗換ラッチパルス内の第２のクロックの立上り点が、乗
換禁止パルス内に入ったことを検出した時、乗換ラッチ
パルスの位相をπだけシフトして、並列／直列変換手段
に送出する様にした。
【００２３】これにより、第２のクロックの立上り点は
１クロックシフトして、ｎ×２ビットの並列データの中
間部分を取り込むことになり、クロック乗換が正しく行
われる。
１クロックシフトして、ｎ×２ビットの並列データの中
間部分を取り込むことになり、クロック乗換が正しく行
われる。
【００２４】なお、従来は入力データをｎ×３に展開し
ていたが、本発明ではｎ×２にすることにより、D-FFの
数が削減され、回路規模が小となる。
ていたが、本発明ではｎ×２にすることにより、D-FFの
数が削減され、回路規模が小となる。
【００２５】
【実施例】図２は本発明の実施例の構成図、図３は図２
の動作説明図（その１）、図４は図２の動作説明図（そ
の２）である。
の動作説明図（その１）、図４は図２の動作説明図（そ
の２）である。
【００２６】なお、図３，図４中の左側の符号は図２の
同じ符号の部分の波形を示す。ここで、D-FF31, 32, 3
4, ORゲート33は直列／並列変換手段３の構成部分、D-F
F 41, 43 , セレクタ42は並列／直列変換手段４の構成
部分、D-FF 51 〜53, 56, AND ゲート54, ORゲート 55,
シフトレジスタ57は並列／直列制御手段５の構成部
分、インバータ61, シフトレジスタ62, D-FF 63, 65, A
NDゲート 64, EX-ORゲート66は乗換位相制御手段６の構
成部分である。
同じ符号の部分の波形を示す。ここで、D-FF31, 32, 3
4, ORゲート33は直列／並列変換手段３の構成部分、D-F
F 41, 43 , セレクタ42は並列／直列変換手段４の構成
部分、D-FF 51 〜53, 56, AND ゲート54, ORゲート 55,
シフトレジスタ57は並列／直列制御手段５の構成部
分、インバータ61, シフトレジスタ62, D-FF 63, 65, A
NDゲート 64, EX-ORゲート66は乗換位相制御手段６の構
成部分である。
【００２７】また、D-FF 31, 43 とD-FF 32, 41は16個
と32個あるが、それぞれ１個で代表させてある。以下、
図３，図４を参照して図２の動作を説明する。先ず、D-
FF 32 には、入力した16ビットの並列データとD-FF31で
１クロック遅延した16ビットの並列データが印加する。
と32個あるが、それぞれ１個で代表させてある。以下、
図３，図４を参照して図２の動作を説明する。先ず、D-
FF 32 には、入力した16ビットの並列データとD-FF31で
１クロック遅延した16ビットの並列データが印加する。
【００２８】また、入力フレームパルスiFP がORゲート
33, D-FF 34を介してD-FF 32 の端子ENに印加するの
で、端子ENがH レベルの時、入力クロックiCK の立上り
点で、印加した16ビット×２の並列データがD-FF 32 に
取り込まれる( 図３-iCK, iFP,iD, 参照) 。
33, D-FF 34を介してD-FF 32 の端子ENに印加するの
で、端子ENがH レベルの時、入力クロックiCK の立上り
点で、印加した16ビット×２の並列データがD-FF 32 に
取り込まれる( 図３-iCK, iFP,iD, 参照) 。
【００２９】一方、入力フレームパルスiFP を入力クロ
ックiCK でJK-FF 51に取り込んで、端子Q をH レベルの
状態にするが、この状態を乗換クロックoCK を用いて、
D-FF52, 53に、順次、取り込んだ後、D-FF 53 の端子Q
の出力をJK-FF の端子K に印加することにより、JK-FF
の端子Q がH レベルからL レベルの状態になる( 図３-
参照) 。これに伴って、D-FF 52, 53 の端子Q の出力
もL レベルになる。
ックiCK でJK-FF 51に取り込んで、端子Q をH レベルの
状態にするが、この状態を乗換クロックoCK を用いて、
D-FF52, 53に、順次、取り込んだ後、D-FF 53 の端子Q
の出力をJK-FF の端子K に印加することにより、JK-FF
の端子Q がH レベルからL レベルの状態になる( 図３-
参照) 。これに伴って、D-FF 52, 53 の端子Q の出力
もL レベルになる。
【００３０】ここで、従来例で詳細に説明した様に、入
力クロックiCK と乗換クロックoCKの相差によって、JK-
FF の出力をD-FF 52 が取り込むタイミングが異なるの
で、位相差が最小の場合から説明する。 (1) 位相差最小の場合( 図３(A) 参照) この場合は図３(A)-oCK に示す様に、乗換クロック
(イ)でJK-FF 51の出力をD-FF 52 に取り込む。
力クロックiCK と乗換クロックoCKの相差によって、JK-
FF の出力をD-FF 52 が取り込むタイミングが異なるの
で、位相差が最小の場合から説明する。 (1) 位相差最小の場合( 図３(A) 参照) この場合は図３(A)-oCK に示す様に、乗換クロック
(イ)でJK-FF 51の出力をD-FF 52 に取り込む。
【００３１】そして、D-FF 51, 52 の端子Q の出力をAN
D ゲート54に加えて、論理積を取った後、ORゲート55,
D-FF 56, EX-ORゲート 66 を介して乗換ラッチパルスと
してD-FF 41 の端子ENに印加するが、この時の変換ラッ
チパルスは図３(A)-の (ホ) の部分である( 図３(A)-
oCK,〜参照) 。
D ゲート54に加えて、論理積を取った後、ORゲート55,
D-FF 56, EX-ORゲート 66 を介して乗換ラッチパルスと
してD-FF 41 の端子ENに印加するが、この時の変換ラッ
チパルスは図３(A)-の (ホ) の部分である( 図３(A)-
oCK,〜参照) 。
【００３２】一方、D-FF 63 には、シフトレジスタ62で
３×入力クロック分だけ遅延した入力フレームパルスiF
P が印加するが、このフレームパルスはインバータ61を
介して、入力クロックの立上り点で取り込まれるので、
図３-iCK, , に示す様に16ビット×２の並列データ
の変化点の前後を半クロック分ずつカバーするパルスと
なる。
３×入力クロック分だけ遅延した入力フレームパルスiF
P が印加するが、このフレームパルスはインバータ61を
介して、入力クロックの立上り点で取り込まれるので、
図３-iCK, , に示す様に16ビット×２の並列データ
の変化点の前後を半クロック分ずつカバーするパルスと
なる。
【００３３】従って、このパルスは乗換が正常に行われ
ない可能性がある範囲、即ち、クロック乗換禁止範囲を
H レベルで示し、範囲外の時はL レベルになる。なお、
上記の半クロックはマージンである。
ない可能性がある範囲、即ち、クロック乗換禁止範囲を
H レベルで示し、範囲外の時はL レベルになる。なお、
上記の半クロックはマージンである。
【００３４】さて、位相差最小の時は、図３(A)-に示
す乗換ラッチパルス内の乗換クロックの立上り点は○印
となり、クロック乗換禁止範囲外にある。そこで、D-FF
56の出力はそのまま、EX-OR ゲート 66 を通過してD-F
F 41 に印加するので、D-FF41 は図３(A)-に示す様
に、16ビット×２の並列データを取込み、出力をセレク
タ42に送出する。
す乗換ラッチパルス内の乗換クロックの立上り点は○印
となり、クロック乗換禁止範囲外にある。そこで、D-FF
56の出力はそのまま、EX-OR ゲート 66 を通過してD-F
F 41 に印加するので、D-FF41 は図３(A)-に示す様
に、16ビット×２の並列データを取込み、出力をセレク
タ42に送出する。
【００３５】セレクタは、図３- に示す様に、位相が
０，πと順次、切り替わる乗換ラッチパルスを用いて、
16ビットの並列データに変換した後、D-FF 43 で波形整
形して変換データとして出力する。
０，πと順次、切り替わる乗換ラッチパルスを用いて、
16ビットの並列データに変換した後、D-FF 43 で波形整
形して変換データとして出力する。
【００３６】なお、位相差最大の時は、図３(B)-oCK,
に示す様に、変換ラッチパルスがHの時の変換クロック
(ニ) の立上り点が図３- の乗換禁止範囲内に入って
居るので、このままでは正しいクロック乗換ができない
可能性がある。そこで、下記の様に図４に示す様な方法
で、正しくクロック乗換ができる様にした。(2) 位相差
最大の場合( 図４参照）なお、図４のiCK, iFP, iD,
, は図３と同じである。
に示す様に、変換ラッチパルスがHの時の変換クロック
(ニ) の立上り点が図３- の乗換禁止範囲内に入って
居るので、このままでは正しいクロック乗換ができない
可能性がある。そこで、下記の様に図４に示す様な方法
で、正しくクロック乗換ができる様にした。(2) 位相差
最大の場合( 図４参照）なお、図４のiCK, iFP, iD,
, は図３と同じである。
【００３７】(1) 項及び図４- , oCK,〜に示す様
に、JK-FF 51の端子Q のH レベルを、最初の乗換クロッ
クの立上り点ではD-FF 52 に取り込めず、次の乗換クロ
ックの立上り点で取り込んだ為、D-FF 53, ANDゲート 5
4, OR ゲート 55 の出力が(1) 項の場合よりも１乗換ク
ロック分だけ、図３よりも右側にシフトした。
に、JK-FF 51の端子Q のH レベルを、最初の乗換クロッ
クの立上り点ではD-FF 52 に取り込めず、次の乗換クロ
ックの立上り点で取り込んだ為、D-FF 53, ANDゲート 5
4, OR ゲート 55 の出力が(1) 項の場合よりも１乗換ク
ロック分だけ、図３よりも右側にシフトした。
【００３８】この為、D-FF 56 から、図４- の内の
(ヘ) のH レベルが変換ラッチパルスとしてEX-OR ゲー
ト 66 を介してD-FF 41 の端子ENに加えられるが、一部
はANDゲート64に加えられる。
(ヘ) のH レベルが変換ラッチパルスとしてEX-OR ゲー
ト 66 を介してD-FF 41 の端子ENに加えられるが、一部
はANDゲート64に加えられる。
【００３９】このゲートには、D-FF 63 からのH レベル
も加えられているので、JK-FF 65からのH レベルがEX-O
R ゲートに加えられる。これにより、D-FF 56 からのL
レベルが EX-ORゲートでH レベルに変換されて変換ラッ
チパルスとしてD-FF 41P gtie 42 に加えられる。即
ち、乗換ラッチパルスが２乗換クロック分，H レベルに
なる( 図４- , , のト参照) 。
も加えられているので、JK-FF 65からのH レベルがEX-O
R ゲートに加えられる。これにより、D-FF 56 からのL
レベルが EX-ORゲートでH レベルに変換されて変換ラッ
チパルスとしてD-FF 41P gtie 42 に加えられる。即
ち、乗換ラッチパルスが２乗換クロック分，H レベルに
なる( 図４- , , のト参照) 。
【００４０】この為、 (ト) の乗換ラッチパルス内の乗
換クロック (チ) の立上り点は乗換禁止範囲より外れる
為、16ビット×２の並列データ cd から正しくD-FF 41
に取り込める。なお、JK-FF 65はその状態を保持するの
で、以後、正しいクロック乗換が行われる。
換クロック (チ) の立上り点は乗換禁止範囲より外れる
為、16ビット×２の並列データ cd から正しくD-FF 41
に取り込める。なお、JK-FF 65はその状態を保持するの
で、以後、正しいクロック乗換が行われる。
【００４１】即ち、クロック乗換位相監視部分を設ける
ことにより、入力データを２倍に展開することが可能と
なり、クロック乗換回路の規模が縮小できた。
ことにより、入力データを２倍に展開することが可能と
なり、クロック乗換回路の規模が縮小できた。
【００４２】
【発明の効果】以上詳細に説明した様に本発明によれ
ば、並列展開による回路規模の増大をできるだけ抑制す
ることができると云う効果がある。
ば、並列展開による回路規模の増大をできるだけ抑制す
ることができると云う効果がある。
【図１】本発明の原理構成図である。
【図２】図２は本発明の実施例の構成図である。
【図３】図２の動作説明図（その１）である。
【図４】図２の動作説明図（その２）である。
【図５】図５は従来例の構成図である。
【図６】図５の動作説明図で、(A) は位相差最小の場
合、(B) は位相差最大の場合である。
合、(B) は位相差最大の場合である。
３ 直列／並列変換手段 ４ 並列／直列
変換手段 ５ 並列／直列制御手段 ６ 乗換位相監
視手段
変換手段 ５ 並列／直列制御手段 ６ 乗換位相監
視手段
Claims (1)
- 【請求項１】 第１のクロックと該第１のクロックに同
期した第１のフレームパルスとを用いて、入力したｎビ
ット並列データ（ｎは正の整数）をｎ×２ビット並列デ
ータに変換する直列／並列変換手段(3) と、 該第１のフレームパルスを第２のクロックに同期させた
後、該第２のクロックに同期した第１のフレームパルス
を用いて、所定パルス幅を有する交番パルスを生成し
て、乗換ラッチパルスとして送出する並列／直列制御手
段(5) と、 該第１のフレームパルスを利用して、該直列／並列変換
手段から出力される、ｎ×２ビット並列データの変化点
の前後、所定パルス幅を持つ乗換禁止パルスを生成し、 該乗換ラッチパルス内の第２のクロックの変化点が、該
乗換禁止パルス内に入っていることを検出した時、該乗
換ラッチパルスの位相を該第２のクロックの１クロック
分だけ２πシフトさせる乗換位相監視手段(6) と、 該乗換ラッチパルス内に変化点を有する第２のクロック
を用いて該直列／並列変換手段の出力をラッチした後、
該乗換ラッチパルスを用いて、第２のクロックに同期し
たｎビット並列データに変換して出力する並列／直列変
換手段(4) とを有することを特徴とするクロック乗換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293536A JPH05136774A (ja) | 1991-11-11 | 1991-11-11 | クロツク乗換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3293536A JPH05136774A (ja) | 1991-11-11 | 1991-11-11 | クロツク乗換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05136774A true JPH05136774A (ja) | 1993-06-01 |
Family
ID=17796018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3293536A Withdrawn JPH05136774A (ja) | 1991-11-11 | 1991-11-11 | クロツク乗換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05136774A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7197097B2 (en) | 2002-10-02 | 2007-03-27 | Nec Corporation | Apparatus and method for re-synchronization of transmitted serial signal of data frame and idle pattern |
-
1991
- 1991-11-11 JP JP3293536A patent/JPH05136774A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7197097B2 (en) | 2002-10-02 | 2007-03-27 | Nec Corporation | Apparatus and method for re-synchronization of transmitted serial signal of data frame and idle pattern |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |