JPH0319001Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、マイクロプロセツサ装置の出力信号
の同期化手段に関する。

〔従来の技術〕

マイクロプロセツサを利用する装置の性能は、
このマイクロプロセツサでの情報処理時間の短縮
すなわち高速化により向上する。高密度集積化さ
れたマイクロプロセツサは、この高速化の期待に
応えるものである。このようなマイクロプロセツ
サをその性能限界の高速で使用するために、供給
するクロツク信号の周期を短くすると、一部の処
理時間はこのクロツク信号の周期に近似する値に
なつてしまう。

実例として、第４図に示す動作を行う従来例マ
イクロプロセツサについて説明する。アドレスＡ
０〜Ａ１９とアドレス・ストロープとの時間
関係はクロツク信号の周期が短縮化される以前
は、アドレス・ストロープがアドレスＡ０〜
Ａ１９に対し「１」ステート遅れてアクテイブに
なるので40ナノ秒程度の時間差があり、この時間
差が利用されてアドレスがデコードされていた。

しかし、第４図の符号９に示すようにこの時間
差が最小０ナノ秒なので、デコード時間を割付け
ることができない。またデータData Outとデー
タストローブ／との時間関係も、クロ
ツク信号の周期が短縮される以前は両者の時間差
が利用されて、メモリのパリテイデータなどが生
成されていたが、第４図の符号２６に示すよう
に、この時間差が最小15ナノ秒では、この間にデ
ータ生成を行うことは不可能になつた。

〔考案が解決しようとする問題点〕

すなわち、供給するクロツク信号の周期を短く
すると、データ出力タイミングが揃わなくなり、
いわゆるスキユーを生じ、次段の処理が円滑に実
行できなくなる。

さらに、この例ではクロツク信号が「１」の状
態を維持する時間が40ナノ秒であるのに対し、信
号の遅れ時間が０〜60ナノ秒の間に分布すること
になり、これらの同期をとることが周辺回路の構
成を複雑にする欠点があつた。

このような信号の遅れ時間が分布してしまう複
数の信号について、信号毎にその通路にＤ型フリ
ツプフロツプを挿入し、そのＤ型フリツプフロツ
プのタイミング入力に一斉にタイミング信号を供
給して、そのＤ型フリツプフロツプの出力側で信
号のタイミングがアサートされるように構成する
回路を用いることが考えられる。しかし、一般に
マイクロプロセツサの出力信号では、そのマイク
ロプロセツサに供給されるクロツク信号の立ち上
がりに対応してアサートすべき信号と、同じく立
ち下がりに対応してアサートすべき信号との二種
類があり、これを一様にＤ型フリツプフロツプで
アサートすることはできない。また、このように
単純にＤ型フリツプフロツプを用いると、Ｄ型フ
リツプフロツプの入力（Ｄ入力）の信号が消滅し
た後の最初のタイミング入力（Ｔ入力）の立ち上
がりで出力側がネゲートされることになるから、
ネゲートのタイミングがアサートのタイミングに
くらべて遅れてしまうことになる。ネゲートのタ
イミングが遅れるとその遅れの分だけ次のアサー
トまでの時間間隔が狭くなり、一つの出力信号と
次の出力信号との間に次段の回路で行う信号のデ
コードなどの処理のための時間間隔が不十分にな
つてしまうことがある。

本考案はこのような問題点を解決するもので、
クロツク信号が高速化されたマイクロプロセツサ
の出力信号のスキユーをクロツク信号の周期を保
つたままで除去し、しかも出力信号間に信号のデ
コードなどに有効に利用できる時間間隔を適切に
設けることができる回路を提供することを目的と
する。

〔問題点を解決するための手段〕

本考案は、マイクロプロセツサ１と、このマイ
クロプロセツサにクロツク信号を供給するクロツ
ク信号源２と、を備え、このマイクロプロセツサ
は、少なくともその一部の出力信号について動作
遅延時間が上記クロツク信号の周期に近い値にな
つて出力信号にスキユーを生じてしまうマイクロ
プロセツサ装置に実施する。

本考案は、上記マイクロプロセツサ１の複数の
出力信号がそれぞれＤ入力に接続された複数のＤ
型フリツプフロツプ４〜７をその信号通路に設け
る。そして、この複数のＤ型フリツプフロツプの
タイミング入力（Ｔ入力）に対して、上記クロツ
ク信号と等しい周期で、そのクロツク信号の立ち
上がりから上記マイクロプロセツサの動作遅延時
間の最大値より実質的に大きい時間遅れを有する
タイミングに、タイミング信号を一斉に供給する
タイミング信号発生回路３を設ける。

ここで、上記複数のＤ型フリツプフロツプは、
上記マイクロプロセツサの出力信号の性質に応じ
て、上記クロツク信号の立ち上がりに対応するタ
イミングでアサートし立ち下がりに対応するタイ
ミングでネゲートすべき信号が入力する第一のグ
ループと、上記クロツク信号の立ち下がりに対応
するタイミングでアサートし立ち上がりに対応す
るタイミングでネゲートすべき信号が入力する第
二のグループとの二つのグループに区分される。
そして、上記タイミング信号発生回路は、上記ク
ロツク信号の立ち上がりに対応するタイミングに
アサート用の立ち上がりエツジを有し上記クロツ
ク信号の立ち下がりに対応するタイミングにネゲ
ート用の立ち上がりエツジを有する第一のタイミ
ング信号と、上記クロツク信号の立ち下がりに対
応するタイミングにアサート用の立ち上がりエツ
ジを有し上記クロツク信号の立ち下がりに対応す
るタイミングにネゲート用の立ち上がりエツジを
有する第二のタイミング信号とをそれぞれ発生す
る回路手段を備える。

この第一のタイミング信号が上記Ｄ型フリツプ
フロツプの第一のグループに接続され、この第二
のタイミング信号が上記Ｄ型フリツプフロツプの
第二のグループに接続される。

上記タイミング信号発生回路の上記回路手段
は、上記マイクロプロセツサの出力信号のうちデ
ータストローブ信号について上記Ｄ型フリツプフ
ロツプの出力側の信号を取込み、この出力側の信
号が反転した後に、第一のタイミング信号および
第二のタイミング信号についてその位相を逆転さ
せる回路を含む構成とすることがよい。

〔作用〕

本考案の回路では、マイクロプロセツサ１はク
ロツク信号源２の出力クロツク信号で動作する。
マイクロプロセツサ１の出力信号には、マイクロ
プロセツサ内での動作遅延時間の相違によりスキ
ユーが生じている。クロツク信号がマイクロプロ
セツサ１の動作にくらべて高速になると、このス
キユーがクロツク信号の周期に近い値となつて次
段回路の処理に影響を及ぼすことになる。

そこで、マイクロプロセツサ１の各出力信号の
通路にＤ型フリツプフロツプ４〜７を挿入する。
そのＤ型フリツプフロツプのタイミング入力（Ｔ
入力）には、上記クロツク信号をマイクロプロセ
ツサ内で生じている動作遅延時間の最大のものよ
り実質的に大きい時間だけ遅延させたタイミング
信号を一斉に供給して、そのＤ型フリツプフロツ
プの出力側にアサートされた信号を得る。しか
し、前述のように、マイクロプロセツサ１の出力
信号には、クロツク信号の立ち上がりに対応する
タイミングでアサートすべき第一のグループと、
クロツク信号の立ち下がりに対応するタイミング
でアサートすべき第二のグループとがあるから、
タイミング信号発生回路３では、位相の相反する
二つのタイミング信号を発生し、これを第一のグ
ループと第二のグループとのそれぞれに供給す
る。

さらに、Ｄ型フリツプフロツプはネゲートする
ときにもタイミング入力（Ｔ入力）の立ち上がり
で反転するから、いつたんすべてのＤ型フリツプ
フロツプがアサートされた状態になつたら、第一
のタイミング信号も第二のタイミング信号もその
位相を反転してネゲート用のタイミングを正しく
とれるようにする。

これにより、Ｄ型フリツプフロツプの出力側で
はスキユーが除去され、タイミング信号発生回路
で発生したタイミング信号に同期してアサートさ
れ、しかもネゲートされるタイミングにずれがな
い信号が得られる。

〔実施例〕

本考案実施例装置について図面を用いて説明す
る。

第１図はこの実施例装置の構成を示すブロツク
構成図である。第２図はこの実施例装置に使用さ
れるタイミング信号発生回路の構成を示す回路図
である。第３図はこの実施例装置の動作を示すタ
イムチヤートである。

この実施例装置は、マイクロプロセツサ１と、
このマイクロプロセツサにクロツク信号を供給す
るクロツク信号源２とを備える。このマイクロプ
ロセツサは、少なくともその一部の出力信号につ
いて動作遅延時間が上記クロツク信号の周期に近
い値にありその出力信号５０〜５３には、スキユ
ーが生じている。

そこで、上記マイクロプロセツサ１の複数の出
力信号５０〜５３の通路には、その出力信号がそ
れぞれＤ入力に接続された複数のＤ型フリツプフ
ロツプ４〜７を設ける。この複数のＤ型フリツプ
フロツプのタイミング入力Ｔに対して、上記クロ
ツク信号と等しい周期で、そのクロツク信号の立
ち上がりから上記マイクロプロセツサの動作遅延
間間の最大値より実質的に大きい時間遅れを有す
るタイミングに、タイミング信号４１，４２を一
斉に供給するタイミング信号発生回路３を備え
る。

ここで、上記複数のＤ型フリツプフロツプ４〜
７は、上記マイクロプロセツサ１の出力信号の性
質に応じて、上記クロツク信号の立ち上がりに対
応するタイミングでアサートか立ち上がりに対応
するタイミングでネゲートする第一のグループ４
〜５と、上記クロツク信号の立ち下がりに対応す
るタイミングでアサートし立ち上がりに対応する
タイミングでネゲートする第二のグループ６〜７
との二つのグループに区分される。

タイミング信号発生回路３は、上記クロツク信
号の立ち上がりに対応するタイミングにアサート
用の立ち上がりエツジを有し上記クロツク信号の
立ち下がりに対応するタイミングにネゲート用の
立ち上がりエツジを有する第一のタイミング信号
４１と、上記クロツク信号の立ち下がりに対応す
るタイミングにアサート用の立ち上がりエツジを
有し上記クロツク信号の立ち下がりに対応するタ
イミングにネゲート用の立ち上がりエツジを有す
る第二のタイミング信号４２とをそれぞれ発生す
る回路手段を備える（このタイミング信号発生回
路の回路手段については後で詳しく説明する）。

この第一のタイミング信号が上記Ｄ型フリツプ
フロツプの第一のグループに接続され、この第二
のタイミング信号が上記Ｄ型フリツプフロツプの
第二のグループに接続されている。

上記タイミング信号発生回路の回路手段につい
て説明すると、第２図に示すタイミング信号発生
回路３では、クロツク信号源２から入力するクロ
ツク信号４０を遅延要素３１で遅延させた信号を
得る。この遅延要素３１に適当な遅延時間（すな
わちマイクロプロセツサ１の動作遅延時間の最大
のものより大きい遅延時間）を与えておき、この
遅延要素３１の出力およびその出力の反転信号を
タイミング信号として送出すればよい。

しかし、この第２図ではさらに一工夫が施され
ている。この例ではこの遅延要素３１の遅延時間
は20ナノ秒であり、したがつてその遅延要素３１
の出力には、クロツク信号４０より60ナノ秒遅延
した信号の反転された位相の信号が得られる。一
方データ・ストローブ信号５０をフリツプフロツ
プ４でアサートした信号５５を取込み、この信号
５５をＤ入力とするＤ型フリツプフロツプ３２を
設け、このＤ型フリツプフロツプ３２のＴ入力に
クロツク信号４０を与える。さらにこのＤ型フリ
ツプフロツプ３２の出力ＱおよびＱを二つの排他
的論理和回路３３および３４にそれぞれ与えて、
遅延要素３１との排他的論理和とる。このように
すると、信号５５が変化した後の次のクロツク信
号立ち上がりで、二つのタイミング信号４１およ
び４２の位相が反転することになる。

次にこの第１図および第２図に示す実施例装置
の動作を第３図に示すタイムチヤートを参照しな
がら詳しく説明する。

マイクロプロセツサ１はクロツク信号４０によ
り動作するが、その出力信号であるアドレス信号
５３、データ信号５２、アドレス・ストローブ信
号５１およびデータ・ストローブ信号５０は、ク
ロツク信号４０に対して時間t_dだけ遅延する。こ
れはマイクロプロセツサ１の内部回路の処理動作
に起因する。しかもこの時間t_dはこの実施例では
上記信号５０〜５３について、まちまちで０〜55
ナノ秒にわたりばらついてしまい揃わない。この
ばらつきがクロツク信号周期に比べて小さければ
何ら問題ないが、ここで用いられるクロツク信号
周期は80ナノ秒であるから、０〜55ナノ秒にわた
るばらつきは問題になる。つまり、この時間t_dが
信号によりばらついてしまうと、この後段に接続
される回路装置で信号がうまく取り込まれずに誤
動作の原因となる。本考案の回路では、このばら
ついている出力信号５０〜５３のタイミングをＤ
形フリツプフロツプを用いて揃えようとするもの
である。

まず、どのタイミングに揃えるかを考えると、
前述のように複数の信号５０〜５３についてその
遅延時間t_dの最大値は55ナノ秒であるから、その
最大値より少し余裕をとつて、クロツク信号４０
から60ナノ秒だけ遅れたタイミングに揃えること
にする。ここで、クロツク信号４０からその位相
が60ナノ秒だけ遅れた信号４５を想定し、第３図
に示すタイムチヤートの最下段に表示する。この
信号４５は想定された信号であつて、この第１図
に示す回路の中には実在しない信号である。第２
図の遅延要素３１の出力はこの信号４５の反転さ
れた信号に相当する。すなわち、この信号４５に
マイクロプロセツサの出力信号５０〜５３を揃え
て、一斉に同期された出力信号５５〜５８として
この後段に接続される回路装置に送出することに
する。

ところがここに問題が二つある。すなわち第一
の問題は、マイクロプロセツサ１の出力信号５０
〜５３は、その信号が性質から、クロツク信号４
０の立ち上がり時にアサートし立下がり時にネゲ
ートする第一のグループと、クロツク信号４０の
立下がり時にアサートし立上がり時にネゲートす
る第二のグループとがある。さらに具体的には、
アドレス・ストローブ信号５１およびデータ・ス
トローブ信号５０は第一のグループに属し、アド
レス信号５３およびデータ５２は第二のグループ
に属する。したがつて、これらの信号をそれぞれ
Ｄ形フリツプフロツプのＤ端子に与えておき、各
Ｄ形フリツプフロツプのＴ端子に、同一のクロツ
ク信号を送つてもうまくゆかない。

第二の問題は、Ｄ型フリツプフロツプの性質に
ある。Ｄ型フリツプフロツプはアサートするとき
にもネゲートするときにも、いずれもそのタイミ
ング入力（Ｔ入力）の立ち上がりで行われる。し
たがつて、クロツク信号４０を60ナノ秒遅らせた
信号４５を作つてこれをＤ型フリツプフロツプの
タイミング入力に供給しても、アサートは60ナノ
秒遅れたタイミングで行われるが、ネゲートは60
ナノ秒＋40ナノ秒（半周期）遅れることになつて
しまう。

そこで本考案では、第一の問題を解決するため
に、互いに位相が180度異なる二つのタイミング
信号（４１および４２）を用意しておき、上記第
一のグループと上記第二のグループにこれをそれ
ぞれ与えることにした。さらに第二の問題を解決
するために、全部のＤ型フリツプフロツプがアサ
ートされた後に、この二つのタイミング信号（４
１および４２）について位相を反転させて、各Ｄ
型フリツプフロツプのタイミング入力の立ち上が
りでネゲートされるようにした。

さらに詳しく説明する。

第一のグループに属する信号５０，５１につい
てその動作を説明すると、これらの信号５０，５
１はクロツク信号４０の立上がり時から時間t_dだ
け遅れて出力されるが、少なくともクロツク信号
４０から60ナノ秒遅延したタイミング信号４１の
立上がり時には、それぞれＤ形フリツプフロツプ
４および５のＤ端子に到来しているはずである。
したがつて、このフリツプフロツプ４および５の
Ｔ端子にタイミング信号４１を与えることによ
り、このタイミング信号４１の立上がり毎に、そ
れぞれフリツプフロツプ４および５にラツチされ
る。次の周期でタイミング信号４１が立上がる
と、各フリツプフロツプ４および５の出力Ｑ端子
から、ラツチされていた内容が信号５６および５
５に上記想定した信号４５に同期した信号として
送出される。

第二のグループに属する信号５２，５３につい
ても同様である。もつともこの第二のグループに
属するデータ信号５２およびアドレス信号５３
は、第１図に二重線で示すようにその信号は複数
ビツトの並列信号であり、それぞれ並列的にＤ形
フリツプフロツプに接続される。第１図では図面
を簡単にするためにそれぞれフリツプフロツプ７
およびフリツプフロツプ６により代表的に図示し
ている。この第二のグループに属する信号５２，
５３については、やはりマイクロプロセツサ１の
内部でクロツク信号４０より時間t_dだけ遅れて出
力されるが、少なくともこのクロツク信号４０か
ら60ナノ秒遅延する想定された信号４５の立下が
り時、すなわちタイミング信号４２の立上がり時
には、各信号の内容がＤ形フリツプフロツプ６お
よび７に到来しているはずである。したがつて、
フリツプフロツプ６および７にタイミング信号４
２を与えることにより、フリツプフロツプ６およ
び７には信号５２および５３の内容がラツチされ
る。そのラツチされた内容はタイミング信号４２
の次の周期の立上がりに信号５７および５８とし
て、第二のクロツク信号に同期するタイミングで
次段に接続される回路装置に送出される。

このようにして、すべてのＤ型フリツプフロツ
プがアサートされた状態になつたことをこの実施
例では、Ｄ型フリツプフロツプ４の出力側に現れ
るデータ・ストローブ信号で識別することにし
た。すなわち、データ・ストローブ信号はデータ
を取込むためのストローブ信号であり、このデー
タ・ストローブ信号が送出されているときには、
データ信号およびアドレス信号などはすべて送出
された状態になつている。この性質を利用して、
データ・ストローブ信号が反転したら、各Ｄ型フ
リツプフロツプについて、アサートの状態にある
なら次のネゲートの状態に転換し、ネゲートの状
態にあるなら次のネゲートの状態に転換すること
にした。このため第２図に示すようにタイミング
信号発生回路３にＤ型フリツプフロツプ３２およ
び排他的論理和回路３３および３４を設けて、信
号５５が反転した後に次のクロツク信号の立ち上
がりで、タイミング信号４１および４２の位相を
反転させる。

このような動作により、クロツク信号４０から
実質的に60ナノ秒遅れたタイミングで、各Ｄ型フ
リツプフロツプ４〜７のアサートおよびネゲート
が行われる。これにより、各Ｄ型フリツプフロツ
プ４〜７の出力信号にはスキユーがなくなり、ま
た、スキユーを除去するために、次段で利用する
ための信号と信号との間の間隔が不当に狭くなつ
たり広くなりすぎたりすることがなくなる。

この実施例装置は高密度集積化されたマイクロ
プロセツサに本考案の再同期手段を付加したもの
であるが、高密度集積化された直接メモリアクセ
ス装置にも同様に再同期手段を付加することがで
きる。

また、この実施例装置ではマイクロプロセツサ
の出力信号がアドレス信号、データ信号、アドレ
ス・ストローブ信号およびデータ・ストローブ信
号であるが、マイクロプロセツサに含まれる他の
出力信号にも本考案を実施することができる。さ
らに、データ・ストローブ信号とアドレス・スト
ローブ信号のみに本考案を実施することもでき
る。

〔発明の効果〕

以上説明したように、本考案はクロツク信号が
高速化されたマイクロプロセツサの出力信号のス
キユーをクロツク信号の周期を保つたままで除去
し、しかも出力信号間に信号のデコードあるいは
パリテイ処理などに有効に利用できる時間間隔を
適切に設けることができる。本考案によりマイク
ロプロセツサの出力信号のスキユーがなくなるの
で、周辺回路の構成を簡単化することができる。
また、本考案により、低速の回路素子を用いて実
質的にスキユーのない出力信号が得られるから、
高密度集積回路を安価に構成することができる効
果がある。

【図面の簡単な説明】

第１図は本考案実施例装置の構成を示すブロツ
ク構成図。第２図はタイミング信号発生回路の構
成を示す回路図。第３図は本考案実施例装置の動
作を説明するタイムチヤート。第４図は従来例装
置の動作を説明するタイムチヤート。 １……マイクロプロセツサ、２……クロツク信
号源、３……タイミング信号発生回路、４〜７，
３２……フリツプフロツプ、３１……遅延要素、
３３，３４……排他的論理和回路、４０……クロ
ツク信号、４１，４２……タイミング信号、５
０，５５……データ・ストローブ信号、５１，５
６……アドレス・ストローブ信号、５２，５７…
…データ信号、５３，５８……アドレス信号。

Claims (1)

1. 【実用新案登録請求の範囲】 (1) マイクロプロセツサ１と、 このマイクロプロセツサにクロツク信号を供
   給するクロツク信号源２と、 を備え、 上記マイクロプロセツサは、少なくともその
   一部の出力信号について動作遅延時間が上記ク
   ロツク信号の周期に近い値にある マイクロプロセツサ装置において、 上記マイクロプロセツサ１の複数の出力信号
   がそれぞれＤ入力に接続された複数のＤ型フリ
   ツプフロツプ４〜７と、 この複数のＤ型フリツプフロツプのタイミン
   グ入力に対して、上記クロツク信号と等しい周
   期で、そのクロツク信号の立ち上がりから上記
   マイクロプロセツサの動作遅延時間の最大値よ
   り実質的に大きい時間遅れを有するタイミング
   に、タイミング信号を一斉に供給するタイミン
   グ信号発生回路３と を備え、 上記複数のＤ型フリツプフロツプは、上記マ
   イクロプロセツサの出力信号の性質に応じて、
   上記クロツク信号の立ち上がりに対応するタイ
   ミングでアサートし立ち下がりに対応するタイ
   ミングでネゲートすべき信号が入力する第一の
   グループと、上記クロツク信号の立ち下がりに
   対応するタイミングでアサートし立ち上がりに
   対応するタイミングでネゲートすべき信号が入
   力する第二のグループとの二つのグループに区
   分され、 上記タイミング信号発生回路は、 上記クロツク信号の立ち上がりに対応するタ
   イミングにアサート用の立ち上がりエツジを有
   し上記クロツク信号の立ち下がりに対応するタ
   イミングにネゲート用の立ち上がりエツジを有
   する第一のタイミング信号と、 上記クロツク信号の立ち下がりに対応するタ
   イミングにアサート用の立ち上がりエツジを有
   し上記クロツク信号の立ち下がりに対応するタ
   イミングにネゲート用の立ち上がりエツジを有
   する第二のタイミング信号と をそれぞれ発生する回路手段を備え、 この第一のタイミング信号が上記Ｄ型フリツ
   プフロツプの第一のグループに接続され、この
   第二のタイミング信号が上記Ｄ型フリツプフロ
   ツプの第二のグループに接続された ことを特徴とするマイクロプロセツサ装置。 (2) 上記回路手段は、上記マイクロプロセツサの
   出力信号のうちデータストローブ信号について
   上記Ｄ型フリツプフロツプの出力側の信号を取
   込み、この出力側の信号が反転した後に、第一
   のタイミング信号および第二のタイミング信号
   についてその位相を逆転させる回路を含む特許
   請求の範囲第(1)項に記載のマイクロプロセツサ
   装置。