JPH05313796A - インターフェース回路 - Google Patents
インターフェース回路Info
- Publication number
- JPH05313796A JPH05313796A JP4142154A JP14215492A JPH05313796A JP H05313796 A JPH05313796 A JP H05313796A JP 4142154 A JP4142154 A JP 4142154A JP 14215492 A JP14215492 A JP 14215492A JP H05313796 A JPH05313796 A JP H05313796A
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- JP
- Japan
- Prior art keywords
- signal
- strobe
- input signal
- address
- clock
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Abstract
(57)【要約】
【目的】 インターフェース回路においてアドレス信号
等のセットアップホールド時間を確保し、かつアクセス
時間を最大限に利用する。 【構成】 ストローブ信号に対してセットアップホール
ドが規定されるアドレス信号１ａの更新タイミングを、
論理積ゲート４によりクロック入力信号７と実際に駆動
しているストローブ信号１ｂとの論理積を取った信号に
より規定する。
等のセットアップホールド時間を確保し、かつアクセス
時間を最大限に利用する。 【構成】 ストローブ信号に対してセットアップホール
ドが規定されるアドレス信号１ａの更新タイミングを、
論理積ゲート４によりクロック入力信号７と実際に駆動
しているストローブ信号１ｂとの論理積を取った信号に
より規定する。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル論理回路に
関し、特にインターフェース回路に関する。
関し、特にインターフェース回路に関する。
【０００２】
【従来の技術】従来ディジタル論理回路において、メモ
リや、周辺デバイスとのインターフェースを構築する場
合の例を、出力するアドレスとストローブの関係につい
て述べる。図３は、従来のインターフェース回路を示す
図である。アドレス信号（Ａｏｕｔ）１ａと、これに同
期したストローブ信号（Ｓｔｒｏｂｅ）１ｂのタイミン
グの関係を図５に示す。ここではストローブ信号は負論
理としている。一般にストローブ信号は、アドレス信号
が確定した後にアサートし、アドレス信号が確定してい
る間にデアサートしなければならない。これはメモリな
どをアクセスしている時に誤書き込みが起こらないよう
にするためである。
リや、周辺デバイスとのインターフェースを構築する場
合の例を、出力するアドレスとストローブの関係につい
て述べる。図３は、従来のインターフェース回路を示す
図である。アドレス信号（Ａｏｕｔ）１ａと、これに同
期したストローブ信号（Ｓｔｒｏｂｅ）１ｂのタイミン
グの関係を図５に示す。ここではストローブ信号は負論
理としている。一般にストローブ信号は、アドレス信号
が確定した後にアサートし、アドレス信号が確定してい
る間にデアサートしなければならない。これはメモリな
どをアクセスしている時に誤書き込みが起こらないよう
にするためである。
【０００３】この例ではクロックの立ち上がりでアドレ
スを出力し、その半クロック後のクロックの立ち下がり
でストローブをアサートしている。また、ストローブを
アサートした１クロック後のクロックの立ち下がりでデ
アサートし、その半クロック後のクロックの立ち上がり
でアドレスを切り換えている。
スを出力し、その半クロック後のクロックの立ち下がり
でストローブをアサートしている。また、ストローブを
アサートした１クロック後のクロックの立ち下がりでデ
アサートし、その半クロック後のクロックの立ち上がり
でアドレスを切り換えている。
【０００４】図３において、アドレス入力信号５（Ａ
１）は、Ｄタイプフリップフロップ（ＤＦＦ）３により
クロックの立ち上がりエッジでラッチされ、出力バッフ
ァ２を経由して出力ピンから出力される。第１のストロ
ーブ入力信号６（Ｓ１）は、Ｄタイプフリップフロップ
（ＤＦＦ）３によりクロックの立ち下がりエッジでラッ
チされ、出力バッファ２を経由して出力ピンから出力さ
れる。７はクロック入力信号である。
１）は、Ｄタイプフリップフロップ（ＤＦＦ）３により
クロックの立ち上がりエッジでラッチされ、出力バッフ
ァ２を経由して出力ピンから出力される。第１のストロ
ーブ入力信号６（Ｓ１）は、Ｄタイプフリップフロップ
（ＤＦＦ）３によりクロックの立ち下がりエッジでラッ
チされ、出力バッファ２を経由して出力ピンから出力さ
れる。７はクロック入力信号である。
【０００５】この構成によりストローブに対するアドレ
スのセットアップホールド時間を確保することができ
る。図５においてストローブに対するアドレスのセット
アップ時間はｔ５，ストローブに対するアドレスのホー
ルド時間はｔ３で示されているように、概ね半クロック
程度の時間となる。
スのセットアップホールド時間を確保することができ
る。図５においてストローブに対するアドレスのセット
アップ時間はｔ５，ストローブに対するアドレスのホー
ルド時間はｔ３で示されているように、概ね半クロック
程度の時間となる。
【０００６】メモリをアクセスする場合を考えると、ｔ
２で表されるメモリのアドレスアクセス時間は、１．５
クロックサイクルからセットアップ時間ｔ４を引いた時
間になる。またデータのストローブからのディレイｔ１
は、１サイクルからセットアップ時間ｔ４を引いた時間
になる。
２で表されるメモリのアドレスアクセス時間は、１．５
クロックサイクルからセットアップ時間ｔ４を引いた時
間になる。またデータのストローブからのディレイｔ１
は、１サイクルからセットアップ時間ｔ４を引いた時間
になる。
【０００７】
【発明が解決しようとする課題】クロックサイクルが短
い場合、前述のｔ１，２が極端に短時間となり、接続可
能なメモリなどのデバイスが極めて限られたものとなる
か、接続可能なデバイスが存在しなくなるため、ｔ１，
ｔ２をできるだけ大きく取る必要がある。
い場合、前述のｔ１，２が極端に短時間となり、接続可
能なメモリなどのデバイスが極めて限られたものとなる
か、接続可能なデバイスが存在しなくなるため、ｔ１，
ｔ２をできるだけ大きく取る必要がある。
【０００８】本発明の目的は、アドレス信号等のセット
アップホールド時間を確保し、かつアクセス時間を最大
限に利用するインターフェース回路を提供することにあ
る。
アップホールド時間を確保し、かつアクセス時間を最大
限に利用するインターフェース回路を提供することにあ
る。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るインターフェース回路は、第１及び第
２のＤタイプフリップフロップと、論理積ゲートとを含
み、少なくともストローブ信号と該ストローブ信号に対
してセットアップホールドが規定されるアドレス信号と
を有し、これらの信号を用いてクロック同期的或いはク
ロック非同期的にデータを送受する半導体集積回路のイ
ンターフェース回路であって、第１のＤタイプフリップ
フロップは、アドレス入力信号をクロック入力信号の立
ち上がりエッジでラッチするものであり、第２のＤタイ
プフリップフロップは、ストローブ入力信号をクロック
入力信号の立ち下がりエッジでラッチするものであり、
論理積ゲートは、第２のＤタイプフリップフロップから
出力されたストローブ出力信号とクロック入力信号との
論理積をとり、その信号により第１のＤタイプフリップ
フロップにアドレスラッチを行うものである。
め、本発明に係るインターフェース回路は、第１及び第
２のＤタイプフリップフロップと、論理積ゲートとを含
み、少なくともストローブ信号と該ストローブ信号に対
してセットアップホールドが規定されるアドレス信号と
を有し、これらの信号を用いてクロック同期的或いはク
ロック非同期的にデータを送受する半導体集積回路のイ
ンターフェース回路であって、第１のＤタイプフリップ
フロップは、アドレス入力信号をクロック入力信号の立
ち上がりエッジでラッチするものであり、第２のＤタイ
プフリップフロップは、ストローブ入力信号をクロック
入力信号の立ち下がりエッジでラッチするものであり、
論理積ゲートは、第２のＤタイプフリップフロップから
出力されたストローブ出力信号とクロック入力信号との
論理積をとり、その信号により第１のＤタイプフリップ
フロップにアドレスラッチを行うものである。
【００１０】
【作用】ストローブが実際にデアサートされた後にアド
レスを切り換えるため、ストローブの外部信号とクロッ
ク入力信号の論理を取った信号で、アドレスラッチを行
う。
レスを切り換えるため、ストローブの外部信号とクロッ
ク入力信号の論理を取った信号で、アドレスラッチを行
う。
【００１１】
【実施例】以下、本発明の実施例を図により説明する。
【００１２】（実施例１）図１は、本発明の実施例１を
示すブロック図である。
示すブロック図である。
【００１３】図１において、本実施例は、少なくとも１
以上の第１のストローブ入力信号と、これに対してセッ
トアップ時間若しくはホールド時間の規定を要する関係
にある少なくとも１以上の第２のストローブ入力信号若
しくはアドレス信号１ａを有し、これらの信号を用いて
クロック同期的或いはクロック非同期的にデータを送受
する半導体集積回路のインターフェース回路を対象とす
るものであり、第１のストローブ入力信号の出力バッフ
ァの出力信号以降の点での電位を用いて第２のストロー
ブ入力信号若しくはアドレス信号の変化点を規定するも
のである。
以上の第１のストローブ入力信号と、これに対してセッ
トアップ時間若しくはホールド時間の規定を要する関係
にある少なくとも１以上の第２のストローブ入力信号若
しくはアドレス信号１ａを有し、これらの信号を用いて
クロック同期的或いはクロック非同期的にデータを送受
する半導体集積回路のインターフェース回路を対象とす
るものであり、第１のストローブ入力信号の出力バッフ
ァの出力信号以降の点での電位を用いて第２のストロー
ブ入力信号若しくはアドレス信号の変化点を規定するも
のである。
【００１４】すなわち、アドレス入力信号の処理ライン
には、Ｄタイプフリップフロップ（ＤＦＦ）３と出力バ
ッファ２とが設けてある。
には、Ｄタイプフリップフロップ（ＤＦＦ）３と出力バ
ッファ２とが設けてある。
【００１５】また、第１のストローブ入力信号の処理ラ
インには、Ｄタイプフリップフロップ（ＤＦＦ）３と出
力バッファ２とが設けてある。
インには、Ｄタイプフリップフロップ（ＤＦＦ）３と出
力バッファ２とが設けてある。
【００１６】さらに、４は論理積ゲートであり、論理積
ゲート４は、クロック入力信号７とストローブ信号１ｂ
との論理積を取った信号をアドレス入力信号処理ライン
のＤＦＦ３に入力させるものである。
ゲート４は、クロック入力信号７とストローブ信号１ｂ
との論理積を取った信号をアドレス入力信号処理ライン
のＤＦＦ３に入力させるものである。
【００１７】第１のストローブ入力信号（Ｓ１）６は、
ＤＦＦ３によってクロックの立ち上がりエッジでラッチ
され、出力バッファ２を経由して出力ピンからストロー
ブ信号として出力する。このとき、ストローブ信号は負
論理とする。
ＤＦＦ３によってクロックの立ち上がりエッジでラッチ
され、出力バッファ２を経由して出力ピンからストロー
ブ信号として出力する。このとき、ストローブ信号は負
論理とする。
【００１８】一方、アドレス入力信号（Ａ１）５は、論
理積ゲート４によりクロック入力信号７及びストローブ
信号１ｂの論理積を取った信号の立ち上がりエッジでラ
ッチする。つまり、一度ピンとしてチップの外部に出力
した信号とほぼ等電位の信号を用いてアドレスラッチの
タイミングを作成する。従ってクロック入力信号７が論
理１で、ストローブ信号１ｂも論理１でなければアドレ
ス信号１ａは更新されない。
理積ゲート４によりクロック入力信号７及びストローブ
信号１ｂの論理積を取った信号の立ち上がりエッジでラ
ッチする。つまり、一度ピンとしてチップの外部に出力
した信号とほぼ等電位の信号を用いてアドレスラッチの
タイミングを作成する。従ってクロック入力信号７が論
理１で、ストローブ信号１ｂも論理１でなければアドレ
ス信号１ａは更新されない。
【００１９】一度ピンとしてチップ外部に出力した信号
とほぼ等電位の信号を用いてアドレスラッチタイミング
を作成する具体的な手法としては、以下の３つの方法が
ある。
とほぼ等電位の信号を用いてアドレスラッチタイミング
を作成する具体的な手法としては、以下の３つの方法が
ある。
【００２０】出力バッファの出力信号をチップ内部で
論理積ゲートの入力に接続する。 論理積ゲートの一方の入力を入力パッドとしてチップ
外に引き出し、パッケージ内部でストローブの出力信号
と接続する。 論理積ゲートの一方の入力をチップの入力ピンとして
パッケージ外に引き出し、ボード上でストローブ出力信
号と接続する。
論理積ゲートの入力に接続する。 論理積ゲートの一方の入力を入力パッドとしてチップ
外に引き出し、パッケージ内部でストローブの出力信号
と接続する。 論理積ゲートの一方の入力をチップの入力ピンとして
パッケージ外に引き出し、ボード上でストローブ出力信
号と接続する。
【００２１】ここではの方法について述べているが、
，の方法も同様に実現できる。
，の方法も同様に実現できる。
【００２２】図４にこの時のタイミングチャートを示
す。ストローブ信号はクロックの立ち上がりエッジでア
サートされ、２クロック後の立ち上がりエッジでデアサ
ートされる。ストローブがデアサートされた後アドレス
信号が更新されるので、ｔ３で表されるストローブ信号
に対するアドレス信号のホールド時間は回路の伝播遅延
によって決定される。
す。ストローブ信号はクロックの立ち上がりエッジでア
サートされ、２クロック後の立ち上がりエッジでデアサ
ートされる。ストローブがデアサートされた後アドレス
信号が更新されるので、ｔ３で表されるストローブ信号
に対するアドレス信号のホールド時間は回路の伝播遅延
によって決定される。
【００２３】この構成をメモリアクセスなどに用いたと
きは、ｔ２で表されるメモリのアドレスアクセス時間
は、２クロックサイクルからｔ４で表されるセットアッ
プ時間を引いたものとなる。これは従来例の１．５クロ
ックサイクルからｔ４を引いたものに比べ２５％改善し
ている。
きは、ｔ２で表されるメモリのアドレスアクセス時間
は、２クロックサイクルからｔ４で表されるセットアッ
プ時間を引いたものとなる。これは従来例の１．５クロ
ックサイクルからｔ４を引いたものに比べ２５％改善し
ている。
【００２４】（実施例２）図２は、本発明の実施例２を
示すブロック図である。本実施例では、実施例１で示し
た方法に対し、第１のストローブ入力信号６と第２のス
トローブ入力信号８との２つのストローブ信号を用いた
ときの例を示す。
示すブロック図である。本実施例では、実施例１で示し
た方法に対し、第１のストローブ入力信号６と第２のス
トローブ入力信号８との２つのストローブ信号を用いた
ときの例を示す。
【００２５】第１のストローブ入力信号６と第２のスト
ローブ入力信号８は、ＤＦＦ３によりそれぞれクロック
の立ち上がりエッジでラッチされ、出力バッファ２を経
由して出力ピンからストローブ信号１ｂとして出力す
る。このとき、ストローブ信号は負論理とする。
ローブ入力信号８は、ＤＦＦ３によりそれぞれクロック
の立ち上がりエッジでラッチされ、出力バッファ２を経
由して出力ピンからストローブ信号１ｂとして出力す
る。このとき、ストローブ信号は負論理とする。
【００２６】一方、アドレス入力信号（Ａ１）５は、論
理積ゲート４によりクロック入力信号７と第１のストロ
ーブ信号１ｂと第２のストローブ信号１ｃの論理積を取
った信号の立ち上がりエッジでラッチする。従って、ク
ロック入力信号７が論理１で、第１及び第２のストロー
ブ信号１ｂ，１ｃも論理１でなければアドレス信号１ａ
は更新されない。
理積ゲート４によりクロック入力信号７と第１のストロ
ーブ信号１ｂと第２のストローブ信号１ｃの論理積を取
った信号の立ち上がりエッジでラッチする。従って、ク
ロック入力信号７が論理１で、第１及び第２のストロー
ブ信号１ｂ，１ｃも論理１でなければアドレス信号１ａ
は更新されない。
【００２７】
【発明の効果】以上説明したように本発明によれば、メ
モリインターフェースに用いたときの例を示すと、ｔ２
で表されるメモリのアドレスアクセス時間は２クロック
サイクルからｔ４で表されるセットアップ時間を引いた
ものとなる。これは従来例の１．５クロックサイクルか
らｔ４を引いたものに比べ２５％改善できる。
モリインターフェースに用いたときの例を示すと、ｔ２
で表されるメモリのアドレスアクセス時間は２クロック
サイクルからｔ４で表されるセットアップ時間を引いた
ものとなる。これは従来例の１．５クロックサイクルか
らｔ４を引いたものに比べ２５％改善できる。
【図１】本発明の実施例１を示すブロック図である。
【図２】本発明の実施例２を示すブロック図である。
【図３】従来例を示すブロック図である。
【図４】本発明の実施例１のタイミングチャートであ
る。
る。
【図５】従来例のタイミングチャートである。
１ａ アドレス信号 １ｂ，１ｃ ストローブ信号 ２ 出力バッファ ３ Ｄタイプフリップフロップ（ＤＦＦ） ４ 論理積ゲート ５ アドレス入力信号 ６ 第１のストローブ入力信号 ７ クロック入力信号 ８ 第２のストローブ入力信号
Claims (1)
- 【請求項１】 第１及び第２のＤタイプフリップフロッ
プと、論理積ゲートとを含み、少なくともストローブ信
号と該ストローブ信号に対してセットアップホールドが
規定されるアドレス信号とを有し、これらの信号を用い
てクロック同期的或いはクロック非同期的にデータを送
受する半導体集積回路のインターフェース回路であっ
て、 第１のＤタイプフリップフロップは、アドレス入力信号
をクロック入力信号の立ち上がりエッジでラッチするも
のであり、 第２のＤタイプフリップフロップは、ストローブ入力信
号をクロック入力信号の立ち下がりエッジでラッチする
ものであり、 論理積ゲートは、第２のＤタイプフリップフロップから
出力されたストローブ出力信号とクロック入力信号との
論理積をとり、その信号により第１のＤタイプフリップ
フロップにアドレスラッチを行うものであることを特徴
とするインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4142154A JP2959276B2 (ja) | 1992-05-07 | 1992-05-07 | インターフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4142154A JP2959276B2 (ja) | 1992-05-07 | 1992-05-07 | インターフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05313796A true JPH05313796A (ja) | 1993-11-26 |
| JP2959276B2 JP2959276B2 (ja) | 1999-10-06 |
Family
ID=15308621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4142154A Expired - Lifetime JP2959276B2 (ja) | 1992-05-07 | 1992-05-07 | インターフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959276B2 (ja) |
-
1992
- 1992-05-07 JP JP4142154A patent/JP2959276B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2959276B2 (ja) | 1999-10-06 |
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Legal Events
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