KR100237298B1 - 인터럽트 신호 발생 제어 장치 - Google Patents

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Abstract

본 발명은 인터럽트 발생 장치에 관한 것으로서, 특히 임의의 외부 프로세서또는 DSP(Digital Signal Processor)칩이 자기에게 적합한 형태의 인터럽트 펄스폭과 제어신호를 에이직(ASIC)의 인터럽트 제어 장치에 설정 가능하게 함으로써, 임의의 프로세서와 인터럽트 인터페이스가 상호 가능하도록 구성하여 에이직(ASIC) 외부에 별도의 부가회로를 사용하지 않고서도 다양한 종류의 외부 프로세서와 인터럽트 인터페이스가 가능한 인터럽트 신호 발생 제어 장치에 관한 것이다.

Description

인터럽트 신호 발생 제어 장치
본 발명은 인터럽트 신호 발생 장치에 관한 것으로서, 특히 에이직(ASIC)이 연산을 완료한 후 연산이 종료되었음을 외부 프로세서에게 알려주기 위하여 발생시키는 인터럽트 신호를, 임의의 외부 프로세서와 인터페이스가 가능하도록 프로세서가 인터럽트 장치에 임의의 인터럽트 값을 설정 가능하게 하므로써, 임의의 프로세서와 인터럽트 인터페이스가 가능한 인터럽트 신호 제어 장치에 관한 것이다.
도 1 은 종래기술의 일실시예에 의한 인터럽트 신호 발생장치를 나타낸 블록도로서, 소정의 리셋 신호에 따라 초기화 되고, 소정의 연산완료신호(DONE)의 하향에지 클럭에 의해 트리거링되며 D-포트(D)에 논리적으로 "1" 값인 전원전압(VCC)이 제공되어 소정의 리셋 신호에 따라 논리적으로 "1"값 인터럽트 신호를 출력하도록 구성된 제 1 플립플롭(1)과, 소정의 연산완료신호(DONE)의 상향에지 클럭에 의해 트리거링되며 제 1 플립플롭의 비반전출력단자(Q)의 출력신호가 D-포트(D)로 제공되도록 구성된 제 2 플립플롭(3)과, 상기 제 2 플립플롭(3)의 반전출력단자(QB)로부터 제공된 출력신호를 일정시간 지연시킨 후 출력하도록 구성된 시간지연부(5)와, 상기 시간지연부(5)의 출력신호 및 소정의 리셋신호(RESETB)를 제공받아 앤드한 후 그에 대응되는 신호를 상기 제 1 및 제 2 플립플롭(1, 3)의 리셋단자(RB)로 출력하는 게이트(7)를 구비한다.
즉, 에이직(응용 주문형 집적회로)이 연산을 완료한 후 발생하는 상기 연산완료신호(DONE)는 네가티브(Negative) 펄스 형태로 발생되고, 제 1 플립플롭(1)은 연산완료신호(DONE)의 하향에지 클럭신호에 의해 비반전단자(Q)로 "하이" 신호를 출력하게 되며, 이를 입력으로 사용하는 제 2 플립플롭(3)은 연산완료신호(DONE)의 상향에지 클럭신호에 의해 반전단자(QB)로 "로우" 신호를 출력하게 된다.
상기 제 2 플립플롭(3)의 반전단자(QB)로부터 출력되는 신호는 시간지연부(5)에 의해 일정시간 만큼 지연된 후 앤드게이트(7)를 경유하여 각 제 1 및 제 2 플립플롭(1, 3)을 리셋시켜 준다.
이와같은 과정에 의해 출력되는 인터럽트신호(OINT)는 연산완료신호(DONE)의 펄스폭과 시간지연부(5)에 의해 지연된 시간만큼이 합해진 길이를 갖는 "하이" 펄스를 출력하게 된다.
상기와 같은 종래기술에 의해 발생되는 인터럽트 신호는 한가지 종류의 인터럽트 펄스 신호밖에 출력할 수 없으므로, 인터럽트 펄스폭이 각각 다른 다양한 종류의 외부 프로세서와 직접적으로 연결하여 사용할 수 없고, 프로세서에 따라 일정한 형태의 인터럽트 제어 회로를 에이직 외부에 부가하여 사용해야 하는 문제점이 있었다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여, 임의의 외부 프로세서가 자기에게 적합한 인터럽트 펄스폭 신호를 인터럽트 제어 장치에 설정 가능하게 함으로써, 임의의 프로세서와 인터럽트 인터페이스가 상호 가능하도록 구성하여 에이직(ASIC) 외부에 별도의 부가회로를 사용하지 않고서도 다양한 종류의 외부 프로세서와 인터럽트 인터페이스가 가능한 인터럽트 신호 발생 제어 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는, 임의의 외부 프로세서로부터 소정의 데이터 및 리드/라이트신호를 제공받아 상기 프로세서가 필요로 하는 소정의 인터럽트 신호 형태를 설정하는 인터럽트설정부와; 상기 인터럽트설정부로부터 제공되는 선택신호에 따라 외부 프로세서로부터 출력되는 클럭신호를 반전 또는 비반전하여 입력받고 출력하는 제 1 선택수단과; 임의의 외부 프로세서와 동기를 맞추기 위해 사용되는 연산완료신호와 상기 제 1 선택수단에서 출력되는 클럭신호에 따라 상기 인터럽트설정부에서 제공되는 소정의 데이터를 입력받고 동기된 펄스폭 인터럽트 신호를 출력하는 동기펄스폭제어부와; 소정의 연산완료신호와 외부 시스템으로부터 출력되는 클럭신호를 입력받고 외부 프로세서로부터 제공되는 클럭신호와 비동기된 펄스폭 인터럽트 신호를 출력하는 비동기펄스폭제어부와; 상기 인터럽트설정부로부터 제공되는 선택신호에 따라 상기 동기펄스폭제어부에서 출력되는 동기 인터럽트 신호 또는 비동기펄스폭제어부로부터 출력되는 비동기 인터럽트 신호를 선택적으로 입력받고 출력하는 제 2 선택수단과; 상기 제 2 선택수단으로부터 출력된 신호를 반전 및 비반전시켜 입력받고 상기 인터럽트설정부에서 제공되는 선택신호에 따라 반전 또는 비반전 인터럽트 신호를 출력하는 제 3 선택수단; 및 소정의 리셋신호에 따라 상기 제 3 멀티플렉서에서 출력되는 인터럽트 신호를 외부 프로세서로 출력하는 출력 패드부를 구비한다.
도 1 은 종래기술의 일실시예에 의한 인터럽트 신호 발생장치를 나타낸 블록도이다.
도 2 는 일반적인 인터럽트 신호 발생 장치를 나타낸 블록도이다.
도 3 은 본 발명의 일실시예에 의한 인터럽트 신호 발생 제어 장치를 나타낸 블록도이다.
도 4 는 상기 도 3 의 동기펄스폭제어부를 나타낸 상세 구성도이다.
도 5 는 상기 도 3 의 비동기펄스폭제어부를 나타낸 상세 구성도이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : ASIC(Application Specific Integrated Circuit).
150 : 인터럽트제어부. 151 : 인터럽트설정부.
155 : 제 1 선택수단(멀티플렉서). 160 : 동기펄스폭제어부.
161, 163, 165 : 제 1, 제 2, 제 3 래치수단(D플립플롭).
167 : 펄스폭제어부. 170 : 비동기펄스폭제어부.
171, 175 : 제 1, 제 2 래치수단(D플립플롭).
173 : 계수수단(카운터). 177 : 게이트.
180 : 제 2 선택수단(멀티플렉서). 185 : 제 3 선택수단(멀티플렉서).
190 : 출력 패드부(3-상태 게이트). 200 : 외부 프로세서 또는 DSP칩.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 살펴보고자 한다.
도 2 는 일반적인 인터럽트 신호 발생장치를 나타낸 블록도로서, 에이직(100; ASIC; Application Specific Integrated Circuit)과, 외부 프로세서(200; 또는 DSP칩)를 포함한다.
한편, 에이직(100)은, 외부 프로세서 또는 DSP칩(200)으로부터 소정의 제어신호와 데이터를 제공받고 에이직의 기본 동작 및 연산 로직 기능을 수행하고 연산이 완료되면 연산완료신호를 출력하는 명령처리부(110)와, 상기 명령처리부(110)로부터 연산완료신호(DONE)를 제공받고 일정 펄스폭의 인터럽트 신호(OINT)를 발생하고 제어하는 인터럽트제어부(150)와, 소정의 데이터를 입·출력하기 위해 상기 외부 프로세서 또는 DSP칩(200)으로부터 제공되는 제어신호를 입력받아 소정의 기억장치에 해당되는 위치데이터로 변환하고 그에 대응되는 어드레스 및 명령데이터를 상기 명령처리부(110) 또는 인터럽트제어부(150)로 공급하는 어드레스디코더(130)를 구비한다.
또한, 외부 프로세서 또는 DSP칩(200)은 소정의 어드레스와 리드/라이트 제어신호를 에이직(100)으로 출력하여 데이터의 입출력을 제어하고, 상기 인터럽트제어부(150)로부터 출력되는 인터럽트 요구 신호(OINT)에 따라 인터럽트 기능을 수행한다.
도 3 은 본 발명의 일실시예에 의한 인터럽트 신호 발생 제어 장치를 나타낸 블록도로서, 인터럽트설정부(151)와, 제 1 멀티플렉서(155)와, 동기펄스폭제어부(160)와, 비동기펄스폭제어부(170)와, 제 2 멀티플렉서(180)와, 제 3 멀티플렉서(185), 및 출력 패드부(190)를 포함하며, 도 2를 참조하여 그 구성 및 동작을 살펴보면 다음과 같다.
한편, 상기 인터럽트설정부(151)는 외부 프로세서(200)로부터 소정의 데이터(D[6:0]) 및 리드/라이트신호(R/W)를 제공받아 외부 프로세서(200)가 필요로 하는 임의의 인터럽트 신호 형태를 설정하고 소정 회로부의 입·출력 데이터를 선택하는 신호를 공급하도록 구성되어 있다. 즉, 인터럽트설정부(151)는 외부 프로세서(200)로부터 소정 비트의 데이터(D[6:0])를 제공받아 인터럽트 신호의 펄스폭과 인터럽트 신호의 발생을 결정하고 제어하게 되고, 외부 프로세서(200)는 상기 설정부(151)에 임의의 프로세서(200)가 필요로하는 펄스폭의 인터럽트 신호로 설정되었는가를 체크하기 위하여 소정의 제어신호에 따라 버스를 통해 인터럽트 설정 데이터(R_DATA[6:0])를 독출하여 확인할 수 있다.
또한, 제 1 멀티플렉서(155)는 상기 인터럽트설정부(151)에서 제공된 소정의 레지스터 값에 따라 외부 프로세서(200)로부터 클럭신호(H1)의 반전(A) 또는 비반전신호(B)를 선택적으로 입력받고 그에 상응하는 신호(OH1)를 출력하도록 구성되어 있다.
또한, 동기펄스폭제어부(160)는 외부 프로세서(200)와 동기를 맞추기 위해 사용되는 연산완료신호(DONE)와 상기 제 1 멀티플렉서(155)에 출력되는 클럭신호(OH1)에 따라 상기 인터럽트설정부(151)에서 제공되는 소정의 데이터를 입력받고 동기된 펄스폭 인터럽트 신호(SINT)를 출력하도록 구성되어 있다.
또한, 비동기펄스폭제어부(170)는 연산완료신호(DONE)와 소정의 외부 시스템으로부터 출력되는 클럭신호(CLOCK)를 입력받고 상기 외부 프로세서(200)로부터 제공되는 클럭신호(H1)와 비동기된 펄스폭 인터럽트 신호(AINT)를 출력하도록 구성되어 있다.
또한, 제 2 멀티플렉서(180)는 상기 인터럽트설정부(151)에서 제공되는 선택신호에 따라 상기 동기펄스폭제어부(160)에서 출력되는 동기 인터럽트 신호(SINT) 또는 비동기펄스폭제어부(170)로부터 출력되는 비동기 인터럽트 신호(AINT)를 선택적으로 입력받고 그에 대응되는 신호를 출력하도록 구성되어 있고, 또한 제 3 멀티플렉서(185)는 상기 제 2 멀티플렉서(180)로부터 출력된 신호를 반전 및 비반전시켜 입력받고 상기 인터럽트설정부(151)에서 제공되는 선택신호에 따라 반전 또는 비반전 인터럽트 신호(INT)를 출력하도록 구성되어 있다.
또한, 출력 패드부(190)는 소정의 리셋 신호(RESETB)에 따라 상기 제 3 멀티플렉서(185)에서 출력되는 인터럽트 신호(INT)를 외부 프로세서(200)로 출력(OINT)하거나 고임피던스 상태로 만들어 입출력을 디스에이블시키는 3-상태 게이트(190)로 구성되어 있다.
즉, 외부 프로세서(200)는 제어 및 데이터 버스를 통하여 리드/라이트 제어신호에 따라 인터럽트설정부(151)에 데이터(D[6:0])를 제공하여 라이팅함으로써, 인터럽트설정부에 표 1과 같은 다양한 형태의 펄스폭을 갖는 인터럽트 신호를 설정한다.
D[6:0] 인터럽트 설정 레지스터의 값
D6 "0" for falling edge of H1, "1" for rising edge of H1
D5∼D2 "1" for H1 one pulse width"10" for H1 two pulse width(default)"11" for H1 three pulse width∼"1111" for H1 fifteen pulse width
D1 "0" for synchronous with H1"1" for asynchronous with H1(default)
D0 "0" for Low, "1" for High
상기 표 1에 나타낸 H1은 외부 프로세서(200)에서 제공되는 클럭신호이고, D5∼D2의 비트값에 따라 H1 클럭신호의 1클럭 펄스폭부터 15클럭 펄스폭까지의 15개 펄스폭을 설정할 수 있음을 나타냈다.
또한, 상기 D6의 비트값에 따라 제 1 멀티플렉서(155)로 입력되는 H1 클럭신호의 트리거링 에지를 설정할 수 있고, D1의 비트값에 따라 제 2 멀티플렉서(180)로 제공되는 동기 또는 비동기 인터럽트 신호(SINT,AINT) 중 입력되는 신호를 설정할 수 있고, D0의 비트값에 따라 제 3 멀티플렉서(185)로 제공되는 인터럽트 신호의 반전 또는 비반전 신호 중 입력신호를 설정할 수 있다.
즉, 상기 인터럽트설정부(151)에 설정된 레지스터 값 중 D6에 대응되는 Q6에 의해 H1 클럭신호는 제 1 멀티플렉서(155)로 반전 또는 비반전되어 입력되고 그에 대응되는 클럭신호(0H1)가 출력되며, 이는 동기펄스폭제어부(160)로 입력된다.
도 4 는 상기 도 3 의 동기펄스폭제어부를 나타낸 상세 구성도로서, 복수개의 플립플롭(161∼165)과 카운터(167)를 구비하며, 상기 도 3을 참조하여 그 상세 내용을 살펴보면 다음과 같다.
먼저, 동기펄스폭제어부(160)는, 소정의 연산완료신호(DONE)에 의해 트리거링되어 전원전압(VCC)을 제공받는 제 1 D플립플롭(161)과, 상기 도 3의 제 1 멀티플렉서(155)로부터 제공되는 클럭신호(OH1)에 따라 제 1 D플립플롭(161)에서 출력되는 데이터를 입력받는 제 2 D플립플롭(163)과, 상기 제 1 멀티플렉서(155)로부터 제공되는 클럭신호(OH1)에 따라 제 2 D플립플롭(163)에서 출력되는 데이터를 입력받아 인에이블 신호(EN)를 출력하는 제 3 D플립플롭(165)과, 상기 제 3 D플립플롭(165)에서 출력되는 인에이블 신호(EN)와 제 1 멀티플렉서(155)에서 출력되는 클럭신호(OH1) 및 소정의 리셋신호(RESETB)에 따라 인터럽트설정부(151)에서 출력되는 레지스터 값(Q5∼Q2)을 제공받고 소정 펄스폭의 동기 인터럽트 신호(SINT)를 출력하는 펄스폭제어부(167)로 구성되어 있다.
즉, 상기 제 2 및 제 3 D플립플롭(163,165)은 준안정 상태(metastable)를 제거하기 위해 사용되고, 펄스폭제어부(167)에서 출력되는 인터럽트 신호(SINT)의 펄스폭은 인터럽트설정부(151)에서 출력되는 레지스터 값(Q5∼Q2)에 따라 펄스폭이 조정된다.
상기 동기펄스폭제어부(160)는 연산완료신호(DONE)와, 리셋신호(RESETB)와, 클럭신호(0H1), 및 인터럽트설정부(151)의 출력신호 중 Q5,Q4,Q3,Q2 4비트 데이터를 입력으로 사용하여 아래 표 2와 같이 인터럽트 신호의 펄스폭이 결정되고, 펄스폭제어부(167)는 그에 대응되는 펄스폭을 갖는 동기 인터럽트 신호(SINT)를 출력한다.
Q5∼Q2 SINT 펄스폭 Q5∼Q2 SINT 펄스폭 Q5∼Q2 SINT 펄스폭
1 1×OH1 110 6×OH1 1011 11×OH1
10 2×OH1 111 7×OH1 1100 12×OH1
11 3×OH1 1000 8×OH1 1101 13×OH1
100 4×OH1 1001 9×OH1 1110 14×OH1
101 5×OH1 1010 10×OH1 1111 15×OH1
상기 표 2는 Q5∼Q2의 비트값으로 OH1 클럭신호의 최대 15배 주기를 갖는 펄스폭의 인터럽트 신호를 설정할 수 있음을 나타냈다.
도 5 는 상기 도 3 의 비동기펄스폭제어부를 나타낸 상세 구성도로서, 복수개의 플립플롭(171, 175)과 4비트 카운터(173)를 구비하며, 상기 도 3을 참조하여 그 상세 내용을 살펴보면 다음과 같다.
먼저, 비동기펄스폭제어부(170)는, 소정의 연산완료신호(DONE)에 의해 트리거링되어 전원전압(VCC)을 공급받는 제 1 D플립플롭(171)과, 외부 시스템으로부터 제공되는 클럭신호(CLK)를 소정의 주기만큼 카운팅한 후 상기 제 1 D플립플롭(171)으로부터 제공되는 인에이블 신호(EN)를 입력받아 출력하는 카운터(173)와, 외부 시스템으로부터 제공되는 클럭신호(CLK)에 따라 상기 카운터(173)로부터 출력되는 데이터 신호를 지연시킨 후 반전하여 출력하는 제 2 D플립플롭(175)과, 소정의 리셋신호(RESETB) 및 상기 제 2 D플립플롭(175)의 반전단자(QB)로부터 출력되는 신호를 앤드한 후 상기 제 1 D플립플롭(171)과 카운터(173)의 리셋단자(RB)로 출력하는 게이트(177)로 구성되어 있다.
즉, 일 실시예에 의하면, 상기 4비트 카운터(173)는 클럭신호(CLK)를 16개만큼 카운팅했을 때 "하이" 신호를 출력하고, 제 2 D플립플롭(175)은 카운터(173)의 출력신호를 한 클럭주기만큼 지연시킨 후 "로우" 신호로 출력하여 게이트(177)의 입력단으로 피드백시킨다.
또한, 상기 제 2 D플립플롭(175)은 상기 제 1 D플립플롭(171)을 리셋시키기 위한 최소 펄스폭을 제공하기 위해 설치한 것이다.
상기 비동기펄스폭제어부(170)는 연산완료신호(DONE), 클럭신호(CLK), 및 리셋신호(RESETB)를 입력으로 사용하여 일정한 펄스폭을 갖는 비동기 인터럽트 신호(AINT)를 출력한다.
도 3의 인터럽트설정부(151)에 설정된 레지스터의 Q1 선택신호에 따라 제 2 멀티플렉서(180)는 동기 및 비동기펄스폭제어부(160, 170)로부터 각각 출력되는 동기 또는 비동기 인터럽트 신호(SINT 또는 AINT) 중 하나를 선택하여 출력하게 된다.
상기 출력된 데이터(SINT 또는 AINT)는 인터럽트설정부(151)에 설정된 레지스터의 Q0 선택신호에 따라 반전 또는 비반전되어 제 3 멀티플렉서(185)로 입력된 후 인터럽트신호(INT)로 출력된다.
이어, 출력 패드부(190)는 트리-스테이트(Tri-State) 버퍼로 구성되는 데, 3-상태 버퍼는 리셋신호(RESETB)가 "로우"이면 제 3 멀티플렉서(185)의 출력신호(INT)와 관계없이 고임피던스 상태를 유지하여 입출력 신호를 디스에이블시키고, 리셋신호(RESETB)가 "하이"인 동안에는 제 3 멀티플렉서(185)의 출력신호(INT)를 반전없이 그대로 인터럽트신호(OINT)를 외부 프로세서(200)로 공급한다.
한편, 상기 인터럽트설정부(151)의 레지스터를 증감시키면 인터럽트 발생 형태의 종류를 달리할 수 있고, 동기펄스폭제어부(160)의 제어를 수정하면 동기 인터럽트 신호(SINT)의 최대 펄스폭을 증감시킬 수 있고, 비동기펄스폭제어부(170)의 카운터(173)를 조정하면 비동기 인터럽트 신호(AINT)의 펄스폭도 조정할 수 있는 등의 본 발명을 보다 확장하여 적용할 수가 있다.
따라서, 상술한 바와 같이 본 발명에서는, 임의의 외부 프로세서(또는 DSP칩)가 필요로 하는 형태의 인터럽트 발생 및 제어신호를 에이직 내부에 구비된 인터럽트설정부에 설정할 수 있게 하므로써, 에이직 외부에 부가회로를 사용하지 않고도 직접적으로 다양한 종류의 외부 프로세서와 인터럽트 인터페이스가 가능하도록 한다.

Claims (8)

  1. 임의의 외부 프로세서로부터 소정의 데이터 및 리드/라이트신호를 제공받아 상기 프로세서가 필요로 하는 소정의 인터럽트 신호 형태를 설정하는 인터럽트설정부와; 상기 인터럽트설정부로부터 제공되는 선택신호에 따라 외부 프로세서로부터 출력되는 클럭신호를 반전 또는 비반전하여 입력받고 출력하는 제 1 선택수단과; 임의의 외부 프로세서와 동기를 맞추기 위해 사용되는 연산완료신호와 상기 제 1 선택수단에서 출력되는 클럭신호에 따라 상기 인터럽트설정부에서 제공되는 소정의 데이터를 입력받고 동기된 펄스폭 인터럽트 신호를 출력하는 동기펄스폭제어부와; 소정의 연산완료신호와 외부 시스템으로부터 출력되는 클럭신호를 입력받고 외부 프로세서로부터 제공되는 클럭신호와 비동기된 펄스폭 인터럽트 신호를 출력하는 비동기펄스폭제어부와; 상기 인터럽트설정부로부터 제공되는 선택신호에 따라 상기 동기펄스폭제어부에서 출력되는 동기 인터럽트 신호 또는 비동기펄스폭제어부로부터 출력되는 비동기 인터럽트 신호를 선택적으로 입력받고 출력하는 제 2 선택수단과; 상기 제 2 선택수단으로부터 출력된 신호를 반전 및 비반전시켜 입력받고 상기 인터럽트설정부에서 제공되는 선택신호에 따라 반전 또는 비반전 인터럽트 신호를 출력하는 제 3 선택수단; 및 소정의 리셋신호에 따라 상기 제 3 멀티플렉서에서 출력되는 인터럽트 신호를 외부 프로세서로 출력하는 출력 패드부를 구비한 것을 특징으로 하는 인터럽트 신호 발생 제어 장치.
  2. 제 1 항에 있어서, 상기 인터럽트설정부에 설정되는 소정 비트의 레지스터 데이터는, 외부 프로세서로부터 클럭신호를 입력받는 제 1 선택수단이 트리거링될 클럭신호의 에지를 결정하는 데이터와; 상기 외부 프로세서로부터 제공되는 클럭신호에 대비하여 동기펄스폭제어부에서 출력되는 인터럽트 신호의 펄스폭을 결정하는 데이터와; 상기 제 2 멀티플렉서로 제공되는 동기 또는 비동기 인터럽트 신호 중 입력될 신호를 결정하는 데이터; 및 제 3 멀티플렉서로 제공되는 인터럽트 신호의 반전 또는 비반전 신호 중 입력신호를 결정하는 데이터를 포함하는 것을 특징으로 하는 인터럽트 신호 발생 제어 장치.
  3. 제 1 항에 있어서, 상기 인터럽트설정부는, 다수개의 D플립플롭으로 구성되는 것을 특징으로 하는 인터럽트 신호 발생 제어 장치.
  4. 제 1 항에 있어서, 상기 동기펄스폭제어부는, 소정의 연산완료신호에 의해 트리거링되어 전원전압을 제공받는 제 1 래치수단과; 제 1 선택수단으로부터 제공되는 클럭신호에 따라 제 1 래치수단에서 출력되는 데이터를 입력받는 제 2 래치수단과; 상기 제 1 선택수단으로부터 제공되는 클럭신호에 따라 제 2 래치수단에서 출력되는 데이터를 입력받아 인에이블 신호를 출력하는 제 3 래치수단; 및 상기 제 3 래치수단에서 출력되는 인에이블 신호와 제 1 선택수단에서 출력되는 클럭신호 및 소정의 리셋신호에 따라 인터럽트설정부에서 출력되는 레지스터 값을 제공받고 소정 펄스폭의 동기 인터럽트 신호를 출력하는 펄스폭제어부를 구비한 것을 특징으로 하는 인터럽트 신호 발생 제어 장치.
  5. 제 1 항에 있어서, 상기 비동기펄스폭제어부는, 소정의 연산완료신호에 의해 트리거링되어 전원전압을 공급받는 제 1 래치수단과; 외부 시스템으로부터 제공되는 클럭신호를 소정의 주기만큼 카운팅한 후 상기 제 1 래치수단으로부터 제공되는 인에이블 신호를 입력받아 출력하는 계수수단과; 외부 시스템으로부터 제공되는 클럭신호에 따라 상기 계수수단으로부터 출력되는 데이터 신호를 지연시킨 후 반전하여 출력하는 제 2 래치수단; 및 소정의 리셋신호 및 상기 제 2 래치수단의 반전단자로부터 출력되는 신호를 앤드한 후 상기 제 1 래치수단과 계수수단의 리셋단자로 출력하는 게이트를 구비한 것을 특징으로 하는 인터럽트 신호 발생 제어 장치.
  6. 제 1 항에 있어서, 상기 출력패드부는, 소정의 리셋신호에 따라 상기 제 3 멀티플렉서에서 출력되는 인터럽트 신호를 외부 프로세서로 출력하거나 고임피던스 상태로 만들어 입출력을 디스에이블시키는 3-상태 게이트인 것을 특징으로 하는 인터럽트 신호 발생 제어 장치.
  7. 제 4 항에 있어서, 상기 제 1, 제 2 및 제 3 래치수단은 D플립플롭인 것을 특징으로 하는 인터럽트 신호 발생 제어 장치.
  8. 제 5 항에 있어서, 상기 제 1 및 제 2 래치수단은 D플립플롭인 것을 특징으로 하는 인터럽트 신호 발생 제어 장치.
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