JPH073019U - 動作モード設定回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 ＩＣの端子数の削減を可能にする。 【構成】 第１の遅延回路５で遅延したリセット信号を
生成し、第１の遅延回路の遅延時間よりも長く遅延した
動作モード設定信号を第２の遅延回路６で生成する。リ
セット信号により第１のＤタイプフリップフロップ７と
第２のＤタイプフリップフロップ８を初期化する。リセ
ット解除後、第１のＤタイプフリップフロップは、第１
の遅延回路で遅延したリセット信号のタイミングで、第
２の遅延回路を経ない動作モード設定信号をラッチす
る。第２のＤタイプフリップフロップは、第１のＤタイ
プフリップフロップと同じタイミングで、第２の遅延回
路で遅延した動作モード設定信号をラッチする。第１の
ＤタイプフリップフロップのＱ端子からはリセット解除
後における動作モード設定信号を出力し、第２のＤタイ
プフリップフロップのＱ端子からはリセット解除前にお
ける動作モード設定信号を出力する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、ディジタルＩＣの動作モードを設定する動作モード設定回路に関す るものである。更に詳しくは、動作モード設定信号の入力のしかたを工夫してＩ Ｃのピン数を削減したものである。

【０００２】

【従来の技術】

従来、リセット信号と動作モード設定信号とを受けるＬＳＩ（大規模集積回路 ）として、例えば、図４に示す構成のものがあった。 図４で、１はＬＳＩ、２₁，２₂，２₃はリセット信号、動作モード設定信号Ｓ₁ 、動作モード設定信号Ｓ₂がそれぞれ入力される外部端子、３₁，３₂，３₃は各外 部端子から入力された信号をそれぞれ受ける入力バッファ、４は各入力バッファ から与えられた信号を処理するＬＳＩの内部回路である。 このＬＳＩでは、通電時にリセット信号が入力されて初期化が行われ、リセッ ト解除後に、動作モード設定信号が入力されて動作状態が設定される。

【０００３】 図５は図４のＬＳＩの使用例を示した図である。図５で図４と同一のものは同 一符号を付ける。以下、図において同様とする。 図５において、外部端子２₂は電位Ｖ_CCに接続してハイレベルの動作モード設 定信号を入力し、外部端子２₃は接地電位ＧＮＤに接続してローレベルの動作モ ード設定信号を入力している。

【０００４】 ＬＳＩを設計するときには、端子数に制限があり、端子数が少なくなるように 設計することが重要な項目になっている。図４のＬＳＩでは動作モード設定信号 の１ビット毎に１つの端子を設けなければならないため、動作モード設定信号の ビット数が増えると必要な端子数も多くなってしまう。端子数を削減するための 対策として１本の信号ラインを時分割に使って複数ビットの動作モード設定信号 を入力する方法があるが、この場合は信号ラインの制御が複雑になり、実用的で ない。

【０００５】

【考案が解決しようとする課題】

本考案は、上述した問題点を解決するためになされたものであり、リセット信 号を解除する直前と直後における動作モード設定信号をサンプリングすることに より、１本の信号ラインを用いて２ビットの動作モード設定信号を取り込み、簡 単な回路構成でＩＣの端子数の削減を可能にした動作モード設定回路を実現する ことを目的とする。

【０００６】

【課題を解決するための手段】

本考案は、 通電時にリセット信号により初期化が行われ、リセット解除後は動作モード設 定信号によって動作モードが設定されるディジタルＩＣに対して、動作モードの 設定を行う動作モード設定回路において、 リセット信号を受け付ける第１の入力バッファと、 動作モード設定信号を受け付ける第２の入力バッファと、 前記第１の入力バッファで受け付けたリセット信号を遅延させる第１の遅延回 路と、 前記第２の入力バッファで受け付けた動作モード設定信号を遅延させ、遅延時 間は前記第１の遅延回路の遅延時間よりも長い第２の遅延回路と、 Ｄ端子は前記第２の入力バッファの出力端子に接続され、クロック端子は前記 第１の遅延回路の出力端子に接続され、クリア端子は前記第１の入力バッファの 出力端子に接続されていて、第１の入力バッファからクリア端子に与えられたリ セット信号でリセットされ、リセット解除後に、第１の遅延回路からクロック端 子に与えられた信号のタイミングで、第２の入力バッファからＤ端子に与えられ た動作モード設定信号をラッチし、Ｑ端子からリセット解除後における動作モー ド設定信号を出力する第１のＤタイプフリップフロップと、 Ｄ端子は前記第２の遅延回路の出力端子に接続され、クロック端子は前記第１ の遅延回路の出力端子に接続され、クリア端子は前記第１の入力バッファの出力 端子に接続されていて、第１の入力バッファからクリア端子に与えられたリセッ ト信号でリセットされ、リセット解除後に、第１の遅延回路からクロック端子に 与えられた信号のタイミングで、第２の遅延回路からＤ端子に与えられた動作モ ード設定信号をラッチし、Ｑ端子からリセット解除前における動作モード設定信 号を出力する第２のＤタイプフリップフロップと、 を具備したことを特徴とする動作モード設定回路である。

【０００７】

【作用】

このような本考案では、第１の遅延回路で遅延したリセット信号を生成する。 第２の遅延回路で遅延した動作モード設定信号を生成する。第２の遅延回路の遅 延時間は第１の遅延回路の遅延時間よりも長くしておく。 リセット信号により第１のＤタイプフリップフロップと第２のＤタイプフリッ プフロップを初期化する。 リセット解除後、第１のＤタイプフリップフロップは、第１の遅延回路で遅延 したリセット信号のタイミングで、第２の遅延回路を経ない動作モード設定信号 をラッチする。第２のＤタイプフリップフロップは、第１のＤタイプフリップフ ロップと同じタイミングで、第２の遅延回路で遅延した動作モード設定信号をラ ッチする。 ここで、第２の遅延回路の遅延時間は第１の遅延回路の遅延時間よりも長いた め、第１の遅延回路で遅延したリセット信号のタイミングでは、第２の遅延回路 を経ない動作モード設定信号はリセット解除後における動作モード設定信号にな り、第２の遅延回路で遅延した動作モード設定信号はリセット解除前における動 作モード設定信号になる。従って、第１のＤタイプフリップフロップのＱ端子か らはリセット解除後における動作モード設定信号が出力され、第２のＤタイプフ リップフロップのＱ端子からはリセット解除前における動作モード設定信号が出 力される。

【０００８】

【実施例】

以下、図面を用いて本考案を説明する。 図１は本考案の一実施例を示した構成図である。 図１において、５は入力バッファ３₁で受け付けたリセット信号を遅延させる 遅延回路、６は入力バッファ３₂で受け付けた動作モード設定信号を遅延させる 遅延回路である。遅延回路６の遅延時間は遅延回路５の遅延時間よりも長い。 ７はＤタイプフリップフロップ（以下、ＤタイプフリップフロップをＤＦＦと する）であり、Ｄ端子は入力バッファ３₂の出力端子に接続され、クロック端子 ＣＬは遅延回路５の出力端子に接続され、クリア端子ＣＲは入力バッファ３₁の 出力端子に接続されている。 このように接続されたＤＦＦ７は、入力バッファ３₁からクリア端子ＣＲに与 えられたリセット信号でリセットされる。リセットの解除後、ＤＦＦ７は、遅延 回路５からクロック端子ＣＬに与えられた遅延リセット信号のタイミングで、入 力バッファ３₂からＤ端子に与えられた動作モード設定信号をラッチし、ラッチ した信号をＱ端子から出力する。 ８はＤＦＦであり、Ｄ端子は遅延回路６の出力端子に接続され、クロック端子 ＣＬは遅延回路５の出力端子に接続され、クリア端子ＣＲは入力バッファ３₁の 出力端子に接続されている。 このように接続されたＤＦＦ８はＤＦＦ７と同様にしてリセットされる。リセ ットの解除後、ＤＦＦ８は、遅延回路５からクロック端子ＣＬに与えられた信号 のタイミングで、遅延回路６からＤ端子に与えられた動作モード設定信号をラッ チし、ラッチした信号をＱ端子から出力する。 ＤＦＦ７及びＤＦＦ８の出力は内部回路４に与えられる。

【０００９】 このように構成した動作モード設定回路の動作を説明する。 図２は図１の回路の各信号のタイムチャートである。図２の〜の信号は図 １の〜の信号に対応している。 図１及び図２において、リセット信号（の信号）はローアクティブである。 すなわち、時刻ｔ₁前はリセット信号はローレベルになっていてリセット中であ り、時刻ｔ₁後はリセット信号がハイレベルになってリセット解除になる。 入力バッファ３₁に入力されたリセット信号（の信号）は、入力バッファ３₁ を通過すると時間α₁だけ遅れての信号になる。の信号は遅延回路５で時間 Ｔ₁だけ遅延させられての信号になる。 入力バッファ３₂から入力された動作モード設定信号（の信号）は、リセッ ト解除の直前と直後にそれぞれ１ビットずつ情報が割り当てられている。の信 号は入力バッファ３₂を通過すると時間α₂だけ遅れての信号になる。の信号 遅延回路６で時間Ｔ₂（ただし、Ｔ₂＞Ｔ₁）だけ遅延させられての信号になる 。 ＤＦＦ７とＤＦＦ８はともにの信号の立ち上がりのタイミング（時刻ｔ₂） でＤ端子入力をラッチする。ここで、Ｔ₂＞Ｔ₁であるため、時刻ｔ₂ではＤＦＦ ８のＤ端子入力（の信号）はリセット解除の直前における動作モード設定信号 の情報である。また、時刻ｔ₂ではＤＦＦ７のＤ端子入力（の信号）はリセッ ト解除の直後における動作モード設定信号の情報である。従って、ＤＦＦ７のＱ 端子からはリセット解除の直後における動作モード設定信号の情報が出力され、 ＤＦＦ８のＱ端子からはリセット解除の直前における動作モード設定信号の情報 が出力される。 このようにしてリセット解除の直前と直後に動作モード設定信号の情報を１ビ ットずつ割り当て、１本の信号線から２ビットの情報を入力する。

【００１０】 図３は動作モード設定信号の入力端子２₁に様々な信号を与えた場合を示した 図である。 図３において、（ａ）図に示すように入力端子２₁をコモン電位点に接続した ときは、ＤＦＦ７とＤＦＦ８のＱ端子出力はともにローレベルになる。 （ｂ）図に示すように入力端子２₁をハイレベル電位点Ｖ_CCに接続したときは 、ＤＦＦ７とＤＦＦ８のＱ端子出力はともにハイレベルになる。 （ｃ）図に示すように入力端子２₁にリセット信号を与えたときは、ＤＦＦ７ のＱ端子出力はローレベル、ＤＦＦ８のＱ端子出力はハイレベルになる。 （ｄ）図に示すように外部にインバータ９を追加して、入力端子２₁にリセッ ト信号の反転信号を与えたときは、ＤＦＦ７のＱ端子出力はハイレベル、ＤＦＦ ８のＱ端子出力はローレベルになる。 このようにして（ａ）〜（ｄ）の４通りの設定ができ、１本の信号線で２ビッ トの動作モード設定信号の入力が可能になる。

【００１１】 なお、実施例では入力バッファ３₁が出力したリセット信号をＤＦＦのクリア 端子（リセット端子）に与えているが、これに限らず入力バッファ３₁が出力し たリセット信号をＤＦＦのセット端子に与えてもよい。

【００１２】

【考案の効果】

本考案によれば、リセット解除の直前と直後における動作モード設定信号をサ ンプリングしているため、リセット解除の直前と直後に動作モード設定信号を１ ビットずつ割り当てることにより、１本の信号ラインを用いて２ビットの動作モ ード設定信号を入力できる。これによって、ＩＣの端子数を削減できる。ＤＦＦ を用いているため、端子数を削減するための回路構成は簡単なものになる。

【図面の簡単な説明】

【図１】本考案の一実施例を示した構成図である。

【図２】図１の回路における各信号のタイムチャートで
ある。

【図３】動作モード設定信号の入力端子に与える入力信
号の例を示した図である。

【図４】従来におけるＬＳＩの構成例を示した図であ
る。

【図５】図４のＬＳＩの使用例を示した図である。

【符号の説明】

３₁ 第１の入力バッファ ３₂ 第２の入力バッファ ５ 第１の遅延回路 ６ 第２の遅延回路 ７ 第１のＤタイプフリップフロップ ８ 第２のＤタイプフリップフロップ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 通電時にリセット信号により初期化が行
   われ、リセット解除後は動作モード設定信号によって動
   作モードが設定されるディジタルＩＣに対して、動作モ
   ードの設定を行う動作モード設定回路において、 リセット信号を受け付ける第１の入力バッファと、 動作モード設定信号を受け付ける第２の入力バッファ
   と、 前記第１の入力バッファで受け付けたリセット信号を遅
   延させる第１の遅延回路と、 前記第２の入力バッファで受け付けた動作モード設定信
   号を遅延させ、遅延時間は前記第１の遅延回路の遅延時
   間よりも長い第２の遅延回路と、 Ｄ端子は前記第２の入力バッファの出力端子に接続さ
   れ、クロック端子は前記第１の遅延回路の出力端子に接
   続され、クリア端子は前記第１の入力バッファの出力端
   子に接続されていて、第１の入力バッファからクリア端
   子に与えられたリセット信号でリセットされ、リセット
   解除後に、第１の遅延回路からクロック端子に与えられ
   た信号のタイミングで、第２の入力バッファからＤ端子
   に与えられた動作モード設定信号をラッチし、Ｑ端子か
   らリセット解除後における動作モード設定信号を出力す
   る第１のＤタイプフリップフロップと、 Ｄ端子は前記第２の遅延回路の出力端子に接続され、ク
   ロック端子は前記第１の遅延回路の出力端子に接続さ
   れ、クリア端子は前記第１の入力バッファの出力端子に
   接続されていて、第１の入力バッファからクリア端子に
   与えられたリセット信号でリセットされ、リセット解除
   後に、第１の遅延回路からクロック端子に与えられた信
   号のタイミングで、第２の遅延回路からＤ端子に与えら
   れた動作モード設定信号をラッチし、Ｑ端子からリセッ
   ト解除前における動作モード設定信号を出力する第２の
   Ｄタイプフリップフロップと、 を具備したことを特徴とする動作モード設定回路。