JPH073019U - 動作モード設定回路 - Google Patents
動作モード設定回路Info
- Publication number
- JPH073019U JPH073019U JP2979293U JP2979293U JPH073019U JP H073019 U JPH073019 U JP H073019U JP 2979293 U JP2979293 U JP 2979293U JP 2979293 U JP2979293 U JP 2979293U JP H073019 U JPH073019 U JP H073019U
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- operation mode
- mode setting
- reset
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Abstract
(57)【要約】 (修正有)
【目的】 ICの端子数の削減を可能にする。
【構成】 第1の遅延回路5で遅延したリセット信号を
生成し、第1の遅延回路の遅延時間よりも長く遅延した
動作モード設定信号を第2の遅延回路6で生成する。リ
セット信号により第1のDタイプフリップフロップ7と
第2のDタイプフリップフロップ8を初期化する。リセ
ット解除後、第1のDタイプフリップフロップは、第1
の遅延回路で遅延したリセット信号のタイミングで、第
2の遅延回路を経ない動作モード設定信号をラッチす
る。第2のDタイプフリップフロップは、第1のDタイ
プフリップフロップと同じタイミングで、第2の遅延回
路で遅延した動作モード設定信号をラッチする。第1の
DタイプフリップフロップのQ端子からはリセット解除
後における動作モード設定信号を出力し、第2のDタイ
プフリップフロップのQ端子からはリセット解除前にお
ける動作モード設定信号を出力する。
生成し、第1の遅延回路の遅延時間よりも長く遅延した
動作モード設定信号を第2の遅延回路6で生成する。リ
セット信号により第1のDタイプフリップフロップ7と
第2のDタイプフリップフロップ8を初期化する。リセ
ット解除後、第1のDタイプフリップフロップは、第1
の遅延回路で遅延したリセット信号のタイミングで、第
2の遅延回路を経ない動作モード設定信号をラッチす
る。第2のDタイプフリップフロップは、第1のDタイ
プフリップフロップと同じタイミングで、第2の遅延回
路で遅延した動作モード設定信号をラッチする。第1の
DタイプフリップフロップのQ端子からはリセット解除
後における動作モード設定信号を出力し、第2のDタイ
プフリップフロップのQ端子からはリセット解除前にお
ける動作モード設定信号を出力する。
Description
【0001】
本考案は、ディジタルICの動作モードを設定する動作モード設定回路に関す るものである。更に詳しくは、動作モード設定信号の入力のしかたを工夫してI Cのピン数を削減したものである。
【0002】
従来、リセット信号と動作モード設定信号とを受けるLSI(大規模集積回路 )として、例えば、図4に示す構成のものがあった。 図4で、1はLSI、21,22,23はリセット信号、動作モード設定信号S1 、動作モード設定信号S2がそれぞれ入力される外部端子、31,32,33は各外 部端子から入力された信号をそれぞれ受ける入力バッファ、4は各入力バッファ から与えられた信号を処理するLSIの内部回路である。 このLSIでは、通電時にリセット信号が入力されて初期化が行われ、リセッ ト解除後に、動作モード設定信号が入力されて動作状態が設定される。
【0003】 図5は図4のLSIの使用例を示した図である。図5で図4と同一のものは同 一符号を付ける。以下、図において同様とする。 図5において、外部端子22は電位VCCに接続してハイレベルの動作モード設 定信号を入力し、外部端子23は接地電位GNDに接続してローレベルの動作モ ード設定信号を入力している。
【0004】 LSIを設計するときには、端子数に制限があり、端子数が少なくなるように 設計することが重要な項目になっている。図4のLSIでは動作モード設定信号 の1ビット毎に1つの端子を設けなければならないため、動作モード設定信号の ビット数が増えると必要な端子数も多くなってしまう。端子数を削減するための 対策として1本の信号ラインを時分割に使って複数ビットの動作モード設定信号 を入力する方法があるが、この場合は信号ラインの制御が複雑になり、実用的で ない。
【0005】
本考案は、上述した問題点を解決するためになされたものであり、リセット信 号を解除する直前と直後における動作モード設定信号をサンプリングすることに より、1本の信号ラインを用いて2ビットの動作モード設定信号を取り込み、簡 単な回路構成でICの端子数の削減を可能にした動作モード設定回路を実現する ことを目的とする。
【0006】
本考案は、 通電時にリセット信号により初期化が行われ、リセット解除後は動作モード設 定信号によって動作モードが設定されるディジタルICに対して、動作モードの 設定を行う動作モード設定回路において、 リセット信号を受け付ける第1の入力バッファと、 動作モード設定信号を受け付ける第2の入力バッファと、 前記第1の入力バッファで受け付けたリセット信号を遅延させる第1の遅延回 路と、 前記第2の入力バッファで受け付けた動作モード設定信号を遅延させ、遅延時 間は前記第1の遅延回路の遅延時間よりも長い第2の遅延回路と、 D端子は前記第2の入力バッファの出力端子に接続され、クロック端子は前記 第1の遅延回路の出力端子に接続され、クリア端子は前記第1の入力バッファの 出力端子に接続されていて、第1の入力バッファからクリア端子に与えられたリ セット信号でリセットされ、リセット解除後に、第1の遅延回路からクロック端 子に与えられた信号のタイミングで、第2の入力バッファからD端子に与えられ た動作モード設定信号をラッチし、Q端子からリセット解除後における動作モー ド設定信号を出力する第1のDタイプフリップフロップと、 D端子は前記第2の遅延回路の出力端子に接続され、クロック端子は前記第1 の遅延回路の出力端子に接続され、クリア端子は前記第1の入力バッファの出力 端子に接続されていて、第1の入力バッファからクリア端子に与えられたリセッ ト信号でリセットされ、リセット解除後に、第1の遅延回路からクロック端子に 与えられた信号のタイミングで、第2の遅延回路からD端子に与えられた動作モ ード設定信号をラッチし、Q端子からリセット解除前における動作モード設定信 号を出力する第2のDタイプフリップフロップと、 を具備したことを特徴とする動作モード設定回路である。
【0007】
このような本考案では、第1の遅延回路で遅延したリセット信号を生成する。 第2の遅延回路で遅延した動作モード設定信号を生成する。第2の遅延回路の遅 延時間は第1の遅延回路の遅延時間よりも長くしておく。 リセット信号により第1のDタイプフリップフロップと第2のDタイプフリッ プフロップを初期化する。 リセット解除後、第1のDタイプフリップフロップは、第1の遅延回路で遅延 したリセット信号のタイミングで、第2の遅延回路を経ない動作モード設定信号 をラッチする。第2のDタイプフリップフロップは、第1のDタイプフリップフ ロップと同じタイミングで、第2の遅延回路で遅延した動作モード設定信号をラ ッチする。 ここで、第2の遅延回路の遅延時間は第1の遅延回路の遅延時間よりも長いた め、第1の遅延回路で遅延したリセット信号のタイミングでは、第2の遅延回路 を経ない動作モード設定信号はリセット解除後における動作モード設定信号にな り、第2の遅延回路で遅延した動作モード設定信号はリセット解除前における動 作モード設定信号になる。従って、第1のDタイプフリップフロップのQ端子か らはリセット解除後における動作モード設定信号が出力され、第2のDタイプフ リップフロップのQ端子からはリセット解除前における動作モード設定信号が出 力される。
【0008】
以下、図面を用いて本考案を説明する。 図1は本考案の一実施例を示した構成図である。 図1において、5は入力バッファ31で受け付けたリセット信号を遅延させる 遅延回路、6は入力バッファ32で受け付けた動作モード設定信号を遅延させる 遅延回路である。遅延回路6の遅延時間は遅延回路5の遅延時間よりも長い。 7はDタイプフリップフロップ(以下、DタイプフリップフロップをDFFと する)であり、D端子は入力バッファ32の出力端子に接続され、クロック端子 CLは遅延回路5の出力端子に接続され、クリア端子CRは入力バッファ31の 出力端子に接続されている。 このように接続されたDFF7は、入力バッファ31からクリア端子CRに与 えられたリセット信号でリセットされる。リセットの解除後、DFF7は、遅延 回路5からクロック端子CLに与えられた遅延リセット信号のタイミングで、入 力バッファ32からD端子に与えられた動作モード設定信号をラッチし、ラッチ した信号をQ端子から出力する。 8はDFFであり、D端子は遅延回路6の出力端子に接続され、クロック端子 CLは遅延回路5の出力端子に接続され、クリア端子CRは入力バッファ31の 出力端子に接続されている。 このように接続されたDFF8はDFF7と同様にしてリセットされる。リセ ットの解除後、DFF8は、遅延回路5からクロック端子CLに与えられた信号 のタイミングで、遅延回路6からD端子に与えられた動作モード設定信号をラッ チし、ラッチした信号をQ端子から出力する。 DFF7及びDFF8の出力は内部回路4に与えられる。
【0009】 このように構成した動作モード設定回路の動作を説明する。 図2は図1の回路の各信号のタイムチャートである。図2の〜の信号は図 1の〜の信号に対応している。 図1及び図2において、リセット信号(の信号)はローアクティブである。 すなわち、時刻t1前はリセット信号はローレベルになっていてリセット中であ り、時刻t1後はリセット信号がハイレベルになってリセット解除になる。 入力バッファ31に入力されたリセット信号(の信号)は、入力バッファ31 を通過すると時間α1だけ遅れての信号になる。の信号は遅延回路5で時間 T1だけ遅延させられての信号になる。 入力バッファ32から入力された動作モード設定信号(の信号)は、リセッ ト解除の直前と直後にそれぞれ1ビットずつ情報が割り当てられている。の信 号は入力バッファ32を通過すると時間α2だけ遅れての信号になる。の信号 遅延回路6で時間T2(ただし、T2>T1)だけ遅延させられての信号になる 。 DFF7とDFF8はともにの信号の立ち上がりのタイミング(時刻t2) でD端子入力をラッチする。ここで、T2>T1であるため、時刻t2ではDFF 8のD端子入力(の信号)はリセット解除の直前における動作モード設定信号 の情報である。また、時刻t2ではDFF7のD端子入力(の信号)はリセッ ト解除の直後における動作モード設定信号の情報である。従って、DFF7のQ 端子からはリセット解除の直後における動作モード設定信号の情報が出力され、 DFF8のQ端子からはリセット解除の直前における動作モード設定信号の情報 が出力される。 このようにしてリセット解除の直前と直後に動作モード設定信号の情報を1ビ ットずつ割り当て、1本の信号線から2ビットの情報を入力する。
【0010】 図3は動作モード設定信号の入力端子21に様々な信号を与えた場合を示した 図である。 図3において、(a)図に示すように入力端子21をコモン電位点に接続した ときは、DFF7とDFF8のQ端子出力はともにローレベルになる。 (b)図に示すように入力端子21をハイレベル電位点VCCに接続したときは 、DFF7とDFF8のQ端子出力はともにハイレベルになる。 (c)図に示すように入力端子21にリセット信号を与えたときは、DFF7 のQ端子出力はローレベル、DFF8のQ端子出力はハイレベルになる。 (d)図に示すように外部にインバータ9を追加して、入力端子21にリセッ ト信号の反転信号を与えたときは、DFF7のQ端子出力はハイレベル、DFF 8のQ端子出力はローレベルになる。 このようにして(a)〜(d)の4通りの設定ができ、1本の信号線で2ビッ トの動作モード設定信号の入力が可能になる。
【0011】 なお、実施例では入力バッファ31が出力したリセット信号をDFFのクリア 端子(リセット端子)に与えているが、これに限らず入力バッファ31が出力し たリセット信号をDFFのセット端子に与えてもよい。
【0012】
本考案によれば、リセット解除の直前と直後における動作モード設定信号をサ ンプリングしているため、リセット解除の直前と直後に動作モード設定信号を1 ビットずつ割り当てることにより、1本の信号ラインを用いて2ビットの動作モ ード設定信号を入力できる。これによって、ICの端子数を削減できる。DFF を用いているため、端子数を削減するための回路構成は簡単なものになる。
【図1】本考案の一実施例を示した構成図である。
【図2】図1の回路における各信号のタイムチャートで
ある。
ある。
【図3】動作モード設定信号の入力端子に与える入力信
号の例を示した図である。
号の例を示した図である。
【図4】従来におけるLSIの構成例を示した図であ
る。
る。
【図5】図4のLSIの使用例を示した図である。
31 第1の入力バッファ 32 第2の入力バッファ 5 第1の遅延回路 6 第2の遅延回路 7 第1のDタイプフリップフロップ 8 第2のDタイプフリップフロップ
Claims (1)
- 【請求項1】 通電時にリセット信号により初期化が行
われ、リセット解除後は動作モード設定信号によって動
作モードが設定されるディジタルICに対して、動作モ
ードの設定を行う動作モード設定回路において、 リセット信号を受け付ける第1の入力バッファと、 動作モード設定信号を受け付ける第2の入力バッファ
と、 前記第1の入力バッファで受け付けたリセット信号を遅
延させる第1の遅延回路と、 前記第2の入力バッファで受け付けた動作モード設定信
号を遅延させ、遅延時間は前記第1の遅延回路の遅延時
間よりも長い第2の遅延回路と、 D端子は前記第2の入力バッファの出力端子に接続さ
れ、クロック端子は前記第1の遅延回路の出力端子に接
続され、クリア端子は前記第1の入力バッファの出力端
子に接続されていて、第1の入力バッファからクリア端
子に与えられたリセット信号でリセットされ、リセット
解除後に、第1の遅延回路からクロック端子に与えられ
た信号のタイミングで、第2の入力バッファからD端子
に与えられた動作モード設定信号をラッチし、Q端子か
らリセット解除後における動作モード設定信号を出力す
る第1のDタイプフリップフロップと、 D端子は前記第2の遅延回路の出力端子に接続され、ク
ロック端子は前記第1の遅延回路の出力端子に接続さ
れ、クリア端子は前記第1の入力バッファの出力端子に
接続されていて、第1の入力バッファからクリア端子に
与えられたリセット信号でリセットされ、リセット解除
後に、第1の遅延回路からクロック端子に与えられた信
号のタイミングで、第2の遅延回路からD端子に与えら
れた動作モード設定信号をラッチし、Q端子からリセッ
ト解除前における動作モード設定信号を出力する第2の
Dタイプフリップフロップと、 を具備したことを特徴とする動作モード設定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2979293U JPH073019U (ja) | 1993-06-03 | 1993-06-03 | 動作モード設定回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2979293U JPH073019U (ja) | 1993-06-03 | 1993-06-03 | 動作モード設定回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH073019U true JPH073019U (ja) | 1995-01-17 |
Family
ID=12285854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2979293U Pending JPH073019U (ja) | 1993-06-03 | 1993-06-03 | 動作モード設定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH073019U (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019028695A (ja) * | 2017-07-28 | 2019-02-21 | 富士通株式会社 | 記憶装置及び記憶装置の制御方法 |
-
1993
- 1993-06-03 JP JP2979293U patent/JPH073019U/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019028695A (ja) * | 2017-07-28 | 2019-02-21 | 富士通株式会社 | 記憶装置及び記憶装置の制御方法 |
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