JPH07264076A - 直並列変換器 - Google Patents
直並列変換器Info
- Publication number
- JPH07264076A JPH07264076A JP30353194A JP30353194A JPH07264076A JP H07264076 A JPH07264076 A JP H07264076A JP 30353194 A JP30353194 A JP 30353194A JP 30353194 A JP30353194 A JP 30353194A JP H07264076 A JPH07264076 A JP H07264076A
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- Japan
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- serial
- holding
- shift register
- clock
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Abstract
(57)【要約】
【目的】複数のクロックドインバーターをそれぞれ逆相
のクロックでデータ転送させることにより、直並列変換
速度の高速化、低パワー化をはかる。 【構成】直列データ信号を、並列データ信号に変換する
直並列変換器の保持回路５〜９のうち隣合う保持回路
は、一方の保持回路は、端子３から入力されるクロック
信号に基づいてデータを転送するクロックドインバータ
ーの出力を保持制御信号とし、他方の保持回路は、端子
３のクロックをインバーターで反転させたクロックに基
づきデータを転送するクロックドインバーターの出力を
保持制御信号とする。
のクロックでデータ転送させることにより、直並列変換
速度の高速化、低パワー化をはかる。 【構成】直列データ信号を、並列データ信号に変換する
直並列変換器の保持回路５〜９のうち隣合う保持回路
は、一方の保持回路は、端子３から入力されるクロック
信号に基づいてデータを転送するクロックドインバータ
ーの出力を保持制御信号とし、他方の保持回路は、端子
３のクロックをインバーターで反転させたクロックに基
づきデータを転送するクロックドインバーターの出力を
保持制御信号とする。
Description
【０００１】
【産業上の利用分野】本発明は直列データ信号を、並列
データ信号にする直並列変換器の回路に関する。
データ信号にする直並列変換器の回路に関する。
【０００２】
【発明の概要】本発明は直列データ信号を並列データ信
号に変換する直並列変換器において、少なくとも一系統
の直列データ信号を入力とする複数のラッチ回路と、前
記ラッチ回路のラッチ制御信号を出力する、複数のマス
タースレイブ型フリップフロップ（以下ＦＦと略す）か
らなるシフトレジスタを有し、前記直列データ信号のう
ち、時系列的に隣り合う直列データ信号をラッチする任
意の２つのラッチ回路のうち、一方のラッチ回路は前記
フリップフロツプのマスター出力をラッチ信号とし、他
方のラッチ回路はスレイブ出力をラッチ信号とする事に
より、シフトレジスタの構成素子数を半分にし、低パワ
ーかつ、高速動作の直並列変換器を実現するものであ
る。
号に変換する直並列変換器において、少なくとも一系統
の直列データ信号を入力とする複数のラッチ回路と、前
記ラッチ回路のラッチ制御信号を出力する、複数のマス
タースレイブ型フリップフロップ（以下ＦＦと略す）か
らなるシフトレジスタを有し、前記直列データ信号のう
ち、時系列的に隣り合う直列データ信号をラッチする任
意の２つのラッチ回路のうち、一方のラッチ回路は前記
フリップフロツプのマスター出力をラッチ信号とし、他
方のラッチ回路はスレイブ出力をラッチ信号とする事に
より、シフトレジスタの構成素子数を半分にし、低パワ
ーかつ、高速動作の直並列変換器を実現するものであ
る。
【０００３】
【従来の技術】従来の直並列変換器の回路は図３に示す
様にｎビット分のＦＦで構成されたシフトレジスタ回路
になっていた。直列データ信号は、前記シフトレジス夕
の初段のＦＦに入力され、転送クロックによって順次転
送され、各ビットに対応するＦＦの出力群に、ｎビット
分の並列データとして出力された。
様にｎビット分のＦＦで構成されたシフトレジスタ回路
になっていた。直列データ信号は、前記シフトレジス夕
の初段のＦＦに入力され、転送クロックによって順次転
送され、各ビットに対応するＦＦの出力群に、ｎビット
分の並列データとして出力された。
【０００４】
【発明が解決しようとする課題】しかし前記従来技術で
は、ｎビット分の直列信号を転送するためには、ｎ発の
転送クロックを必要とし、高速で直並列変換を行なう場
合、シフトレジスタの転送速度によって、直並列変換速
度が決まり、直並列変換速度が上げられないという問題
を有する。
は、ｎビット分の直列信号を転送するためには、ｎ発の
転送クロックを必要とし、高速で直並列変換を行なう場
合、シフトレジスタの転送速度によって、直並列変換速
度が決まり、直並列変換速度が上げられないという問題
を有する。
【０００５】また２系統以上の直列信号を直並列変換す
る場合、直列信号の系統数分だけのシフトレジスタが必
要であり、直列信号の系列数が増えるに従って回路構成
素子数が大幅に増加するという問題も有する。そこで本
発明はこの様な問題を解決するもので、その目的とする
ところは、双方向シフトレジスタにもでき、高速かつ高
集積化された低パワ一の直並列変換器を提供するところ
にある。
る場合、直列信号の系統数分だけのシフトレジスタが必
要であり、直列信号の系列数が増えるに従って回路構成
素子数が大幅に増加するという問題も有する。そこで本
発明はこの様な問題を解決するもので、その目的とする
ところは、双方向シフトレジスタにもでき、高速かつ高
集積化された低パワ一の直並列変換器を提供するところ
にある。
【０００６】
【課題を解決するための手段】直列データ信号を並列デ
ータ信号に変換する直並列変換器において、少なくとも
一系統の直列データ信号を入力とする複数のラッチ回路
と、前記ラッチ回路のラッチ制御信号を出力する複数の
マスタースレイブ型フリップフロップからなるシフトレ
ジスタを有し、前記直列データ信号のうち、時系列的に
隣り合う直列データ信号をラッチする任意の２つのラッ
チ回路のうち、一方のラッチ回路は前記フリップフロッ
プのマスター出力をラッチ信号とし、他方のラッチ回路
は、スレイブ出力をラッチ信号としていることを特徴と
する。
ータ信号に変換する直並列変換器において、少なくとも
一系統の直列データ信号を入力とする複数のラッチ回路
と、前記ラッチ回路のラッチ制御信号を出力する複数の
マスタースレイブ型フリップフロップからなるシフトレ
ジスタを有し、前記直列データ信号のうち、時系列的に
隣り合う直列データ信号をラッチする任意の２つのラッ
チ回路のうち、一方のラッチ回路は前記フリップフロッ
プのマスター出力をラッチ信号とし、他方のラッチ回路
は、スレイブ出力をラッチ信号としていることを特徴と
する。
【０００７】
【作用】本発明の上記構成によれば、ラッチ制御信号は
シフトレジスタ内をシフトクロックによって転送され
る。ラッチ制御信号はシフトレジスタを構成するＦＦの
マスター及びスレイブ出力から対応するラッチの制御入
力に接続され、ラッチ制御信号によって選択されたラッ
チについてのみ直列データ信号が保持される。
シフトレジスタ内をシフトクロックによって転送され
る。ラッチ制御信号はシフトレジスタを構成するＦＦの
マスター及びスレイブ出力から対応するラッチの制御入
力に接続され、ラッチ制御信号によって選択されたラッ
チについてのみ直列データ信号が保持される。
【０００８】シフトレジスタを構成するＦＦのマスター
及びスレイブ出力を各々ラッチ１ビット分の制御信号に
割りあてる事により、ｎ個のデータからなる直列信号を
並列信号に変換する場合、ラッチ制御信号を転送するシ
フトレジスタは、ｎ／２個のＦＦで構成可能となる。
及びスレイブ出力を各々ラッチ１ビット分の制御信号に
割りあてる事により、ｎ個のデータからなる直列信号を
並列信号に変換する場合、ラッチ制御信号を転送するシ
フトレジスタは、ｎ／２個のＦＦで構成可能となる。
【０００９】従ってｎ個のデータからなる直列信号をｎ
／２発の転送クロックによって直並列変換ができるた
め、直並列変換速度は実質的に２倍にできる。
／２発の転送クロックによって直並列変換ができるた
め、直並列変換速度は実質的に２倍にできる。
【００１０】また複数系統の直列データ信号も、シフト
レジスタの数はそのままで、ラッチ群の数のみを増やす
ことにより直並列変換ができ、高集積化が可能となる。
レジスタの数はそのままで、ラッチ群の数のみを増やす
ことにより直並列変換ができ、高集積化が可能となる。
【００１１】
【実施例】図１は本発明の実施例における回路図であ
り、図２は実施例の動作を示すタイミング図である。
り、図２は実施例の動作を示すタイミング図である。
【００１２】直列データ信号は直列信号入力端子１に入
力されている。ラッチ制御入力信号は、シフトレジスタ
入力端子に入力され、ｎ／２個のＦＦ４で構成されるシ
フトレジスタによって転送される。シフトレジスタを構
成するＦＦ４のマスター及びスレイブ出力が、それぞれ
ラッチ１個分のラッチ制御信号となる。図２の１ビット
ラッチ制御信号は図１の信号５に、２ビットラッチ制御
信号は、図１の信号６に、３ビットラッチ制御信号は図
１の信号７に、ｎビットラッチ制御信号は図１の信号８
に対応する。
力されている。ラッチ制御入力信号は、シフトレジスタ
入力端子に入力され、ｎ／２個のＦＦ４で構成されるシ
フトレジスタによって転送される。シフトレジスタを構
成するＦＦ４のマスター及びスレイブ出力が、それぞれ
ラッチ１個分のラッチ制御信号となる。図２の１ビット
ラッチ制御信号は図１の信号５に、２ビットラッチ制御
信号は、図１の信号６に、３ビットラッチ制御信号は図
１の信号７に、ｎビットラッチ制御信号は図１の信号８
に対応する。
【００１３】シフトレジスタから出力される１ビットラ
ッチ制御信号の立下りエッジによって、直列信号入力端
子１から人力された１ビットめの直列信号はラッチ群９
の１ビットめのラッチに保持される。ラッチ制御信号は
シフトレジスタ内をｎ／２発の転送クロックにより転迭
され、対応するラッチ群９に直列データ信号を順次保持
させ、ｎ個の道列データ信号の直並列変換を終了し、並
列出力端子群１０に出力される。
ッチ制御信号の立下りエッジによって、直列信号入力端
子１から人力された１ビットめの直列信号はラッチ群９
の１ビットめのラッチに保持される。ラッチ制御信号は
シフトレジスタ内をｎ／２発の転送クロックにより転迭
され、対応するラッチ群９に直列データ信号を順次保持
させ、ｎ個の道列データ信号の直並列変換を終了し、並
列出力端子群１０に出力される。
【００１４】直並列変換速度の上限はシフトレジスタの
転送速度に依存しており、図１に示す回路図によれば、
ｎ個の直列データ信号を直並列変換するのにｎ／２発の
転送クロックによってなされ、実質的変換速度の上限は
２倍になる。同一の直並列変換動作を考えた場合、本発
明によれば、転送クロック周波数は半分ですみ、これに
より消費電流も半分に低減され、より低パワーの直並列
変換器が実現される。
転送速度に依存しており、図１に示す回路図によれば、
ｎ個の直列データ信号を直並列変換するのにｎ／２発の
転送クロックによってなされ、実質的変換速度の上限は
２倍になる。同一の直並列変換動作を考えた場合、本発
明によれば、転送クロック周波数は半分ですみ、これに
より消費電流も半分に低減され、より低パワーの直並列
変換器が実現される。
【００１５】図１のラッチ群９はＤタイプのラッチで構
成されているが、ラッチ制御信号により信号保持動作す
るものであれば全て、本発明の実現が可能となる。
成されているが、ラッチ制御信号により信号保持動作す
るものであれば全て、本発明の実現が可能となる。
【００１６】以上のように本発明では、シフトレジスタ
のマスター出力とスレイブ出力をそのままラッチ回路の
制御信号としているので、図２に示すように直列信号と
同期したシフトクロックを１／２分周した転送クロック
が使えるので、入力クロックパルス幅が変動しても転送
クロック幅は変動せず高速化しても安定したシフトレジ
スタ動作が可能である。またラッチ制御信号は、該当す
る直列信号の一つ手前の信号からアクティブとなるの
で、ラッチ回路のゲートを開く時間はラッチ動作に無関
係となり、ゲートを閉じる時間（ラッチ制御信号の立下
り）だけがラッチ動作のタイミングを決定する。従って
ＬＳ７５相当のラッチ回路を用いても、実質Ｄタイプの
フリップフロップをラッチ回路として用いた場合と同じ
結果が得られることになる。
のマスター出力とスレイブ出力をそのままラッチ回路の
制御信号としているので、図２に示すように直列信号と
同期したシフトクロックを１／２分周した転送クロック
が使えるので、入力クロックパルス幅が変動しても転送
クロック幅は変動せず高速化しても安定したシフトレジ
スタ動作が可能である。またラッチ制御信号は、該当す
る直列信号の一つ手前の信号からアクティブとなるの
で、ラッチ回路のゲートを開く時間はラッチ動作に無関
係となり、ゲートを閉じる時間（ラッチ制御信号の立下
り）だけがラッチ動作のタイミングを決定する。従って
ＬＳ７５相当のラッチ回路を用いても、実質Ｄタイプの
フリップフロップをラッチ回路として用いた場合と同じ
結果が得られることになる。
【００１７】図４は本発明による別の実施例である。
【００１８】図４、９は２系統のラッチであり、ラッチ
制御信号によって直列データ信号入力端子から入力され
る２系統の直列データ信号を、同時に保持する事が可能
となる。図４の実施例は２系統の直列データ信号の場合
であるが、２系統以上の直列データ信号に関しても、ラ
ッチの系統数を増やす事により、容易に実現できること
は言うまでもない。
制御信号によって直列データ信号入力端子から入力され
る２系統の直列データ信号を、同時に保持する事が可能
となる。図４の実施例は２系統の直列データ信号の場合
であるが、２系統以上の直列データ信号に関しても、ラ
ッチの系統数を増やす事により、容易に実現できること
は言うまでもない。
【００１９】図４の様に複数系統の直列データ信号を直
並列変換する場合、道並列変換速度を落とさず、ラッチ
群９を増やす事のみで対応可能となる。
並列変換する場合、道並列変換速度を落とさず、ラッチ
群９を増やす事のみで対応可能となる。
【００２０】図４の本発明では転送クロックは図２に示
す転送クロックの２倍の周波数でシフトレジスタ転送ク
ロック入力端子に入力され、１／２分周回路を通してシ
フトレジスタに接続されている。
す転送クロックの２倍の周波数でシフトレジスタ転送ク
ロック入力端子に入力され、１／２分周回路を通してシ
フトレジスタに接続されている。
【００２１】図５は本発明による別の実施例である。ラ
ッチ制御信号を転送するシフトレジスタに双方向シフト
レジスタを用い、転送方向選択端子にハイもしくはロウ
レベルを与える事により、直並列変換後の並列データ信
号の順番を逆にする事が可能となる。
ッチ制御信号を転送するシフトレジスタに双方向シフト
レジスタを用い、転送方向選択端子にハイもしくはロウ
レベルを与える事により、直並列変換後の並列データ信
号の順番を逆にする事が可能となる。
【００２２】図５の端子１３は転送方向選択端子１２を
ロウにした時のシフトレジスタ入力端子となる。
ロウにした時のシフトレジスタ入力端子となる。
【００２３】双方向シフトレジスタの場合構成素子数増
にともない各素子の負荷が増大し、単方向のシフトレジ
スタに比べ、高速動作ができなかった。本発明によれ
ば、直列変換器のシフトレジスタに双方向シフトレジス
タを用いる単により、高速動作の双方向性直並列変換が
可能となる。双方向シフトレジスタの転送速度が単方向
シフトレジスタの転送速度の約８０％とした場合、本発
明により転送速度は２倍となるため、従来の直並列変換
器の変換速度に対し、約１６０％の変換速度をもった双
方向性直並列変換器が実現可能となる。
にともない各素子の負荷が増大し、単方向のシフトレジ
スタに比べ、高速動作ができなかった。本発明によれ
ば、直列変換器のシフトレジスタに双方向シフトレジス
タを用いる単により、高速動作の双方向性直並列変換が
可能となる。双方向シフトレジスタの転送速度が単方向
シフトレジスタの転送速度の約８０％とした場合、本発
明により転送速度は２倍となるため、従来の直並列変換
器の変換速度に対し、約１６０％の変換速度をもった双
方向性直並列変換器が実現可能となる。
【００２４】
【発明の効果】以上述べたように本発明によれば、従来
より、直並列変換速度は２倍となり、かつ同一の直並列
変換動作を考えれば、転送クロックは半分になり、より
低パワーの直並列変換器が可能となる。
より、直並列変換速度は２倍となり、かつ同一の直並列
変換動作を考えれば、転送クロックは半分になり、より
低パワーの直並列変換器が可能となる。
【００２５】従って、サーマルヘッドドライバ一及びＬ
ＣＤ・ＬＥＤ・ＥＬＰＤＰ等に用いる表示用ドライバー
等に適用すると、動作を必要とする回路については、高
速動作が可能になった事により、より高密度及び、より
大画面の低バワーシステムが可能となる。
ＣＤ・ＬＥＤ・ＥＬＰＤＰ等に用いる表示用ドライバー
等に適用すると、動作を必要とする回路については、高
速動作が可能になった事により、より高密度及び、より
大画面の低バワーシステムが可能となる。
【００２６】また複数系統の直列信号を取り扱う場合
は、その系統数と同数のラッチ群のみを追加するだけで
実現可能であり、本発明を半導体集積装置に応用した場
合、より高密度な半導体装置が実現可能となる。さらに
本発明による双方向シフトレジスタは、スタティック回
路でも従来回路に比べて１／４のゲート数で実現できる
こと、ダイナミック回路では実現不可能な低周波から高
周波領域まで動作可能である。
は、その系統数と同数のラッチ群のみを追加するだけで
実現可能であり、本発明を半導体集積装置に応用した場
合、より高密度な半導体装置が実現可能となる。さらに
本発明による双方向シフトレジスタは、スタティック回
路でも従来回路に比べて１／４のゲート数で実現できる
こと、ダイナミック回路では実現不可能な低周波から高
周波領域まで動作可能である。
【図１】本発明の直並列変換器の実施例を示す回路図。
【図２】本発明の直並列変換器の動作を示すタイミング
図。
図。
【図３】従来の直並列変換器の回路図。
【図４】本発明の直列変換器の実施例を示す回路図。
【図５】本発明の直列変換器の実施例を示す回路図。
１…直列データ信号入力端子 ２…シフトレジスタ入力端子 ３…転送クロック入力端子 ４…フリップフロップ ５・６・７・８…ラッチ制御回路 ９…ラッチ群 １０…並列出力端子群 １１…１／２分周回路 １２…転送方向選択端子 １３…シフトレジスタ入力端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成７年１月５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【発明の概要】本発明は直列データ信号を並列データ信
号に変換する直並列変換器において、少なくとも一系統
の直列データ信号を入力とする複数の保持回路と、前記
保持回路の保持制御信号を出力する、複数のマスタース
レイブ型フリップフロップ（以下ＦＦと略す）からなる
シフトレジスタを有し、前記直列データ信号のうち、時
系列的に隣り合う直列データ信号を保持する任意の２つ
の保持回路のうち、一方の保持回路は前記フリップフロ
ツプのマスター出力を保持信号とし、他方の保持回路は
スレイブ出力を保持信号とする事により、シフトレジス
タの構成素子数を半分にし、低パワーかつ、高速動作の
直並列変換器を実現するものである。
号に変換する直並列変換器において、少なくとも一系統
の直列データ信号を入力とする複数の保持回路と、前記
保持回路の保持制御信号を出力する、複数のマスタース
レイブ型フリップフロップ（以下ＦＦと略す）からなる
シフトレジスタを有し、前記直列データ信号のうち、時
系列的に隣り合う直列データ信号を保持する任意の２つ
の保持回路のうち、一方の保持回路は前記フリップフロ
ツプのマスター出力を保持信号とし、他方の保持回路は
スレイブ出力を保持信号とする事により、シフトレジス
タの構成素子数を半分にし、低パワーかつ、高速動作の
直並列変換器を実現するものである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】
【課題を解決するための手段】直列データ信号を並列デ
ータ信号に変換する直並列変換器において、少なくとも
一系統の直列データ信号を入力する複数の保持回路と、
前記保持回路の保持制御信号を出力する第１及び第２の
複数のクロックドインバーターからなるシフトレジスタ
を有し、前記直列データ信号のうち、時系列的に隣合う
直列データ信号を保持する任意の保持回路のうち、一方
の保持回路は、第１のクロックに基づいてデータを転送
する前記第１のクロックドインバーターの出力を前記保
持制御信号とし、他方の保持回路は、前記第１のクロッ
クドインバーターからの出力を入力し、前記第１のクロ
ックと逆相の第２のクロックに基づいてデータを転送す
る前記第１のクロックドインバーターの出力を前記保持
制御信号とすることを特徴とする。
ータ信号に変換する直並列変換器において、少なくとも
一系統の直列データ信号を入力する複数の保持回路と、
前記保持回路の保持制御信号を出力する第１及び第２の
複数のクロックドインバーターからなるシフトレジスタ
を有し、前記直列データ信号のうち、時系列的に隣合う
直列データ信号を保持する任意の保持回路のうち、一方
の保持回路は、第１のクロックに基づいてデータを転送
する前記第１のクロックドインバーターの出力を前記保
持制御信号とし、他方の保持回路は、前記第１のクロッ
クドインバーターからの出力を入力し、前記第１のクロ
ックと逆相の第２のクロックに基づいてデータを転送す
る前記第１のクロックドインバーターの出力を前記保持
制御信号とすることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【作用】本発明の上記構成によれば、保持制御信号はシ
フトレジスタ内をシフトクロックによって転送される。
保持制御信号はシフトレジスタを構成する第１及び第２
のクロックインバーターの出力から対応する保持の制御
入力に接続され、保持制御信号によって選択された保持
回路についてのみ直列データ信号が保持される。
フトレジスタ内をシフトクロックによって転送される。
保持制御信号はシフトレジスタを構成する第１及び第２
のクロックインバーターの出力から対応する保持の制御
入力に接続され、保持制御信号によって選択された保持
回路についてのみ直列データ信号が保持される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】削除
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】また、例えば、複数系統の直列データ信号
も、シフトレジスタの数はそのままで、ラッチ群の数の
みを増やすことにより直並列変換ができ、高集積化が可
能となる。
も、シフトレジスタの数はそのままで、ラッチ群の数の
みを増やすことにより直並列変換ができ、高集積化が可
能となる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】従って、例えばサーマルヘッドドライバ一
及びＬＣＤ・ＬＥＤ・ＥＬ・ＰＤＰ等に用いる表示用ド
ライバー等に適用すると、動作を必要とする回路につい
ては、高速動作が可能になった事により、より高密度及
び、より大画面の低バワーシステムが可能となる。
及びＬＣＤ・ＬＥＤ・ＥＬ・ＰＤＰ等に用いる表示用ド
ライバー等に適用すると、動作を必要とする回路につい
ては、高速動作が可能になった事により、より高密度及
び、より大画面の低バワーシステムが可能となる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
Claims (1)
- 【請求項１】 直列データ信号を並列データ信号に変換
する直並列変換器において、 少なくとも一系統の直列データ信号を入力する複数の保
持回路と、前記保持回路の保持制御信号を出力する第１
及び第２の複数のクロックドインバーターからなるシフ
トレジスタを有し、 前記直列データ信号のうち、時系列的に隣合う直列デー
タ信号を保持する任意の保持回路のうち、一方の保持回
路は、第１のクロックに基づいてデータを転送する前記
第１のクロックドインバーターの出力を前記保持制御信
号とし、他方の保持回路は、前記第１のクロックドイン
バーターからの出力を入力し、前記第１のクロックと逆
相の第２のクロックに基づいてデータを転送する前記第
１のクロックドインバーターの出力を前記保持制御信号
とすることを特徴とする直並列変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30353194A JP2565144B2 (ja) | 1994-12-07 | 1994-12-07 | 直並列変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30353194A JP2565144B2 (ja) | 1994-12-07 | 1994-12-07 | 直並列変換器 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP166688A Division JPH0748664B2 (ja) | 1988-01-07 | 1988-01-07 | 直並列変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07264076A true JPH07264076A (ja) | 1995-10-13 |
| JP2565144B2 JP2565144B2 (ja) | 1996-12-18 |
Family
ID=17922117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30353194A Expired - Lifetime JP2565144B2 (ja) | 1994-12-07 | 1994-12-07 | 直並列変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565144B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355534B2 (en) | 1999-01-28 | 2008-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Serial-to-parallel conversion circuit, and semiconductor display device employing the same |
-
1994
- 1994-12-07 JP JP30353194A patent/JP2565144B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7355534B2 (en) | 1999-01-28 | 2008-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Serial-to-parallel conversion circuit, and semiconductor display device employing the same |
| KR100837585B1 (ko) * | 1999-01-28 | 2008-06-13 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 직병렬 변환 회로 및 이를 이용한 반도체 표시 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2565144B2 (ja) | 1996-12-18 |
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