JPS60263400A - シフトレジスタ・アレイ - Google Patents
シフトレジスタ・アレイInfo
- Publication number
- JPS60263400A JPS60263400A JP59117641A JP11764184A JPS60263400A JP S60263400 A JPS60263400 A JP S60263400A JP 59117641 A JP59117641 A JP 59117641A JP 11764184 A JP11764184 A JP 11764184A JP S60263400 A JPS60263400 A JP S60263400A
- Authority
- JP
- Japan
- Prior art keywords
- data
- serial
- parallel
- shift register
- shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野）
本発明は大規模なシフトレジスタに係り、詳しくは、占
有面積および消費電力が小さく、高速動作が可能なシフ
トレジスタ・アレイに関する。
有面積および消費電力が小さく、高速動作が可能なシフ
トレジスタ・アレイに関する。
従来のシフトレジスタの構成例を第５図に示す。
図中、１はＤ形フリップフロップ回路（以下、ＦＦと略
す）、２はクロックトライバ、５はデータ入力端子、６
はデータ出力端子、７はクロック入力端子である。第６
図はＦＦＩの回路構成例であり、１１，１３，１５．１
７はトランスミッションゲート、１２，１４．１６，１
８．１９はインバータである。このＦＦＩは次のように
動作する。
す）、２はクロックトライバ、５はデータ入力端子、６
はデータ出力端子、７はクロック入力端子である。第６
図はＦＦＩの回路構成例であり、１１，１３，１５．１
７はトランスミッションゲート、１２，１４．１６，１
８．１９はインバータである。このＦＦＩは次のように
動作する。
端子りから入力されたデータは、端子Ｔから入力された
クロック信号のロー状態（あるいはハイ状態）に、トラ
ンスミッションゲート１１を経てインバータ１２．１６
に送られる。クロック信号のハイ状態（あるいはロー状
態）にトランスミッションゲート１１は閉じ、トランス
ミッションゲート１５が開くことにより１２，１６．１
５のループでデータがラッチされ、さらにトランスミッ
ションゲート１３が開くことにより、インバータ１４を
介して端子Ｑにデータが出力される。即ち、クロックの
ロー状態（あるいはハイ状態）にデータを取り込み、ハ
イ状態（あるいはロー状態）にデータを出力することに
より、データが１ビツトシフトする。
クロック信号のロー状態（あるいはハイ状態）に、トラ
ンスミッションゲート１１を経てインバータ１２．１６
に送られる。クロック信号のハイ状態（あるいはロー状
態）にトランスミッションゲート１１は閉じ、トランス
ミッションゲート１５が開くことにより１２，１６．１
５のループでデータがラッチされ、さらにトランスミッ
ションゲート１３が開くことにより、インバータ１４を
介して端子Ｑにデータが出力される。即ち、クロックの
ロー状態（あるいはハイ状態）にデータを取り込み、ハ
イ状態（あるいはロー状態）にデータを出力することに
より、データが１ビツトシフトする。
第５図は第６図のＦＦ１ｔｉ−８個縦続接続したもので
あり、ｄビットのシフトレジスタを構成している。この
シフトレジスタの動作速度は、クロック入力によりトラ
ンスミッションゲート１３が開き、インバータ１４を介
してデータ信号が端子Ｑｆ により出力される時間で決
まるため、極めて高速である。しかし、クロックに同期
して各インバータおよびトランスミッションゲートが動
作する必要があり、大規模なシフトレジスタを構成しよ
うとすると、消費電力が大きくなる欠点がある。例えば
ＣＭＯ８２μｍルールを用いた時、動作周波数１４ＭＨ
ｚ、電源電圧５■とすると、消費電力はＦＦ１個当り約
０．２ｍｗとなり、７２８８ビツトのシフトレジスタを
実現した場合、約１．４ｗという大きな電力を消費する
。またＦＦのトランジスタ数が１８個と大きく占有面積
は約４５ｍｍ２と大きい。
あり、ｄビットのシフトレジスタを構成している。この
シフトレジスタの動作速度は、クロック入力によりトラ
ンスミッションゲート１３が開き、インバータ１４を介
してデータ信号が端子Ｑｆ により出力される時間で決
まるため、極めて高速である。しかし、クロックに同期
して各インバータおよびトランスミッションゲートが動
作する必要があり、大規模なシフトレジスタを構成しよ
うとすると、消費電力が大きくなる欠点がある。例えば
ＣＭＯ８２μｍルールを用いた時、動作周波数１４ＭＨ
ｚ、電源電圧５■とすると、消費電力はＦＦ１個当り約
０．２ｍｗとなり、７２８８ビツトのシフトレジスタを
実現した場合、約１．４ｗという大きな電力を消費する
。またＦＦのトランジスタ数が１８個と大きく占有面積
は約４５ｍｍ２と大きい。
その他の従来の実現回路として、アドレスをカウンタで
発生させたＲＡＭによる構成も可能である。 この場合
、消費電力は数１０ｍｗと小さくすることができるが、
例えば１４ＭＨ，動作を可能とするには複数個のＲＡＭ
を時分割して使用する必要があり、占有面積が大きくな
る欠点がある。
発生させたＲＡＭによる構成も可能である。 この場合
、消費電力は数１０ｍｗと小さくすることができるが、
例えば１４ＭＨ，動作を可能とするには複数個のＲＡＭ
を時分割して使用する必要があり、占有面積が大きくな
る欠点がある。
以上、従来技術においては、高速で大規模なシフトレジ
スタを含む論理回路をＬＳＩ化することは問題であった
。
スタを含む論理回路をＬＳＩ化することは問題であった
。
本発明は、入力されたビットシリアルデータを３−
所望ビット数ごとにパラレルデータに変換するシリアル
・パラレル変換回路と、該シリアル・パラレル変換回路
から出力されるパラレルデータの各ビットを各々シフト
させる複数のシフトレジスタと、該複数のシフトレジス
タから出力されるパラレルデータを入力し、それをビッ
トシリアルデータに変換するパラレル・シリアル変換回
路とを基本構成とし、高速動作を保持したまま、消費電
力および占有面積の低減がもたらされるシフトレジスタ
・アレイを提供することにある。
・パラレル変換回路と、該シリアル・パラレル変換回路
から出力されるパラレルデータの各ビットを各々シフト
させる複数のシフトレジスタと、該複数のシフトレジス
タから出力されるパラレルデータを入力し、それをビッ
トシリアルデータに変換するパラレル・シリアル変換回
路とを基本構成とし、高速動作を保持したまま、消費電
力および占有面積の低減がもたらされるシフトレジスタ
・アレイを提供することにある。
第１図は本発明の実施例であって、ｌはＦＦ、２はクロ
ックトライバ、５はデータ入力端子、６はデータ出力端
子、７はクロック入力端子、２１はラッチ回路、２２は
セレクタ、２３はクロック発生回路である。１０１はシ
フトレジスタからなるｍビットのシリアル・パラレル変
換回路、１０２、〜１０２ｍはそれぞれｎ個のラッチ回
路から構成されるシフトレジスタ群、１０３はｍ個のシ
フトレジスタ１０２１〜１０２ｍの出力データを＝４− シリアルデータに変換するパラレル・シリアル変換回路
でシフトレジスタとセレクタからなる。
ックトライバ、５はデータ入力端子、６はデータ出力端
子、７はクロック入力端子、２１はラッチ回路、２２は
セレクタ、２３はクロック発生回路である。１０１はシ
フトレジスタからなるｍビットのシリアル・パラレル変
換回路、１０２、〜１０２ｍはそれぞれｎ個のラッチ回
路から構成されるシフトレジスタ群、１０３はｍ個のシ
フトレジスタ１０２１〜１０２ｍの出力データを＝４− シリアルデータに変換するパラレル・シリアル変換回路
でシフトレジスタとセレクタからなる。
以下、第１図の動作を説明する。クロック入力端子７の
クロック信号Ｃｋに同期してデータ信号り、がデータ入
力端子５より逐次入力され、シリアル・パラレル変換回
路１０１のフリップフロップＦＦＩＩ〜ＦＦ １ｍをシ
フトしていく。データ信号り、がｍ個入力されたとき、
クロック発生回路２３により発生されたＣ、クロックが
立上り（あるいは立下り）、シリアル・パラレル変換回
路１０１のフリップフロップＦＦＩＩ〜ＦＦ１ｍに蓄積
されたｍ個のデータ信号が同時にシフトレジスタ群１０
２．〜１０２ｍの初段ラッチ回路Ｌ１１〜Ｌｍｌに転送
される。ラッチ回路Ｌｌｌのデータ信号は、同様にクロ
ック発生回路２３により発生されるＣ ２１ Ｃ−１１
”’Ｉ ｃ、、、ｌ ”’ｌ ｃｎクロックの立上り（
あるいは立下り）により、ラッチ回路Ｌｌｌとともにシ
フトレジスタ１０２．を構成しているラッチ回路Ｌ１２
〜Ｌｌｎを順次シフトしていく。同様にして、ラッチ回
路Ｌ２１〜Ｌｍｌのデータ信号も、それぞれＬ ２２−
Ｌ ２ ｎ 。
クロック信号Ｃｋに同期してデータ信号り、がデータ入
力端子５より逐次入力され、シリアル・パラレル変換回
路１０１のフリップフロップＦＦＩＩ〜ＦＦ １ｍをシ
フトしていく。データ信号り、がｍ個入力されたとき、
クロック発生回路２３により発生されたＣ、クロックが
立上り（あるいは立下り）、シリアル・パラレル変換回
路１０１のフリップフロップＦＦＩＩ〜ＦＦ１ｍに蓄積
されたｍ個のデータ信号が同時にシフトレジスタ群１０
２．〜１０２ｍの初段ラッチ回路Ｌ１１〜Ｌｍｌに転送
される。ラッチ回路Ｌｌｌのデータ信号は、同様にクロ
ック発生回路２３により発生されるＣ ２１ Ｃ−１１
”’Ｉ ｃ、、、ｌ ”’ｌ ｃｎクロックの立上り（
あるいは立下り）により、ラッチ回路Ｌｌｌとともにシ
フトレジスタ１０２．を構成しているラッチ回路Ｌ１２
〜Ｌｌｎを順次シフトしていく。同様にして、ラッチ回
路Ｌ２１〜Ｌｍｌのデータ信号も、それぞれＬ ２２−
Ｌ ２ ｎ 。
Ｌ３２−Ｌ３ｎ、−Ｌｍ２ Ｌｍｎを順次シフトしてい
く。シフトレジスタ群１０２．〜ｌ Ｏ２ｎ。
く。シフトレジスタ群１０２．〜ｌ Ｏ２ｎ。
の最終段ラッチ回路Ｌｌｎ−Ｌｍｎに転送されたデータ
信号は、クロック発生回路２３のＣ１仙クロツクにより
、フリップフロップＦＦ２１〜ＦＦ２ｍからなるパラレ
ル・シリアル変換回路１０３にセレクタ２２を介して同
時に転送される。Ｃｎ＋、クロックが存在しない時、パ
ラレル・シリアル変換回路１０３のフリップフロップＦ
Ｆ２１〜ＦＦ２ｍはセレクタ２２を介して縦続接続され
てシフトレジスタを構成し、フリップフロップＦＦ２１
− Ｆ Ｆ ２ ｍに転送されたデータ信号は、クロッ
ク信号Ｃｋにより逐次、データ出力端子６からビットシ
リアルに出力される。一方、前記ｍ個のデータ信号に引
き続き新しくデータ入力端子５から入力されたデータ信
号は、ｍ個の旧データ信号が！ Ｃ，クロックによりシ
フトレジスタ群１０２．〜１０２、、、のラッチ回路Ｌ
１２〜Ｌｍ２に移された後に、Ｃ，クロックによってＬ
Ｌｌ〜Ｌｍｌのラッチ回路に転送され、上記と同様の動
作によりデータ出力端子６より出力される。
信号は、クロック発生回路２３のＣ１仙クロツクにより
、フリップフロップＦＦ２１〜ＦＦ２ｍからなるパラレ
ル・シリアル変換回路１０３にセレクタ２２を介して同
時に転送される。Ｃｎ＋、クロックが存在しない時、パ
ラレル・シリアル変換回路１０３のフリップフロップＦ
Ｆ２１〜ＦＦ２ｍはセレクタ２２を介して縦続接続され
てシフトレジスタを構成し、フリップフロップＦＦ２１
− Ｆ Ｆ ２ ｍに転送されたデータ信号は、クロッ
ク信号Ｃｋにより逐次、データ出力端子６からビットシ
リアルに出力される。一方、前記ｍ個のデータ信号に引
き続き新しくデータ入力端子５から入力されたデータ信
号は、ｍ個の旧データ信号が！ Ｃ，クロックによりシ
フトレジスタ群１０２．〜１０２、、、のラッチ回路Ｌ
１２〜Ｌｍ２に移された後に、Ｃ，クロックによってＬ
Ｌｌ〜Ｌｍｌのラッチ回路に転送され、上記と同様の動
作によりデータ出力端子６より出力される。
即ち、シフトレジスタ群１０２１〜］ ０２ ＋ｎでは
、Ｌｌｎ−Ｌｍｎからデータ信号がパラレル・シリアル
変換回路１０３へ出力され、Ｌ１１〜■、ｍｌにｍ個の
データ信号が入力されるまでの間に、Ｌ ｌ ｎ −］
〜Ｌｍｎ−１のデータ信号がＬｌｎ−ＬｍｎにシフトＬ
］、 ］ｎ−２−ｎ−２−のデータ信号がＬ １ ｎ
−１−Ｌｍ ｎ−１にシフトＬｌｉ−Ｌｍｉ のデー
タ信号がＬ ｌ ｉ ＋１−Ｌｍ ｉ ＋１にシフ１−
Ｌｌｌ〜Ｌｍｌ のデータ信号がＴ−１２−Ｌｍｎ２に
シフトをする動作を前後の動作が重複しないように実行
している。
、Ｌｌｎ−Ｌｍｎからデータ信号がパラレル・シリアル
変換回路１０３へ出力され、Ｌ１１〜■、ｍｌにｍ個の
データ信号が入力されるまでの間に、Ｌ ｌ ｎ −］
〜Ｌｍｎ−１のデータ信号がＬｌｎ−ＬｍｎにシフトＬ
］、 ］ｎ−２−ｎ−２−のデータ信号がＬ １ ｎ
−１−Ｌｍ ｎ−１にシフトＬｌｉ−Ｌｍｉ のデー
タ信号がＬ ｌ ｉ ＋１−Ｌｍ ｉ ＋１にシフ１−
Ｌｌｌ〜Ｌｍｌ のデータ信号がＴ−１２−Ｌｍｎ２に
シフトをする動作を前後の動作が重複しないように実行
している。
以上のような動作により、第１図の実施例では（ｍ十ｎ
（ｍ−１）＋１）ビットのシフ１〜レジスタを実現す
ることができる。
（ｍ−１）＋１）ビットのシフ１〜レジスタを実現す
ることができる。
第２図は上記動作を理解しやすくするために示したタイ
ミング図である。Ｃ，、Ｃ，、、・ Ｉ ＣＩｌｌ １
７− ・・・、Ｃ１１はクロック信号Ｃｋがｍ個に１回立上り
（あるいは立下り）、ラッチ回路２１のデータ信号の移
動に寄り・する。またデータ信号を逐次出力方向に移動
させるため、Ｃ，の立上り（あるいは立下り）けＣ，−
、の立上り（あるいけ立下り）の直後に発生するように
クロック発生回路２３が構成されている。
ミング図である。Ｃ，、Ｃ，、、・ Ｉ ＣＩｌｌ １
７− ・・・、Ｃ１１はクロック信号Ｃｋがｍ個に１回立上り
（あるいは立下り）、ラッチ回路２１のデータ信号の移
動に寄り・する。またデータ信号を逐次出力方向に移動
させるため、Ｃ，の立上り（あるいは立下り）けＣ，−
、の立上り（あるいけ立下り）の直後に発生するように
クロック発生回路２３が構成されている。
第１図のラッチ回路２１の具体的構成例を第３図および
第４図に示す。第３図は第６図の右半分の構成と同じ１
である。第４図はダイナミック回路で実現し、た例で、
２４は電源電圧■。Ｄのマージンを保償するためのトラ
ンジスタである。
第４図に示す。第３図は第６図の右半分の構成と同じ１
である。第４図はダイナミック回路で実現し、た例で、
２４は電源電圧■。Ｄのマージンを保償するためのトラ
ンジスタである。
第１図および第２図より明らかなように、シフトレジス
タの大部分を占めるｍＸｎ個のラッチ回路はｍ回に１回
のシフト動作でよいこと、および第１図のラッチ回路２
１は第３図のように実現できるためトランジスタ数を約
１／２に減少できることにより、消費電力を約１／２（
ｍ−１）に低減することが可能となる。例えば、ＣＭＯ
８２μｍルールを用いたとき、動作周波数１４ＭＨｚ。
タの大部分を占めるｍＸｎ個のラッチ回路はｍ回に１回
のシフト動作でよいこと、および第１図のラッチ回路２
１は第３図のように実現できるためトランジスタ数を約
１／２に減少できることにより、消費電力を約１／２（
ｍ−１）に低減することが可能となる。例えば、ＣＭＯ
８２μｍルールを用いたとき、動作周波数１４ＭＨｚ。
８−
電源電圧５■、７２８６ビツトの遅延回路を実現した場
合、ｍ＝７とするとｎ ＝ １２１３となり、消費電力
は１５０ｍｗ、占有面積は約２５ｍｍ’ と大幅な減少
を図ることが可能となる。また、第１図のラッチ回路を
第４図に示すダイナミック回路で実現すると、消費電力
を約］００ｍｗ、占有面積を約１２ｍｌ１１２ に更に
低減することができる。
合、ｍ＝７とするとｎ ＝ １２１３となり、消費電力
は１５０ｍｗ、占有面積は約２５ｍｍ’ と大幅な減少
を図ることが可能となる。また、第１図のラッチ回路を
第４図に示すダイナミック回路で実現すると、消費電力
を約］００ｍｗ、占有面積を約１２ｍｌ１１２ に更に
低減することができる。
なお、第１図はｍ （ｎの場合の実施例であるが、ｍ
＞ ｎでも容易に構成できる。また、ｎが奇数となった
場合データ信号の反転が生ずるが、最終的出力にインバ
ータを１段付加することで容易に対処することができる
。また、（ｍ＋ｎ （ｍ−１）＋１）ビットは任意のシ
フト量を実現できないが、第１図の回路の入出力に適当
なビット数のＤ形ＦＦを付加することにより対処できる
。
＞ ｎでも容易に構成できる。また、ｎが奇数となった
場合データ信号の反転が生ずるが、最終的出力にインバ
ータを１段付加することで容易に対処することができる
。また、（ｍ＋ｎ （ｍ−１）＋１）ビットは任意のシ
フト量を実現できないが、第１図の回路の入出力に適当
なビット数のＤ形ＦＦを付加することにより対処できる
。
以上説明したように１本発明によれば、高速で大規模な
シフトレジスタを低消費電力、小占有面積で実現するこ
とができるため、この種シフトレジスタを有する論理回
路のＬＳＩ化が容易となる利点がある。
シフトレジスタを低消費電力、小占有面積で実現するこ
とができるため、この種シフトレジスタを有する論理回
路のＬＳＩ化が容易となる利点がある。
第１図は本発明の一実施例を示す図、第２図は第１図の
動作を説明するためのタイミング図、第３図および第４
図は第１図に使われるラッチ回路の構成例を示す図、第
５図は従来のシフトレジスタの構成を示す図、第６図は
第５図に使われるＤ形フリップフロップ回銘を示す図で
ある。 ｌ・・・フリップフロップ回路、２・・・クロックトラ
イバ、５・・・データ入力端子、６・・・データ出力端
子、２１・・・ラッチ回路、２２・・・セレクタ、２３
・・・クロック発生回路、 ｌｏｔ・・・シリアル・パラレル変換回路、１０２、〜
１０２ｒ１１・・・シフトレジス５群、１０３・・パラ
レル・シリアル変換回路。
動作を説明するためのタイミング図、第３図および第４
図は第１図に使われるラッチ回路の構成例を示す図、第
５図は従来のシフトレジスタの構成を示す図、第６図は
第５図に使われるＤ形フリップフロップ回銘を示す図で
ある。 ｌ・・・フリップフロップ回路、２・・・クロックトラ
イバ、５・・・データ入力端子、６・・・データ出力端
子、２１・・・ラッチ回路、２２・・・セレクタ、２３
・・・クロック発生回路、 ｌｏｔ・・・シリアル・パラレル変換回路、１０２、〜
１０２ｒ１１・・・シフトレジス５群、１０３・・パラ
レル・シリアル変換回路。
Claims (2)
- （１）入力されたビットシリアルデータをｍビット（ｍ
は２以上の整数）ｍ位にパラレルデータに変換して出力
するシリアル・パラレル変換回路と、前記シリアル・パ
ラレル変換回路から出力されるパラレルデータの各ビッ
トを各々入力してシフトせしめるｍ個のシフトレジスタ
と、前記ｍ個のシフトレジスタから出力されるパラレル
データを入力し、それをビットシリアルデータに変換し
て順次出力するパラレル・シリアル変換回路と、前記ｍ
個のシフトレジスタのシフト動作を制御するクロックを
発生するクロック発生回路を具備してなるシフトレジス
タ・アレイ。 - （２）前記ｍ個のシフトレジスタは、各々その最終段か
らデータがパラレル・シリアル変換回路へ出力され、シ
リアル・パラレル変換回路からのデータが初段へ入力さ
れるまでの間に、それぞれ前段のデータを次段へシフト
せしめ、かつ、その動作を前後の動作が重複しないよう
に実行することを特徴とする特許請求の範囲第１項記載
のシフトレジスタ・アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117641A JPS60263400A (ja) | 1984-06-08 | 1984-06-08 | シフトレジスタ・アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59117641A JPS60263400A (ja) | 1984-06-08 | 1984-06-08 | シフトレジスタ・アレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60263400A true JPS60263400A (ja) | 1985-12-26 |
Family
ID=14716719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59117641A Pending JPS60263400A (ja) | 1984-06-08 | 1984-06-08 | シフトレジスタ・アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60263400A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276193A (ja) * | 1988-09-12 | 1990-03-15 | Toshiba Corp | 半導体メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383440A (en) * | 1976-12-28 | 1978-07-22 | Nippon Telegr & Teleph Corp <Ntt> | Memory unit for information delay |
-
1984
- 1984-06-08 JP JP59117641A patent/JPS60263400A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5383440A (en) * | 1976-12-28 | 1978-07-22 | Nippon Telegr & Teleph Corp <Ntt> | Memory unit for information delay |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0276193A (ja) * | 1988-09-12 | 1990-03-15 | Toshiba Corp | 半導体メモリ |
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