JPH01237989A - Ｆｉｆｏ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＦＩＦＯ回路に関し、特に、その遅延段数が制
御可能で、高速動作ＬＳＩ化に好適なＦＩＦＯ回路に関
する。

〔従来の技術〕

第６図は従来の第１の例を示すブロック図である。

第６図に示すＦＩＦＯ回路は、入力データ６０２をクロ
ック６０１にしたがって順次とり込み、シフトする目的
のデータフリップフロップ６ｏ７゜６０８．６０９，６
１０，６１１，６１２，６１３と、これらの出力のうち
、選択信号６０３，６０４，６０５によって、１つだけ
選択し、出力６０６に出力するマルチプレクサ６１４と
を含んで構成される。

第７図、第８図は、それぞれ第６図の従来回路の動作を
示すタイミングチャートおよび真理値表であシ、以下、
これらをもとに動作を説明する。

第７図のタイミングチャートにおいて、入力データ６０
２は、クロック６０１にしたがって、１クロツクごとに
とシ込まれ、シフトされる。ここで、この動作において
、マルチプレクサ６１４への選択信号６０３，６０４，
６０５が、５ＥＬＯ＝″″１″。

５ＥＬ１＝”Ｏ’、５ＥＬ２＝＠ｌ”となっていると仮
定すると、第８図の真理値表によシ、出力６０６には、
データフリップフロップ６１１の出力が選択され、第７
図のタイミングチャートにように出力される。このよう
に第６図の従来回路は、第８図の真理衣にしたがい、選
択信号６０３，６０４，６０５によシ、その遅延段数が
可変なＦＩＦＯ回路として動作する。

第９図は第２の従来例を示すブロック図である。

第９図に示すＦＩＦＯ回路は、入力データ９０１が入力
ゲート９１２を介してデータ入出力に与えられ、また、
出力用データフリップフロップ９０４のデータ入力にも
接続されたｍピッ）ＸｎワードのＲＡＭ９Ｑ９と、り０
ツク９０３により、ｎの剰余系のアップカウンタとして
動作するカウンタ９０５と、カウンタ９０５の値と、選
択信号９０２で示される遅延量ｄを発生する論理ゲート
９０６の出力との、ｎの剰余系の加算を行なう加算器９
０７と、制御回路９１０からの制御信号によシカウンタ
９０５と加算器９０７とを切替え、ＲＡＭ９０９へのア
ドレスを与えるマルチプレクサ９０８とを含んで構成さ
れる。

第１０図は第９図の従来回路の動作を示すタイミングチ
ャートでアシ、以下、これをもとに動作を説明する。ま
ずＲＡＭ９０９のアドレスは、クロック９０３が＠１＃
の期間中には、マルチプレクサ９０８を介して、加算器
９０７の出力により＝き込みデータ用のアドレスがアク
セスされ、クロック９０３が＠　０′ｌｌの期間中には
、同様にマルチプレクサ９０８を介して、カウンタ９０
５の出力により読み出しデータ用のアドレスがアクセス
される。また、カウンタ９０５はクロック９０３の立上
シエッジによシカラントアップされる。

さらに、制御回路９１０からの制御信号によシ、入力デ
ータ９０１は、クロック９０３が１”の期間中、入力ゲ
ート９１２を介してＲＡＭ９０９のデータ入出力に与え
られ、同時にＲＡＭ９０９には制御回路９１０から書き
込みパルスが与えられる。

最終的な出力データ９０４は、クロック９０３が“０′
″の期間中、ＲＡＭ９０９のデータ入出力から得られる
読み出しデータをデータフリップフロップ９１１によっ
て、クロック９０３の立上シエッジでラッチして得られ
る。

クロック９０３の立上シエッジから、次の立上シエッジ
までを動作の１周期とすれば、上記の説明をまとめると
、以下のようになる。まずＲＡＭ９０９の読み出しデー
タのアドレスから、相対的に＋ｄだけオフセットをもっ
たアドレスに入力データ９０１をクロック９０３が１１
”の期間中に書き込み、次にクロック９０３が＠０＃の
期間中に几ＡＭ９０９から読み出したデータをクロック
９０３０次の立上シエッジでデータフリップフロップ９
１１にラッチし、出力データ９０４を出力し、同時にカ
ウンタ９０５をカウントアツプすることで、次の読み出
しアドレスを＋１する、という一連の動作となる。

以上から明らかなように、あるタイミングで書き込まれ
た入力データ９０１は、ｄ＋ｌクロック後に出力データ
９０４として出力されることになり、第９図の従来回路
も遅延段数が可変なＦＩＦＯ回路として動作する。なお
、カウンタ９０５．加算器９０７がｎの剰余系として動
作するという意味は、カウンタ９０５のアップカウント
結果、または加算器９０７の加算結果がｎ以上となった
場合は、０からｎ−１までのｎの剰余系の値をと９直す
ことを示し、これによ＃）ＲＡＭ９０９の０番地からｎ
−１番地までのアドレスをアクセスすることを意味する
。

〔発明が解決しようとする課題〕

上述した第６図、第９図の従来のＦＩＦＯ回路のうち、
第６図の回路は、回路構成自体は比較的簡素で、しかも
動作スピード自体は、データフリッブフロツプー段あた
シの伝搬遅延時間のみでほぼ決定されるため、高速であ
るがその反面、データのピット幅ｍ１データ遅延最大段
数ｎとすると、ｍビット×ｎワードのデータから１ワー
ドのみ選択して出力する都合上、ＬＳＩ化したとき、そ
の配線およびマルチプレクサ６１４の占有面積が大とな
る欠点がある。

次に第９図の従来回路では、ＲＡＭ９０９のメモリセル
自体は高密度でＬＳＩ化可能であるが、カウンタ９０５
．加算器９０７．マルチプレクサ９０８などの周辺回路
の規模が犬であることと、第１０図のタイミングチャー
トから明らかなように、１クロツク内にＲＡＭ９０９の
書き込み、読み出しを、それぞれアドレスを生成して１
回ずつ実行する必要があるため、高速動作に適さないと
いう欠点がある。

〔課題を解決するだめの手段〕

本発明のＦＩＦＯは、第１および第２のフロラクラ入力
するマスター・スレーブ型のデータフリップフロップｆ
ｍピッ）Ｘｎ段（ｍ、ｎはともに正整数）に配置し、第
１段目のｍとットデータ入力をｍビットの入力端子に接
続し、第２段目以降のｍビットデータ入力を各々前段の
ｍビットデータ出力に接続し、第ｎ段目のｍビットデー
タ出力をｍビットの出力端子に接続し、１段目（ｉは１
からｎまでの正整数のすべてをとる。）のｍ個のデータ
フリップフロップの第１のクロック入力に第１位相のク
ロックと制御回路からのｉ番目の制御信号との０几信号
を接続し、五段目のｍ個のデータフリップ７０ツブの第
２のクロック入力に第２位相のクロックと制御回路から
の１番目の制御信号とのＯＲ信号を接続してなるｍビッ
トＸｎ段のシフトレジスタと、前記ｉ番目の制御信号を
与える制御回路とを含んで構成される。

これによ、９．Ｇｉ＝“１″とした段のデータフリップ
フロップは、第１および第２のクロック入力が同時にア
クティブとなるため、入力データが。

そのまま出力データとして出力されるゲートとして動作
し、Ｑｉ＝”Ｑ″とした段では、通常のデータフリップ
フロップとして動作するので、マルチプレクサを使用す
ることなく任意の遅延段数が得られる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。

第１図に示すＦ　Ｉ　Ｆ　０回路は、マスター・スレー
ブ型データ・フリップフロップをｍピッ）Ｘｎ段（第１
図の例では、ｍ＝４　、　ｎ＝８　）に配置し、第１段
目のデータフリップフロップブロック１０１のデータ入
力をそれぞれ入力データ１，２，３．４に接続し、第２
段目のデータフリップフロップブロック１０２以降のデ
ータ入力は、それぞれ前段のデータ出力と接続し、第ｎ
段目のデータフリップ７０ツブブロツク（第８段目）１
０８のデータ出力を出力データ１１，１２，１３，１４
に接続し、さらに１段目のデータフリップフロップブロ
ックの第１のクロック入力に、第１位相のクロック５と
制御回路１５からのゲート信号Ｑｉ（ｉ＝１〜ｎ）のＯ
Ｒ信号を接続し、第２のクロック入力に第２位相のクロ
ック６とゲート信号ＧｉとのＯＲ信号を接続した構成と
なっている。なお、制御回路１５からのゲート信号Ｇｉ
は制御入カフ、８．９によシ制御される。第２図（ａ）
〜（Ｃ）は第１図のマスター・スレーブ型データフリッ
プフロップの動作説明図である。

第２図（ａ）Ｕマスタースレーブ型データフリップ７０
ツブ２００の内部回路を示すもので、データラッチ２０
１と２０２をカスケードに接続した構成となっている。

第２図（ｂ）はこれらデータラッチ２０１．２０２の動
作を示す真理値表である。この真理値表から明らかなよ
うにデータラッチ２０１．２０２は、それぞれクロック
入力が′１″の期間、データ入力のデータをそのまま出
力し、クロック入力が′０”の期間、ラッチしたデータ
を保持するように動作する。

第２　図（ｃ）ハ、マスター・スレーブ型データフリッ
プフロップ２００の動作を示すタイミングチャートであ
り、第１のクロックＣ１のタイミングで入力データＤを
データラッチ２０１にとり込み、さらに第２のクロック
Ｃ２のタイミングでデータラッチ２０１の出力を出力信
号としてはき出すというマスター・スレーブ型の動作を
行なう。

ここで、通常データフリップ７０ツブとして動作させる
ためには、以上から明らかなように、第１のクロックと
第２のクロックが同時にアクティブにならないようなタ
イミングの制御が必要で、仮シに第１と第２のクロック
が同時にアクティブとなると、いわゆる「データつつぬ
け」という現象、すなわち入力データが、そのまま出力
データとして現われるということが起こる。本発明はこ
のデータクリップフロップの「データつつぬけ現象」を
積極的に利用している。

第１図の制御回路１５からのゲート信号Ｇｌ。

Ｇ２．・・・、Ｇ８は、この「データつつぬけ」を行な
うための各段の制御信号であシ、Ｇｉ＝”ｌ”（ｉ＝１
〜ｎ）とした段のマスター・スレーブ型データフリップ
フロップの第１および第２のクロック入力は、第１位相
クロック５．第２位相クロック６によらず、ともにアク
ティブとなるため、「データつつぬけ」を起こし、次段
には、入力データがそのまま出力きれる。

また、ｏｉ＝＝”０”（ｉ＝ｘ〜ｎ）とした段のマスタ
ー・スレーブ型データフリップフロップの第１のクロッ
ク入力には、第１位相クロック５が０几１０１ａ、１０
２ａ、−，１０８ａのいずれかを介して与えられ、第２
のクロック入力には第２位相クロック６が、ＯＲ１０１
ｂ、１０２ｂ、・・・、　１０８ｂのいずれかを介して
与えられるため、データフリップフロップとして動作す
る。

次に第３図は、本発明の第１図の回路の動作の真理値表
である。ただし、制御回路１５の内部回路は第５図で与
えられているものとする。制御回路１５への制御入カフ
、８．９により、ゲート信号Ｇｌ、Ｇ２．・・・、Ｇ８
は第３図のような論理となり、各データフリップフロッ
プブロック１０１，１０２゜・・・、１０８の状態が決
定し、出力１１，１２，１３゜１４までの遅延段数が任
意に選択できる。

第４図は、第３図の真理値表において、制御入カフ、８
．９を、ＤＩ、Ｑ＝″１”、ＤＬ１＝″”Ｏ’、ＤＬ２
＝１１”となるようにした場合のタイミングチャートで
あシ、遅延段数が５Ｄとなっていることを示している。

ただしＩＤは１段の遅延を表わすものとする。

〔発明の効果〕

以上説明したように、本発明は、マスター・スレーブ型
データフリップフロップの「データっつぬけ」を積極的
に利用することにより、従来回路で不可欠であったマル
チプレクサ、およびこれに各段の出力を接続するための
配線を無くすことが可能となるので、ＬＳＩ化したとき
の占有面積を大幅に削減できる効果がある。

また、動作速度は、データフリップ７０ノブの「データ
つつぬけ」をカスケード接続したときの伝搬遅延時間で
決定されるが、各データフリップフロップブロックの出
力を外部にとシ出す必要がないため、極めて高速の動作
が可能である。

【図面の簡単な説明】

ロッゾの動作説明図、第３図は、第１図の動作を示す真
理値表、第４図は第１図の動作を示す夕・イミングチヤ
ード、第５図は、第１図の制御回路１５の詳細を示す回
路図、第６図は、従来の第１の例を示すブロック図、第
７図は第６図の動作を示すタイミングチャート、第８図
は第６図の動作を示す真理値表、第９図は、従来の第２
の例を示すブロック図、第１０図は第９図の動作を示す
タイミングチャートである。 １〜４・・・入力データ、５，６・・・クロック、７〜
９・・・制御入力％　１１−１４・・・出力データ、１
５・・・制御回路、１０１〜１０８・・・データフリッ
プフロップブロック、２００・・・データフリップ７０
ツブ、２０１．２０２・・・データラッチ、５０１〜５
０３・・・インバータ、１０１ａ、１０１ｂ、１０２ａ
、１０２ｂ、１０３ａ、１０３ｂ、１０４ａ、１０４ｂ
、１０５ａ、１０５ｂ、１０６ａ、１０６ｂ、１０７ａ
、１０７ｂ、１０８ａ、４０８ｂ−−・ＯＲ回路、６０
１・・・クロック、６０２・・・入力データ、６０３〜
６０５・・・選択入力、６０６・・・出力データ、６０
７〜６１３・・・データフリップフロップブロック、６
１４・・・マルチプレクサ、９０１・・・入力データ、
９０２・・・選択入力、９０３・・・クロック、９０４
・・・出力データ、９０５・・・カウンタ、９０６・・
・論理ゲート、９０７・・・加算器、９０８・・・マル
チプレクサ、９０９−ＲＡＭ、　　９１０−・・制御回
路、９１１−・・データ・フリップ・７０ツブ。 代理人　弁理士　　内　原　　　音 １−オー″ −」 ｒ−一−−１ に４　　Ｇ−５にコ

Claims (1)

【特許請求の範囲】
1. 第１および第２のクロックを入力するマスター・スレー
   ブ型のデータフリップフロップをｍビット×ｎ段（ｍ、
   ｎはともに正整数）に配置し、第１段目のｍビットデー
   タ入力をｍビットの入力端子に接続し、第２段目以降の
   ｍビットデータ入力を各々前段のｍビットデータ出力に
   接続し、第ｎ段目のｍビットデータ出力をｍビットの出
   力端子に接続し、ｉ段目（ｉは１からｎまでの正整数の
   すべてをとる。）のｍ個のデータフリップフロップの第
   １のクロック入力に第１位相のクロックと制御回路から
   のｉ番目の制御信号とのＯＲ信号を接続し、ｉ段目のｍ
   個のデータフリップフロップの第２のクロック入力に第
   ２位相のクロックと制御回路からのｉ番目の制御信号と
   のＯＲ信号を接続してなるｍビット×ｎ段のシフトレジ
   スタと、前記ｉ番目の制御信号を与える制御回路とを含
   むことを特徴とするＦＩＦＯ（Ｆｉｒｓｔ　Ｉｎ　Ｆｉ
   ｒｓｔ　Ｏｕｔ）回路。