JPH03105791A - 非同期／同期パイプラインデュアルモードメモリアクセス回路 - Google Patents

非同期／同期パイプラインデュアルモードメモリアクセス回路

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JPH03105791A
JPH03105791A JP2236909A JP23690990A JPH03105791A JP H03105791 A JPH03105791 A JP H03105791A JP 2236909 A JP2236909 A JP 2236909A JP 23690990 A JP23690990 A JP 23690990A JP H03105791 A JPH03105791 A JP H03105791A
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gates
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buffer
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JP2236909A
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Jimmy Fung
ジミー・ファン
Jiu An
ジゥ・アン
David L Campbell
ディビッド・エル・キャンブル
Steven Shyu
スティーブン・シュユ
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Advanced Micro Devices Inc
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0372—Bistable circuits of the master-slave type

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 この発明は一般に高速度ＣＭＯＳパイプラインアーキテ
クチャにおけるデータ記憶アクセス回路に関し、特にそ
のようなアーキテクチャの低い電力を供給される応用と
高い電力を供給される応用との両方での使用のための、
動作の非同期モードと同期モードとの間でバッファを選
択的に切換えるための手段をもつＣＭＯＳパイプライン
バッファを含む方法および装置に関する。
先行技術の説明 たとえばデスクトップビデオグラフィックスシステム、
カラーパレットなどで使用される従来の高速度パイプラ
インメモリアクセス回路は、メモリセル、記憶レジスタ
またはその中で使用される他のデータ記憶装置をアドレ
スするための、デコードされたアドレスをラッチするの
に使用される内部のフリップフロップのゲートを制御す
るために、相補の同期化されたクロックを必要とする。
８０ｍＨｚを超えるクロック速度、すなわち１２ｎ秒未
満の周期を典型的に有するような回路は、クロックが不
能化されている間メモリまたはレジスタアクセスを与え
ないであろう。先行の既知の回路におけるこの制限は一
般的に、低電力印加におけるそれらの使用を避け、特に
外部の装置によるそのような低電力印加においてメモリ
回路の低電力非同期アクセスを特に避けてきた。
発明の概要 前述のことを考慮して、この発明の主な目的は、そうで
なければ従来の高速度ＣＭＯＳパイプラインアーキテク
チャにおいて、バッファの非同期動作と同期動作との間
で選択的に切換わるための手段をもつ高速度ＣＭＯＳパ
イプラインメモリアドレスバッファを含む方法および装
置である。
上に記述されたように、先行技術のパイプラインアーキ
テクチャは内部の装置か、または外部の装置がクロック
動作なしにシステムメモリまたはレジスタに記憶される
データにアクセスすることを可能にしない。
高速度同期メモリアクセスは望ましいが、特にたとえば
バッテリ電力を供給されるラップトップビデオグラフィ
ックスシステム、カラーパレットなどにおいて利用可能
な電力を浪費しないことが重要であるとき、クロックの
ない、より低い速度の非同期メモリアクセスがしばしば
受入れられる。
この発明に従って、回路に結合され、クロックを停止し
、それによって電力を浪費せず、そうでなければ従来の
パイプラインアーキテクチャにおいて非同期メモリアク
セスを可能化するための高速度ＣＭＯＳパイプラインメ
モリアドレスバッファが設けられる。そのように達せら
れた電力の保存は、たとえば上に記述されたように、低
電力応用へのそのようなアーキテクチャの使用を広げる
が、同じ回路が高電力印加と低電力印加との両方で使用
され得るという経済的利点を与える。
パイプラインアーキテクチャで使用される従来のＣＭＯ
Ｓメモリアクセス回路、すなわちメモリアドレスバッフ
ァは、複数個のフリップフロツプ、すなわちマスクおよ
びスレーブを含み、各々はメモリセルまたは他の記憶装
置のアドレス／選択ラインへ結合されメモリアドレスを
バッファ動作するための少なくとも第１のおよび第２の
バスゲートを有する。ゲートの各々はＰチャネルおよび
ＮチャネルＣＭＯＳトランジスタを含む。これまで、ワ
ード／選択ラインでアドレスをラッチするために相補の
クロック信号を用いることにより、これらのゲートを交
互に開き、閉じることは慣例であった。これらのトラン
ジスタのゲートは、クロックがローであるとき、第１の
ゲートが開き、第２のゲートが閉じているような態様で
、相補のクロック信号へ結合される。逆に、クロックが
ハイであるとき、第１のゲートは閉じられ、第２のゲー
トは開かれる。この態様で、アドレスは、バッファの中
のマスクおよびスレープフリップフロップを介して、装
置をアドレス指定するための記憶装置へ転送される。し
かしながら、同時に両方のゲートを開いた状態に保つこ
とによって、クロックが不能化されたときですらメモリ
アクセスが達せられ、したがって必要または機会が起こ
ったときにはいつでも、内部メモリ装置と内部のまたは
外部のデータソースとレシーバとの間で低電力非同期通
信を考慮に入れるということがわかった。
この発明のさらに他の利点は、たった数個の付加的なト
ランジスタが必要なゲート制御信号を与えるのに必要と
され、したがって同じチップが合理的な費用で高電力印
加と低電力印加との両方において使用されるのを可能に
するということである。
この発明の上記のおよび他の目的、特徴、および利点は
添付の図面の次の詳細な説明から明らかとなるであろう
。
この発明の詳細な説明 第１図を参照すると、複数個のバスゲート１、２、３お
よび４および複数個のインバータ５、６、７および８が
、概して１０と示される先行の既知の高速度ＣＭＯＳパ
イプラインフリップフロップ回路において設けられる。
バスゲート１ないし４の各々において文字Ｎにより示さ
れるＮチャネルトランジスタおよび文字Ｐにより示され
るＰチャネルトランジスタが設けられる。たとえば、ゲ
ート１はＮチャネルＣＭＯＳ｝ランジスタＮ１およびＰ
チャネルＣＭＯＳトランジスタＰ１を含む。
データのソースは入力ラインＤによってゲート１に結合
される。ゲート１の出力はインバータ５および６によっ
てゲート２へ結合される。ゲート２の出力は、インバー
タ７を介して出力ラインＱＦへ、もう１つのインバータ
８を介して出力ラインＱへ結合される。出力ラインＱは
入力ラインＤへ印加されるデータ信号に対応する出力信
号Ｑを与える。出力ラインＱＦはそれの補数を与える。
ゲート３はインバータ５および６をわたり結合される。
ゲート４はインバータ７および８をわたり結合される。
すべてのゲートは、真のおよび補の信号ソースにより与
えられる制御ラインＣＫおよびＣＫＦに印加される相補
の制御信号ＣＫおよびＣＫＦにより制御される。
動作において、インバータ５および６およびバスゲート
３は第１のフリップフロップ、すなわちマスクを含み、
インバータ７および８およびバスゲート４は第２のフリ
ップフロツプ、すなわちスレーブを含む。説明のために
、クロック信号ＣＫがローであるとき、ゲート１および
４は開かれ、かつゲート２および３は閉じられるであろ
う。ゲート１および４が開いた状態で、出力Ｑはスレー
ブフリップフロップにおいてインバータ７および８によ
ってラッチされ、Ｄ入力に印加される新しいデータはイ
ンバータ５および６へ送られる。信号ＣＫがハイになり
、補の信号ＣＫＦがローになるとき、ゲート１およびゲ
ート４は閉じられ、ゲート２およびゲート３は開かれる
。ゲート２および３が開いているとき、インバータ６の
出力の信号は、ゲート３を介してマスクでラッチされる
。
同時に、インバータ６の出力は、それぞれインバータ８
およびインバータ７の出力における真のおよび補の出力
ＱおよびＱＦに送られる。このプロセスは、相補の制御
信号ＧＫおよびＣＫＦにおける各変化について反復され
、真のおよび補の出力ＱおよびＱＦはそれらのクロック
信号と同期化される。
この発明に従って、相補の制御信号ＣＫおよびＣＫＦを
非相補の制御信号、すなわちハイか、またはローの同じ
論理レベルを有する制御信号へ切換えることにより、ゲ
ート１ないし４の各々は順方向にバイアスされたそれら
のＮまたはＰチャネルトランジスタの少なくともｔつを
有するであろうし、ゲート１ないし４はそれらの開いた
状態へ同時に強制される。たとえば、ＣＫとＣＫＦとの
両方がハイの状態で、ゲート１ないし４の中のＮチャネ
ルトランジスタＮ１ないしＮ４は順方向にバイアスされ
る。逆に、ＣＫおよびＣＫＦがローであるとき、ゲート
エないし４の中のＰチャネルトランジスタＰ１ないしＰ
４は順方向にバイアスされる。いずれにしても、回路１
０は、回路のＤ入カへ印加されるデータ、すなわちＤ人
カへ印加されるデータに透過的に見え、それの補数はＣ
ＫおよびＣＫＦのための上記の状態のいずれかの下で、
それぞれＱおよびＱＦ出力に現われる。
第２図を参照すると、この発明に従って、一般に２０と
して示されるメモリアドレスバツファが設けられる。バ
ッファ２０において、ＰおよびＮチャネルトランジスタ
Ｐ２１、Ｎ２１を含む第１のバスゲート２１、Ｐチャネ
ルトランジスタＰ２２およびＮチャネルトランジスタＮ
２２を含む第２のゲート２２、第１のフリップフロップ
、マスクを含む複数個のインバータ２３および２４、お
よび第２のフリップフロップ、スレーブを含む複数個の
トランジスタ２５および２６が設けられる。
スレープフリップフロツプの出力はインバータ２７に結
合される。バッファ２０は、アドレス／ワードラインデ
コーダ２８とメモリセル２９のワードラインとの間に結
合されるように図示される。
明らかに、いずれものメモリにおいて、メモリの中のメ
モリセルの各々のための複数個の回路２０があるであろ
う。
ゲート２１および２２の動作は、制御信号ＣＫおよびＣ
ＫＺの論理レベルにより制御される。下文にさらに記述
されるであろうように、ＣＫおよびＣＫＺが相補である
とき、ゲート２１および２２の一方は開き、ゲート２１
および２２の他方は閉じ、ゲート２１へのデータ入力は
相補の信号のレベルにおける変化と同期して、インバー
タ２３、２４およびインバータ２５、２６により形成さ
れるラッチング回路にラッチされる。
第３図を参照すると、この発明に従って、一般に３０と
して示される、制御回路ＣＫおよびＣＫ２を発生するた
めの制御回路が設けられる。制御回路３０において、イ
ンバータ３１、ＡＮＤゲート３２、インバータ３３、お
よびＮＯＲゲート３４が設けられる。インバータ３１の
入力はクロック信号ＣＬＫのソースに結合される。イン
バータ３１の出力はＡＮＤゲート３２の一方の入力へ結
合される。ＡＮＤゲート３２の第２の入力は可能化信号
ＥＮのソースへ結合される。可能化信号ＥＮのソースは
またインバータ３３の入力へ結合される。ＡＮＤゲート
３２およびインバータ３３の出力は、ＮＯＲゲート３４
の第１のおよび第２の入力へ結合される。ＮＯＲゲート
３４の出力は制御信号ＣＫを与える。ＡＮＤゲート３２
の出力は制御信号ＣＫＺを与える。
動作において、バッファ２０は、可能化信号ＥＮを制御
することにより、動作の同期モードと非同期モードとの
間で切換えられ得る。可能化信号ＥＮがハイであるとき
、インバータ３３の出力は口−であり、ＮＯＲゲート３
４がそれの他方の入力に印加される信号の補数を与える
のを可能にする。インバータ３１の入力へ印加されるク
ロック信号ＣＬＫがハイであるとき、ＡＮＤゲート３２
の出力はローであり、ロー出力ＣＫＺおよびハイ出力Ｃ
Ｋを与える。逆に、インバータ３１の入力へ印加される
クロック信号ＣＬＫがローであるとき、ＡＮＤゲート３
２の出力はハイであり、ハイ出力制御信号ＣＫＺおよび
ロー出力制御信号ＣＫを与える。したがって、ＥＮがハ
イであるとき、出力制御信号ＣＫおよびＣＫＺは相補の
クロック信号であり、第２図の回路２０のゲート２１お
よび２２に印加されるとき、バッファ２０の同期制御、
すなわちゲート２１および２２の同期制御を与えるとい
うことが理解されるであろう。
バッファ２０を非同期動作に切換えるために、可能化信
号ＥＮはローに駆動される。ＥＮがローの状態で、イン
バータ３３の出力はハイであり、ＮＯＲゲート３４を不
能化し、それの第２の入力の論理レベルにかかわらず、
それの出力がローにとどまるようにする。同様に、可能
化信号ＥＮがローの状態で、ＡＮＤゲート３２は不能化
され、それの出力にローレベルを与え、可能化信号ＥＮ
がローであるとき、制御信号ＣＫおよびＣＫＺは同時に
ローである。これらの状況の下で、Ｐチャネルトランジ
スタＰ２１およびＰ２２は順方向にバイアスされ、メモ
リセル２９ヘワードラインデコーダ２８により与えられ
るアドレスデータヘバッファ２０を透過的にする。
第４図を参照すると、■対のインバータ４１および４２
が、それぞれそれの出力を反転するために、ＡＮＤゲー
ト３２およびＮＯＲゲート３４の出力に与えられること
を除いて、第３図の制御回路３０と同じである、一般的
に４０として示される制御回路が、この発明のもうｌつ
の実施例において図示される。ＡＮＤゲート３２および
ＮＯＲゲート３４の出力を反転することにより、可能化
信号ＥＮがローであるとき、制御信号ＣＫおよびＣＫＺ
はハイに強制される。制御信号ＣＫおよびＣＫＺがハイ
に強制されるとき、第２図のバッファ２０のゲート２１
および２２のＮチャネルトランジスタＮ２１およびＮ２
２は、Ｐチャネルトランジスタ２１および２２の代わり
に順方向にバイアスされる。以前のように、これらの状
況の下で、バッファはワードラインデコーダ２８からメ
モリセル２９へ転送されているデータに対して透過的に
される。
この発明の好ましい実施例が上に記述されたが、この発
明の精神および範囲から逸脱することなく、種々の修正
がそれになされ得るということが企図される。たとえば
、論理回路の種々の配置が、ここに記述された動作のデ
ュアルモードに必要な信号ＣＫおよびＣＫＺを与えるの
に使用されてもよい。したがって、記述された実施例は
この発明の図解としてのみ考えられること、およびそれ
の範囲はそれに制限されるべきではなく、下文に与えら
れる請求項への言及により決められるということが意図
される。
【図面の簡単な説明】
第１図は１対の相互接続された先行の既知の高速度ＣＭ
ＯＳパイプラインフリップフロツプのブロック図である
。 第２図はこの発明に従うメモリアドレスバッファである
。 第３図はこの発明に従う第２図の装置を動作するための
制御回路である。 第４図はこの発明に従う第２図の装置を動作するための
代替の制御回路である。 図において１はバスゲートであり、１０は先行の既知の
高速度ＣＭＯＳパイプラインフリップフロツプ回路であ
り、２０はメモリアドレスバッファであり、２１は第１
のバスゲートであり、２２は第２のゲートであり、２９
はメモリセルであり、３０は制御回路である。 ＦＩＧ．　　ｉ

Claims (12)

    【特許請求の範囲】
  1. （１）アドレスデコーダとデータ記憶装置との間にメモ
    リアドレスをバッファ動作するためのメモリアドレスバ
    ッファを有するパイプラインメモリアクセス回路におい
    て、前記バッファは第１のおよび第２のバスゲートを有
    し、前記バスゲートの各々は１対の相補形ＣＭＯＳトラ
    ンジスタを有し、動作の非同期モードと同期モードとの
    間で前記バッファを選択的に切換えるための装置が、前
    記バッファが動作のそれの同期モードにあるとき、前記
    第１のおよび前記第２のバスゲートを交互に開き閉じる
    ための第１の手段と、 前記バッファが動作のそれの非同期モードにあるとき、
    前記バスゲートの両方を同時に開くための第２の手段と
    を含む装置。
  2. （２）前記第１の手段が前記バスゲートの各々の中の前
    記トランジスタの各対のゲートにゲートの前記対の一方
    においてトランジスタを順方向にバイアスするための相
    補のクロック信号を与えるための手段を含み、かつ前記
    第２の手段は前記バスゲートの各々の中の前記トランジ
    スタの各対のゲートに予め定められた論理レベルを有し
    、前記対の各々の中の前記トランジスタの少なくとも１
    つを同時に順方向にバイアスするための制御信号を同時
    に与えるための手段を含む、請求項１に記載の装置。
  3. （３）前記第１のおよび前記第２の手段が、クロック信
    号および第１のおよび第２の論理レベルを有する可能化
    信号に応答し、前記可能化信号がそれの第１の論理レベ
    ルにあるとき前記相補のクロック信号を与えるための、
    かつ前記可能化信号がそれの第２の論理レベルにあると
    き前記予め定められた論理レベルを有する前記制御信号
    を与えるための手段を含む、請求項２に記載の装置。
  4. （４）前記制御信号の前記予め定められた論理レベルは
    論理ハイレベルか、または論理ローレベルである、請求
    項３に記載の装置。
  5. （５）前記第１のおよび前記第２の手段は、クロック信
    号のソースに結合される第１のインバータと、 前記第１のインバータの出力に結合された第１の入力お
    よび前記可能化信号のソースに結合された第２の入力を
    有するＡＮＤゲートと、 前記可能化信号の前記ソースに結合された第２のインバ
    ータと、 前記ＡＮＤゲートの出力に結合された第１の入力および
    前記第２のインバータの出力に結合された第２の入力を
    有するＮＯＲゲートとを含み、前記可能化信号がそれの
    第１の論理レベルにあるとき、前記ＡＮＤゲートはそれ
    の前記出力に前記相補のクロック信号の第１のものを与
    えかつ前記ＮＯＲゲートはそれの出力に前記相補のクロ
    ック信号の第２のものを与え、かつ前記可能化信号がそ
    れの第２の論理レベルにあるとき前記ＡＮＤゲートと前
    記ＮＯＲゲートとの両方はそれの前記出力に前記予め定
    められた論理レベルを有する前記制御信号を与える、請
    求項３に記載の装置。
  6. （６）前記ＡＮＤゲートおよび前記ＮＯＲゲートの出力
    に結合され、前記ゲートの出力を反転するためのインバ
    ータを含む、請求項５に記載の装置。
  7. （７）アドレスデコーダとデータ記憶装置との間でメモ
    リアドレスをバッファ動作するためのメモリアドレスバ
    ッファを有するパイプラインメモリアクセス回路におい
    て、前記バッファは第１のおよび第２のバスゲートを有
    し、前記バスゲートの各々は１対の相補形ＣＭＯＳトラ
    ンジスタを有し、動作の非同期モードと同期モードとの
    間で前記バッファを選択的に切換えるための方法であっ
    て、 前記バッファが動作のそれの同期モードにあるとき前記
    第１のおよび前記第２のバスゲートを交互に開き閉じる
    ステップと、 前記バッファが動作のそれの非同期モードにあるとき、
    前記バスゲートの両方を同時に開くステップとを含む方
    法。
  8. （８）前記バスゲートを交互に開き閉じる前記ステップ
    が前記バスゲートの各々の中の前記トランジスタの各対
    のゲートにゲートの前記対の一方の中のトランジスタを
    順方向にバイアスしゲートの前記対の他方の中のトラン
    ジスタを逆方向にバイアスするための相補のクロック信
    号を与えるステップを含み、かつ前記バスゲートの両方
    を同時に開く前記ステップが前記バスゲートの各々の中
    の前記トランジスタの各対のゲートに予め定められた論
    理レベルを有し前記対の各々の中の前記トランジスタの
    少なくとも１つを同時に順方向にバイアスするための制
    御信号を同時に与えるステップを含む、請求項７に記載
    の方法。
  9. （９）前記相補のクロック信号を与える前記ステップお
    よび前記制御信号を与える前記ステップが、クロック信
    号および第１のおよび第２の論理レベルを有する可能化
    信号に応答して前記可能化信号がそれの第１の論理レベ
    ルにあるとき前記相補のクロック信号を与えるステップ
    と、前記可能化信号がそれの第２の論理レベルにあると
    き前記予め定められた論理レベルを有する前記制御信号
    を与えるステップとを含む、請求項８に記載の方法。
  10. （１０）前記制御信号の前記予め定められた論理レベル
    は論理ハイレベルか、または論理ローレベルである、請
    求項９に記載の方法。
  11. （１１）前記相補のクロック信号を与える前記ステップ
    および前記制御信号を与える前記ステップが、 クロック信号のソースに結合された第１のインバータを
    設けるステップと、 前記第１のインバータの出力に結合される第１の入力お
    よび前記可能化信号のソースに結合された第２の入力を
    有するＡＮＤゲートを設けるステップと、 前記可能化信号の前記ソースに結合された第２のインバ
    ータを設けるステップと、 前記ＡＮＤゲートの出力に結合された第１の入力と、前
    記第２のインバータの出力に結合された第２の入力とを
    有するＮＯＲゲートを設けるステップとを含み、前記可
    能化信号がそれの第１の論理レベルにあるとき前記ＡＮ
    Ｄゲートはそれの前記出力に前記相補のクロック信号の
    第１のものを与えかつ前記ＮＯＲゲートはそれの出力に
    前記相補のクロック信号の第２のものを与え、かつ前記
    ＡＮＤゲートおよび前記ＮＯＲゲートの両方は前記可能
    化信号がそれの第２の論理レベルにあるとき前記予め定
    められた論理レベルを有する前記制御信号をそれの前記
    出力に与える、請求項９に記載の方法。
  12. （１２）前記ＡＮＤゲートおよび前記ＮＯＲゲートの出
    力に結合され、前記ゲートの出力を反転するためのイン
    バータを設けるステップを含む、請求項１１に記載の方
    法。
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US407,403 1989-09-13

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