KR0154757B1 - 래치형 데이타 저장기를 갖는 반도체 메모리 장치 - Google Patents

Abstract

래치 형태의 데이타 저장기로 구성된 데이타 래치 구조의 레이 아웃의 크기를 최적의 상태로 감소 할 수 있도록 하는 구조를 갖는 데이타 래치를 갖는 반도체 메모리 장치에 관한 것이다. 상기의 래치형 데이타 저장기는 입력되는 데이타를 래치하는 래치와, 데이타 입력노드와 상기 래치의 입력노드의 사이에 접속되며 입력제어신호에 응답하여 상기 데이타 입력노드로부터의 데이타를 상기 래치로 전송하는 데이타 입력 제어수단과, 데이타 출력 전송제어신호에 응답하여 상기 래치된 데이타를 데이타 출력노드로 전송하는 단일의 모오스 트랜지스터와, 상기 데이타 출력 전송제어신호의 제1논리의 상태를 검출하여 프리차아지신호를 발생하는 제어펄스 발생수단과, 상기 프리차아지 신호의 입력에 응답하여 상기 데이타 출력노드의 레벨을 전원전압의 레벨로 프리차아지 하는 프리차아지수단으로 구성된다.

Description

래치형 데이타 저장기를 갖는 반도체 메모리 장치

제1도는 종래의 반도체 메모리 장치의 래치형 데이타 저장기.

제2도는 종래의 데이타 래치 구조를 나타내는 블록도.

제3도는 본 발명에 따른 반도체 메모리의 래치형 데이타 저장기.

제4도는 본 발명에 따른 데이타 래치 구조를 나타내는 블록도.

제5도는 제4도에 도시된 펄스 발생기의 상세도.

제6도는 제5도의 동작에 따른 데이타 출력 타이밍이다.

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 래치 형태의 데이타 저장기로 구성된 데이타 래치 구조의 레이 아웃의 크기를 최적의 상태로 감소 할 수 있도록 하는 구조를 갖는 데이타 래치를 갖는 반도체 메모리 장치에 관한 것이다.

래치의 회로는 임의의 데이타를 저장하는 구성으로서 전기·전자 기술분야에서 폭 넓게 이용되고 있으며, 특히 반도체 메모리 장치에서는 내부에 임의의 데이타를 저장하기 위하여 사용되는 수단중의 하나이다. 통상 반도체 메모리 장치의 기술분야에서 사용되는 래치의 구조는 데이타 입출력 노드의 사이에 두 개의 인버터를 환형으로 접속하여 구성하는 것이 일반적이다. 즉, 두 개의 인버터의 입출력 노드를 데이타 입출력 노드를 중심으로 링의 형태로 접속한 것이며, 데이타 입출력 노드에는 데이타의 입력과 출력을 제어하기 위한 시모오스 전송게이트(CMOS Transfer Gate)가 각각 접속되는 것이 일반적 예이며, 이는 제1도에 도시된 바와 같다.

제1도는 종래의 반도체 메모리 장치의 래치형 데이타 저장기 50의 회로도이다. 참조번호 10은 래치로서, 두 개의 인버터 12, 14의 입출력 노드가 내부의 노드 N1, N2를 중심으로 서로 맞물려서 내부노드 N1,N2의 데이타를 래치하도록 구성되어 있다. 데이타를 입력하는 데이타 입력노드 DIN와 상기 래치 10의 노드 N1의 사이에는 제1전송게이트 16가 접속되며, 데이타 출력노드 DOUT와 상기 노드 N2의 사이에는 제2전송게이트 18가 접속되어 있다. 상기 제1, 제2전송게이트 16, 18들 각각은 이미 잘 알려진 바와 같이 엔모오스 트랜지스터와 피모오스 트랜지스터가 한쌍으로 결합되어 구성되는 것으로서 엔모오스 트랜지스터의 게이트와 피모오스 트랜지스터의 게이트의 각각에 하이와 로우의 제어신호가 공급될 때 턴온스위칭되어 신호를 전송하도록 되어 있는 스위칭 소자이다. 상기 제1, 제2전송 게이트 16, 18들 각각은 항레벨의 데이타 입력 전송제어신호(TIN : Transfer in)와 데이타 출력 전송제어신호(TOT : Transfer out)의 입력에 응답하여 각각 스위칭되며, 각각의 피모오스 트랜지스터의 게이트에 접속된 인버터 20, 22는 각각의 전송제어신호를 반전한다.

상기 제1도와 같은 구성에서 데이타의 기록동작은 데이타 입력 전송제어신호 TIN의 활성화에 의해 개시된다. 즉, 데이타 입력 전송제어신호 TIN이 하이레벨로 천이된 상태에서 데이타 입력노드 DIN으로 유효한 데이타가 입력되면, 상기 데이타 입력노드 DIN상의 데이타는 두 개의 인버터 12, 14로 구성된 래치 10에 저장된다. 예를 들어, 입력된 데이타가 하이레벨인 경우 래치10의 내부 노드 N1은 하이의 상태를 유지하고 내부 노드 N2는 로우의 상태로 유지된다. 따라서, 상기 래치 10은 입력되는 데이타의 논리의 상태에 따라 래치된 레벨의 상태가 바뀐다. 래치된 데이타의 독출은 데이타 출력 전송제어신호 TOT가 하이로 활성화시에 개시된다. 상기 데이타 출력 전송제어신호 TOT가 하이의 레벨로 천이되면 이는 제2전송게이트 18의 엔모오스 트랜지스터에 인가됨과 동시에 인버터22에 의해 로우의 신호가 제2전송게이트 18의 피모오스 트랜지스터에 됨으로써 래치 10내의 노드 N2에 래치된 데이타가 데이타 출력노드 DOUT로 전송된다. 여기서, 데이타 입력노드 DIN과 출력노드 DOUT에 전송게이트를 사용한 이유는 전송게이트내의 엔모오스 트랜지스터의 문턱전압의 전압강하를 피모오스 트랜지스터가 보상하기 위함이다. 즉, 래치 10에 저장된 데이타가 하이레벨의 데이타인 경우, 제2전송게이트 18내의 엔모오스 트랜지스터로 전달될 때 발생되는 엔모오스 트랜지스터의 문턱전압 Vtn의 전압 강하를 피모오스 트랜지스터의 동작으로 보상하고, 반대의 경우에도 같은 방법을 통하여 데이타의 손실없이 래치 10을 출력노드 DOUT로 전송하기 위함이다.

그러나, 제1도와 같이 구성된 종래의 반도체 메모리 장치의 래치형 데이타 저장기 50는 데이타 출력노드에 엔모오스 트랜지스터와 피모오스 트랜지스터로 구성된 전송게이트와 전송게이트를 제어하기 위한 인버터를 구비함으로써 레이아웃의 사이즈에서 상당히 많은 면적을 차지하는 문제점이 발생된다. 특히 그래픽메모리에서 사용되는 프레임 버퍼용의 반도체 메모리 장치에서는 래치의 수가 약 64,000정도의 개수를 필요로 하는데 이렇게 되는 경우 집적도가 낮게 되는 문제를 야기시킨다. 이와 같은 문제점은 하기 제2도의 회로를 살피면 보다 명확하여 질 것이다.

제2도는 종래의 데이타 래치구조를 나타내는 블록도로서, 도면중 50는 제1도에 도시된 래치형 데이타 저장기들이다. 제2도는, i(여기서 i는 자연수)개의 데이타 입력노드 DIN과 j(여기서 j는 자연수)개의 데이타 출력노드 DOUT를 구현시 패치형 데이타 저장기 50들의 연결관계를 도시한 것이다. 따라서, i개의 데이타 입력노드 DIN과 j개의 데이타 출력노드가 접속되는 경우 j개의 출력노드 DOUT에 접속된 데이타 저장기 50의 전송게이트의 개수와 인버터의 개수는 j × i의 개수를 가짐으로써 집적화 효율이 떨어지며 레이아웃의 설계에도 악영향을 미치게 된다.

따라서, 본 발명의 목적은 래치의 구조로서 데이타를 저장하는 반도체 메모리 장치의 레이아웃을 최소화하는 반도체 메모리 장치의 래치형 데이타 저장기를 제공함에 있다.

본 발명의 다른 목적은 래치형 데이타 저장기의 출력을 단일의 트랜지스터의 구성으로서 출력노드로 전송하고, 상기 트랜지스터의 전압강하를 보상하는 래치형 데이타 저장기의 구조를 제공함에 있다.

본 발명의 또 다른 목적은 데이타 출력 전송제어신호에 응답하여 래치형 데이타 저장기로부터 출력되는 데이타의 레벨을 보상하는 회로를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명은 래치형 데이타 저장기를 갖는 반도체 메모리 장치에 있어서, 입력되는 데이타를 래치하는 래치와, 데이타 입력노드와 상기 래치의 입력노드의 사이에 접속되며 입력제어신호에 응답하여 상기 데이타 입력노드로부터의 데이타를 상기 래치로 전송하는 데이타 입력 제어수단과, 데이타 출력 전송제어신호에 응답하여 상기 래치된 데이타를 데이타 출력노드로 전송하는 단일의 모오스 트랜지스터와, 상기 데이타 출력 전송제어신호의 인에이블 상태에서 디스에이블 상태로의 천이 상태를 검출하여 소정의 펄스 신호를 발생하는 펄스 발생수단과, 상기 펄스신호의 입력에 응답하여 상기 데이타 출력노드의 레벨을 전원전압의 레벨로 프리차아지 하는 프리차아지수단으로 구성함을 특징으로 한다.

이하 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다. 본 발명의 실시예에 관한 도면에서 전술한 도면상의 구성요소와 실질적으로 동일한 구성과 기능을 가진 것들에는 그것들과 동일한 참조부호를 사용할 것이다.

제3도는 본 발명에 따른 반도체 메모리의 래치형 데이타 저장기의 상세도로서, 이는 전술한 제1도에 도시된 래치 10의 노드 N2와 데이타 입력노드 DOUT의 사이에 데이타 출력 전송제어신호 TOT의 입력에 응답 스위칭하여 상기 래치 10에 저장된 데이타를 억세스하는 단일의 엔모오스 트랜지스터 24와 상기 데이타 출력 전송제어신호 TOT의 인에이블 상태에서 디스에이블 상태로의 천이 상태를 검출하여 소정의 펄스신호를 발생하는 펄스발생회로 26와, 상기 펄스신호의 입력에 응답하여 상기 데이타 출력노드의 레벨을 전원전압의 레벨로 프리차아지 하는 피모오스 트랜지스터 28로 구성된다.

상기 제3도와 같이 구성된 래치형 데이타 저장기의 데이타 기록동작, 즉, 데이타의 래치동작은 제1도와 동일하며, 래치 10에 래치된 데이타는 하기와 같은 동작에 의해 데이타 레벨의 손실 없이 데이타 출력노드 DOUT로 전송된다.

지금, 래치 10의 노드 N2에 드레인이 접속된 엔모오스 트랜지스터 24의 게이트로 논리 하이상태의 데이타 출력 전송제어신호 TOT가 입력되면 상기 엔모오스 트랜지스터 24가 턴온된다. 이때, 래치 10내의 노드 N1,N2로 각각 논리 로우와 하이의 데이타가 저장되어 있는 상태라 가정하면, 상기 엔모오스 트랜지스터 24의 소오스로는 SDL-Vtn[여기서, SDL은 래치 10의 노드 N2에 저장된 데이타의 레벨이며, Vtn은 상기 엔모오스 트랜지스터 24의 문턱전압임)의 레벨을 갖는 데이타가 출력된다.

한편, 펄스발생기 26는 상기 데이타 출력 전송제어신호 TOT의 레벨 천이를 검출하여 소정의 펄스를 발생시키고, 상기 소정의 펄스신호는 데이타 출력라인에 접속된 피모오스 트랜지스터 28의 게이트로 공급한다. 예를 들면, 상기 데이타 출력 전송제어신호 TOT의 레벨이 논리 하이의 인에이블 상태에서 로우의 디스에이블의 상태로 천이시에 이를 검출하여 소정기간동안 로우의 레벨을 갖는 펄스를 발생한다. 이때, 상기 피모오스 트랜지스터 28은 상기 로우레벨의 펄스에 의해 턴온되어 데이타의 출력패스가 전원 레벨의 하이의 레벨로 프리차아지 되어 진다. 즉, 래치 10에 저장된 데이타가 하이인 경우에 출력노드에 접속된 엔모오스 트랜지스터 24에 의해서 Vtn만큼의 전압강하가 발생되더라고, 데이타패스가 전원레벨 하이의 레벨로 프리차아지 되어 있기 때문에 데이타의 손실없이 데이타 출력노드 DOUT로의 데이타전송이 가능하여 진다.

제4도는 본 발명에 따른 데이타 래치 구조를 나타내는 블록도로서, i개의 데이타 입력노드 DIN과 j개의 데이타 입력노드 DOUT를 구현시 래치 50들의 연결관계를 도시한 것이다. 제4도에서 참조번호 50는 제4도에 도시된 구성요소중, 펄스발생기 26, 피모오스 트랜지스터 28가 제외된 래치형 데이타 저장기들의 구성이다. 즉, 제4도는 데이타 입력노드 DOUT에 접속된 하나의 피모오스 트랜지스터 28로서 다수의 래치형 데이타 저장기 50들의 출력을 제어하는 구성임을 알 수 있다. 따라서, 종래의 기술적 구성과 비교하면, 하나의 래치형 데이타 저장기당 하나의 피모오스 트랜지스터와 인버터의 구성요소를 감소시킬 수 있어 레이아웃의 이용효율을 극대화할 수 있게된다. 이때, 상기 구성요소들의 감소에 상대적으로 증가되는 구성요소는 데이타 출력노드 DOUT에 접속된 프리차아지 피모오스 트랜지스터들인데, 이는 래치형 데이타 저장기의 개수보다 매우 적은 개수이어서 레이아웃의 증가가 커다란 영향을 미치지 않는다.

제5도는 제3도 및 제4도에 도시된 펄스 발생기의 상세도이다. 상기 펄스 발생기 26는 입력노드로 논리 하이의 상태로 입력되는 데이타 출력 전송제어신호 TOTi를 입력하여 반전 지연하는 인버터 체인 IC과, 상기 인버터 체인 IC의 반전 지연출력과 상기 데이타 출력 전송제어신호 TOTi를 부논리곱하여 상기 인버터 체인 IC의 지연시간 동안 하이상태의 원쇼펄스를 발생하는 낸드게이트 30 및 상기 낸드 게이트 30의 출력을 반전하여 프리차아지용 피모오스 트랜지스터 28을 구동하는 인버터 32로 구성된다.

제6도의 제5도의 동작에 따른 데이타 출력 타이밍도이다.

제5도의 구성 및 제6도의 타이밍도를 참조하여 제4도의 동작을 설명하면 하기와 같다. 본 발명의 실시예를 설명하는데 있어, 래치형 데이타 저장기에 데이타를 기록하는 동작은 제1도에서 설명한바와같다.

지금, 제6도에 도시되어진 바와 같이 반도체 메모리 장치를 동작시키기 위한 마스터 클럭 MC이 로우의 레벨로 활성화되면, 소망하는 동작을 실행할 수 있게 제어된다. 만약, 상기 마스터 클럭 MC가 하이의 상태로 비활성화되면 반도체 메모리 장치는 프리차아지라는 동작이 일어난다. 이렇게 마스터 클럭 MC에 의해 반도체 메모리 장치의 동작이 활성화되거나 프리차아지 동작이 실해되는 것은 거의 모든 반도체 메모리 장치의 동작에서 공지되어 있다.

제4도의 각 래치형 데이타 저장기 502의 데이타 출력은 전술한 바와 같이 데이타 출력 전송제어신호 TOT의 활성화에 의해 개시된다. 상기 데이타 출력 전송제어신호 TOT는 마스터 클럭 MC이 로우로 활성화될 때 논리 하이로 천이되어 유지되며 상기 마스터 클럭 MC이 하이로 비활성화되면, 로우로 디스에이블된다. 상기와 같이 데이타 출력 전송제어신호 TOTi가 하이로 되면, 해당 래치형 데이타 저장기 502는 내부에 저장된 데이타를 엔모오스 트랜지스터 24를 통하여 데이타 출력노드 DOUTj로 전송된다.

한편, 제5도와 같이 구성된 펄스 발생기 26는 상기 데이타 출력 전송제어신호 TOT의 로우레벨의 천이를 검출하여 제6도와 같은 프리차아지 펄스를 제4도의 각 데이타 출력라인에 접속된 피모오스 트랜지스터 28의 게이트로 공급한다. 이때, 상기 피모오스 트랜지스터 28는 상기 프리차아지 신호에 의해 턴온되므로써 데이타 출력노드 DOUTj의 전위레벨은 전원전압의 레벨로 프리차아지된다. 따라서 상기 선택된 래치형 데이타 저장기 50에 저장된 하이인 경우 상기 데이타 출력 노드 DOUTj로는 데이타 레벨의 손실없이 논리 하이로 출력된다. 만약, 저장된 데이타의 레벨이 로우인 경우에는 엔모오스 트랜지스터 24에 의해 문턱전압 강하 없이 바로 출력된다.

상술한 바와 같이 본 발명은 래치 구조의 데이타 저장기에서, CMOS전송게이트의 구성을 단일의 모오스트랜지스터로 변경하고, 데이타 출력라인을 데이타 출력시기에 프리차아지 함으로써 래치의 증가에 따른 레이아웃의 증가를 최소화할 수 있다.

Claims (8)

1. 래치형 데이타 저장기를 갖는 반도체 메모리 장치에 있어서, 입력되는 데이타를 래치하는 래치와, 데이타 입력노드와 상기 래치의 입력노드의 사이에 접속되며 입력제어신호에 응답하여 상기 데이타 입력노드로부터의 데이타를 상기 래치로 전송하는 데이타 입력 제어수단과, 데이타 출력 전송제어신호에 응답하여 상기 래치된 데이타를 데이타 출력노드로 전송하는 단일의 모오스 트랜지스터와, 상기 데이타 출력 전송제어신호의 인엔이블 상태에서 디스에이블 상태로의 천이 상태를 검출하여 소정의 펄스신호를 발생하는 펄스 발생수단과, 상기 펄스신호의 입력에 응답하여 상기데이타 출력노드의 레벨을 전원전압의 레벨로 프리차아지 하는 프리차아지수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
2. 제1항에 있어서, 상기 모오스 트랜지스터는 엔모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치.
3. 제1항에 있어서, 상기 프리차아지 수단은, 전원전압과 상기 데이타 출력라인의 사이에 소오스-드레인이 접속되고, 게이트로 입력되는 상기 프리차아지 신호에 응답하여 동작하는 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치.
4. 제3항에 있어서, 상기 펄스 발생수단은, 데이타 출력 전송제어신호를 반전하여 소정시간 지연하는 지연반전수단과, 상기 지연반전수단의 출력과 상기 입력되는 데이타 출력 전송제어신호를 논리 조합하여 상기 피모오스 트랜지스터의 게이트를 구동하는 수단으로 구성함을 특징으로 하는 반도체 메모리 장치.
5. 래치형 데이타 저장기를 갖는 반도체 메모리 장치에 있어서, 입력되는 데이타를 래치하는 래치와, 데이타 입력노드와 상기 래치의 입력노드의 사이에 접속되며 입력제어신호에 응답하여 상기 데이타 입력노드로부터의 데이타를 상기 래치로 전송하는 데이타 입력 제어수단과, 데이타 출력 전송제어신호에 응답하여 상기 래치된 데이타를 데이타 출력노드로 전송하는 단일의 모오스 트랜지스터로 구성된 래치형 데이타 저장기가 데이타 출력라인에 접속되며 상기의 데이타 출력라인을 적어도 하나 이상 포함하는 래치 어레이와, 상기 래치형 데이타 저장기들의 각각의 출력노드에 접속된 단일의 모오스 트랜지스터에 공급되는 데이타 출력 전송제어신호들중 적어도 하나의 신호에 응답하여 펄스를 프리차아지 신호로서 발생하는 프리차아지 신호 발생수단과, 전원전압과 상기 래치 어레이의 각 데이타 출력라인들의 사이에 접속되며 상기 프리차아지 신호에 응답하여 상기 데이타 출력라인을 프리차아지 하는 프리차아지 수단으로 구성함을 특징으로 하는 반도체 메모리 장치.
6. 제5항에 있어서, 상기 모오스 트랜지스터는 엔모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치.
7. 제5항에 있어서, 상기 프리차아지 수단은, 전원전압과 상기 데이타 출력라인의 사이에 소오스-드레인이 접속되고, 게이트로 입력되는 상기 프리차아지 신호에 응답하여 동작하는 피모오스 트랜지스터임을 특징으로 하는 반도체 메모리 장치.
8. 제7항에 있어서, 상기 펄스 발생수단은, 데이타 출력 전송제어신호를 반전하여 소정시간 지연하는 지연반전수단과, 상기 지연반전수단의 출력과 상기 입력되는 데이타 출력 전송제어신호를 논리 조합하여 상기 피모오스 트랜지스터의 게이트를 구동하는 수단으로 구성함을 특징으로 하는 반도체 메모리 장치.