KR0140481B1 - 동기식 메모리장치의 데이타신호 분배회로 - Google Patents

동기식 메모리장치의 데이타신호 분배회로

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KR0140481B1
KR0140481B1 KR1019940040590A KR19940040590A KR0140481B1 KR 0140481 B1 KR0140481 B1 KR 0140481B1 KR 1019940040590 A KR1019940040590 A KR 1019940040590A KR 19940040590 A KR19940040590 A KR 19940040590A KR 0140481 B1 KR0140481 B1 KR 0140481B1
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Abstract

본 발명은 데이터발생원에서 발생된 데이터신호가 전송될 주변회로를 지정하는 어드레스신호를 상기 데이터신호와 정확하게 동기시켜 데이터신호들이 주변회로들쪽으로 정확하게 분배되도록 할 수 있는 동기식 메모리장치의 데이터신호 분배회로에 관한 것이다. 상기 동기식 메모리장치의 데이터신호 분배회로는 상기 데이터신호를 적어도 2개 이상의 주변회로쪽으로 절환하기 위한 적어도 2개 이상의 제어용 스위치와, 상기 외부 클럭신호를 상기 데이터발생원의 전파지연시간 만큼 지연시키고 지연된 외부 클럭신호의 펄스의 시점으로 부터 일정기간 제1논리를 갖는 스트로브신호를 발생하는 스트로브신호 발생부와, 상기 스트로브신호에 의하여 한 비트 만이 제1논리를 갖는 적어도 2비트 이상의 내부 어드레스신호를 발생하여 상기 적어도 2비트 이상의 내부 어드레스신호를 상기 적어도 2개 이상의 제어용 스위치에 인가하는 내부 어드레스 발생부를 구비한다.

Description

동기식 메모리장치의 데이터신호 분배회로
제1도는 종래의 동기식 메모리장치의 데이터신호 분배회로의 회로도.
제2a 내지 제2j도는 제1도에 도시된 회로의 각 부분에 대한 동작파형도.
제3도는 제1도에 도시된 내부어드레스 발생부의 다른 실시예를 도시하는 회로도.
제4도는 본 발명의 제1실시예에 따른 동기식 메모리장치의 데이터신호 분배회로의 회로도.
제5도는 본 발명의 제2실시예에 따른 동기식 메모리장치의 데이터신호 분배회로의 회로도.
*도면의 주요부분에 대한 부호의 설명
10 및 30:데이터 발생부12,34 및 46:내부 어드레스 발생부
14 및 32:스트로브신호 발생부16 및 40:제1지연기
18 및 42:제2지연기20,36 및 48:클럭제어부
22 및 38:멀티플렉서44:제3지연기
본 발명은 동기식 메모리장치에 있어서 외부로 부터의 클럭신호에 의해 구동되는 데이터발생원으로부터의 연속된 데이터신호를 적어도 2개 이상의 주변회로쪽으로 순차적으로 분배하기 위한 회로에 관한 것으로, 특히 상기 데이터발생원으로 부터의 연속된 데이터를 정확하게 적어도 2개 이상의 주변회로쪽으로 분배할 수 있는 동기식 메모리장치의 데이터신호 분배회로에 관한 것이다.
상기 동기식 메모리장치의 데이터신호는 데이터발생원으로부터의 연속된 데이터신호들이 전송될 적어도 2개 이상의 주변회로를 지정하기 위한 내부어드레스를 발생한다. 그리고 상기 데이터신호 분배회로는 상기 내부어드레스에 의하여 데이터신호를 상기 적어도 2개 이상의 주변회로쪽으로 분배하는 멀티플렉서를 제어한다. 그러나, 종래의 데이터신호 분배회로는 외부로 부터의 클럭신호에 직접응답하여 내부어드레스를 발생함으로 인하여 상기 데이터발생원에서 발생되는 데이터신호와 상기 내부어드레스가 동기되지 않는다. 이로 인하여, 종래의 데이터신호 분배회로는 상기 데이터발생원으로 부터의 연속된 데이터신호를 적어도 2개 이상의 주변회로쪽으로 정확하게 분배할 수 없었다. 상기한 종래의 동기식 반도체장치의 데이터신호 분배회로의 문제점을 살펴보기로 하자.
제1도를 참조하면, 종래의 동기식 메모리장치의 데이터신호 분배회로는 제1제어라인(11)으로부터 제2a와 같은 클럭신호에 응답하여 데이터신호를 발생하는 데이터발생부(10)와, 상기 클럭신호 및 제2제어라인(13)으로 부터의 데이터발생부(10)와, 상기 클럭신호 및 제2제어라인(13)으로 부터의 제2d도와 같은 외부어드레스신호를 입력하는 내부어드레스발생부(12)를 구비한다. 상기 데이터발생부(10)는 상기 제2b도에 도시된 바와 같이 상기 클럭신호의 주기 보다 작은 기간동안 지연된 데이터신호를 발생하여야 하나, 제2c도에 도시된 바와 같이 상기 클럭신호의 주기 보다 큰 기간동안 지연된 데이터신호를 발생한다.
상기 내부어드레스발생부(12)는 상기 클럭신호 및 외부 어드레스신호를 디코딩하여 제1 및 제2내부 어드레스신호를 발생한다. 이를 위하여, 상기 내부어드레스발생부(12)는 상기 외부 어드레스신호 및 클럭신호가 모두 하이논리를 갖을 경우 하이논리를 갖는 제1내부 어드레스신호를 발생하기 위하여 하나의 디코더를 형성하는 하나의 NAND게이트(G1) 및 인버터(11)를 구비한다. 그리고 상기 내부 어드레스 발생부(12)는 상기 외부 어드레스신호가 로우논리를 갖고 상기 클럭신호가 하이논리를 갖을 경우에 하이논리를 갖는 제2내부 어드레스신호를 발생하기 위하여 두개의 인버터(12,13) 및 하나의 NAND 게이트(G2)를 구비한다.
그리고 종래의 동기식 메모리장치의 데이터신호 분배회로는 상기 제1제어라인(11)으로 부터의 상기 클럭신호에 응답하여 상기 스트로브신호를 발생하는 스트로브신호 발생부(14)와, 상기 내부 어드레스신호에 의하여 상기 스트로브신호를 멀티플렉서(Multiplexer,22)쪽으로 전송하는 클럭제어부(20)를 추가로 구비한다. 상기 스트로브신호 발생부(14)는 상기 제1제어라인(15)으로 부터의 클럭신호를 일정기간 지연시키는 제1지연기(16)와, 상기 제1지연기(16)로 부터의 상기 지연된 클럭신호의 라이징 에지(Rising Edge)로부터 일정폭의 하이논리의 펄스를 갖는 스트로브신호를 발생하기 위하여 에지검출기를 형성하는 제2지연기(18), NAND 게이트(G3) 및 두 개의 인버터(15)를 구비한다. 상기 스트로브신호는 제2e도와 같이 상기 클럭신호의 주기 보다 작은 기간만큼 지연된 펄스신호를 갖어야 하나, 제2f도에 도시된 바와 같이 상기 클럭신호의 주기 보다 큰 기간 만큼 지연된 펄스를 갖는다. 이는 상기 제1지연기(16)이 상기 데이터발생부(10)의 전파지연시간 만큼 상기 클럭신호를 지연하는 것에 기인한다.
상기 클럭 제어부(20)는, 상기 제1내부 어드레스신호 및 상기 스트로브신호가 모두 하이논리를 갖을 경우, 하이논리의 제1절환클럭신호를 발생하기 위하여 일종의 디코더를 형성하는 NAND 게이트(G4) 및 인버터(16)를 구비한다. 그리고 상기 클럭제어부(20)는 상기 제2내부어드레스신호 및 상기 스트로브신호가 모두 하이논리를 갖을 경우에 하이논리의 제2절환클럭신호를 발생하기 위하여 하나의 디코더를 형성하는 NAND 게이트(G5) 및 인버터(17)를 추가로 구비한다.
상기 멀티플렉서(22)는 상기 클럭제어부(20)로 부터의 제1 및 제2절환클럭신호에 의하여 상기 데이터발생부(10)로부터의 연속된 데이터 신호를 제1출력라인(15) 및 제2출력라인(17)쪽으로 멀티플렉싱한다. 이를 위하여, 상기 멀티플렉서(22)는 상기 클럭제어부(20)로 부터의 제1절환클럭신호가 하이논리를 갖을 경우 상기 데이터발생부(10)로 부터의 데이터신호를 제1출력라인(15)에 접속된 주변회로(도시하지 않음)쪽으로 전송하는 제1제어용 스위치를 구비한다. 그리고 상기 멀티플렉서(22)는 상기 클럭제어부(20)로 부터의 제2절환클럭신호가 하이논리를 갖을 경우 상기 데이터발생부(10)로 부터의 데이터신호를 제2출력라인(17)에 접속된 주변회로(도시하지 않음)쪽으로 전송하는 제2제어용 스위치를 구비한다. 상기 제1제어용 스위치는 서로 병렬 접속된 NMOS 및 PMOS 트랜지스터(Q1,Q2)와 인버터(18)로 구성되고, 상기 제2제어용 스위치로 서로 병렬 접속된 NMOS 및 PMOS 트랜지스터(Q3,Q4)와 인버터(19)로 구성되어 있다.
그러나, 상기 제1출력라인(15)에는 상기 제1제어용 스위치에 의하여 제2G도와 같이 클럭신호의 첫 번째 및 세 번째 주기에서 첫 번째 데이터신호(d1) 및 세 번째 데이터신호(d3)가 전송되어야 하나, 제2H도에 도시된 바와 같이 상기 클럭신호의 첫 번째 주기에 첫 번째 데이터신호(d1)가 전송되지 않고 상기 클럭신호의 세 번째 주기에 세 번째 데이터신호(d3)의 대신에 두 번째 데이터신호(d2)가 전송된다. 그리고 상기 제2출력라인(17)에도 제2i도에 도시된 바와 같이 상기 클럭신호의 두 번째 주기내에 두 번째 주기내에 두 번째 데이터신호(d2)가 전송되어야 하나, 제2j도에 도시된 바와 같이 상기 클럭신호의 두 번째 주기에 첫 번째 데이터신호(d1)이 전송된다.
제3도는 제1도에 도시된 내부 어드레스발생부(12)의 다른 실시예를 도시하는 회로도이다. 제3도의 회로는 제3제어라인(19)으로부터 하이논리의 인에이블(Enable)신호가 인가되는 동안에 구동되어 제1제어라인(11)으로 부터 클럭신호를 카운트하여 서로 상반된 논리를 갖는 제1 및 제2내부어드레스신호를 발생하는 1비트 카운터이다. 그리고 상기 1비트 카운터는 두 개의 NAND 게이트(G6,G7), 두 개의 NMOS 및 PMOS 트랜지스터(Q5 내지 Q8)와 여섯 개의 인버터(110 내지 114)에 의하여 구현된다.
이와 같이, 종래의 동기식 메모리장치의 데이터신호 분배회로는 내부어드레스신호를 상기 데이터발생부(10)에서 발생되는 데이터신호와 동기시킬 수 없음으로 인하여 데이터신호들을 주변회로쪽으로 정확하게 분배시킬 수 없었다.
따라서, 본 발명의 목적은 데이터신호가 전송될 주변회로를 지정하는 어드레스신호를 상기 데이터신호와 정확하게 동기시켜 데이터신호들이 주변회로들쪽으로 정확하게 분배되도록 할 수 있는 동기식 메모리장치의 데이터신호 분배회로를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명의 동기식 메모리장치의 데이터신호 분배회로는 외부로 부터의 클럭신호에 의하여 연속된 데이터신호를 발생하는 데이터발생원과, 상기 데이터신호를 적어도 2개 이상의 주변회로쪽으로 절환하기 위한 적어도 2개 이상의 절환수단과, 상기 외부 클럭신호를 상기 데이터발생원의 전파지연시간 만큼 지연시키고 지연된 외부 클럭신호의 펄스의 지점으로부터 일정기간 제1논리를 갖는 스트로브신호를 발생하는 스트로브신호 발생수단과, 상기 스트로브신호에 의하여 한 비트 만이 제1논리를 갖는 적어도 2비트 이상의 내부 어드레스신호를 발생하여 상기 적어도 2비트 이상의 내부 어드레스신호를 상기 적어도 2개 이상의 절환수단에 인가하는 내부 어드레스 발생수단을 구비한다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
제4도를 참조하면, 본 발명의 실시예에 따른 동기식 메모리장치의 데이터신호 분배회로는 제1제어라인(31)으로 부터 클럭신호에 응답하여 데이터신호를 발생하는 데이터발생부(30)를 구비한다. 상기 데이터발생부(30)는 상기 클럭신호의 시점으로 부터 자신의 전파지연시간의 지연된 데이터신호를 발생한다.
그리고 상기 동기식 메모리장치의 데이터신호 분배회로는 상기 제1제어라인(31)으로 부터의 상기 클럭신호에 응답하여 상기 스트로브신호를 발생하는 스트로브신호 발생부(32)와, 상기 스트로브신호를 입력하는 클럭제어부(36)를 주가로 구비한다. 상기 스트로브신호 발생부(32)는 상기 제1제어라인(31)으로 부터의 클럭신호를 일정기간 지연시키는 제1지연기(16)와, 상기 제1지연기(16)로 부터의 상기 지연된 클럭신호의 라이징 에지(Rising Edge)로 부터 일정폭의 하이논리의 펄스를 갖는 스트로브신호를 발생하기 위하여 에지검출기를 형성하는 제2지연기(18), NAND 게이트(G3) 및 두 개의 인버터(15)를 구비한다. 이는 상기 제1지연기(16)이 상기 데이터발생부(30)의 전파지연시간 만큼 상기 클럭신호를 지연하는 것에 기인한다.
상기 데이터신호 분배회로는 제2제어라인(33)으로 부터 하이논리의 인에이블(Enable)신호가 인가되는 동안에 구동되어 상기 스트로브신호발생부(32)로 부터의 스트로브시노를 카운트하여 서로 상반된 논리를 갖는 제1 및 제2내부어드레스신호를 발생하는 내부어드레스 발생부(34)를 추가로 구비한다. 상기 내부 어드레스 발생부(34)는, 1비트 카운터로서, 두개의 NAND 게이트(G6,G7), 두개의 NMOS 및 PMOS 트랜지스터(Q5 내지 Q8)와 여섯개의 인버터(110 내지 114)에 의하여 구현된다. 상기 내부 어드레스 발생부(34)는 출력라인의 수가 2개이기 때문에 1비트 카운터로 구현되나, 출력라인의 수가 3 이상의 경우에는 적어도 2비트 이상의 카운터와 논리조합회로로 구현된다. 그리고 상기 제1 및 제2내부어드레스신호는 상기 데이터발생부(10)에서 출력되는 데이터신호 및 상기 스트로브신호 발생부(32)의 출력인 스트로브신호와 동기된다.
상기 클럭 제어부(36)는, 상기 제1내부 어드레스신호 및 상기 스트로브신호가 모두 하이논리를 갖을 경우, 하이논리의 제1절환클럭신호를 발생하기 위하여 일종의 디코더를 형성하는 NAND 게이트(G4) 및 인버터(16)를 구비한다. 그리고 상기 클럭제어부(36)는 상기 제2내부어드레스신호 및 상기 스트로브신호가 모두 하이논리를 갖을 경우에 하이논리의 제2절환클럭신호를 발생하기 위하여 하나의 디코더를 형성하는 NAND 게이트(G5) 및 인버터(17)를 추가로 구비한다. 상기 제1절환클럭신호 및 제2절환클럭신호는 상기 데이터신호와 동기되어 있으며, 그리고 멀티플렉서(38)에 공급된다.
상기 멀티플렉서(38)는 상기 클럭제어부(36)로 부터의 제1 및 제2절환클럭신호에 의하여 상기 데이터발생부(30)로 부터의 연속된 데이터 신호를 제1출력라인(35) 및 제2출력라인(37)쪽으로 정확하게 멀티플렉싱한다. 이는 상기 제1 및 제2절환클럭신호가 상기 데이터신호와 동기된 것에 기인한다. 그리고 상기 멀티플렉서(38)는 상기 클럭제어부(36)로 부터의 제1절환클럭신호가 하이논리를 갖을 경우 상기 데이터 발생부(30)로 부터의 데이터신호를 제1출력라인(35)에 접속된 주변회로(도시하지 않음)쪽으로전송하는 제1제어용 스위치를 구비한다. 그리고 상기 멀티플렉서(38)는 상기 클럭제어부(36)로 부터의 제2절환클럭신호가 하이논리를 갖을 경우 상기 데이터발생부(30)로 부터의 데이터신호를 제2출력라인(37)에 접속된 주변회로(도시하지 않음)쪽으로 전송하는 제2제어용 스위치를 구비한다. 상기 제1제어용 스위치는 서로 병렬 접속된 NMOS 및 PMOS 트랜지스터(Q1,Q2)와 인버터(18)로 구성되고, 상기 제2제어용 스위치도 서로 병렬 접속된 NMOS 및 PMOS 트랜지스터(Q3,Q4)와 인버터(I9)로 구성되어 있다.
제5도에는 본 발명의 제2실시예에 따른 동기식 메모리장치의 데이터신호 분배회로가 도시되어 있다. 제5도에 있어서, 상기 데이터신호 분배회로는 입력라인(41)을 경유하여 데이터발생부(도시하지 않음)으로 부터의 데이터신호를 공통적으로 입력하는 NAND 게이트(G2) 및 인버터(I3)와, 제1제어라인(43)에 직렬 연결된 제1 및 제2지연기(40,42)를 구비한다. 상기 제1 및 제2지연기(40,42)는 상기 데이터발생부가 상기 클럭신호로 부터 상기 데이터신호를 출력할 때까지 소요되는 기간만큼 상기 제1제어라인(43)으로 부터의 상기 클럭신호를 지연시키고 지연된 클럭신호를 제3지연기(46) 및 NAND 게이트(G1)에 공급한다. 상기 제3지연기(44)은 상기 NAND 게이트(G4) 및 두개의 인버터(I1,I2)와 함께 에지검출기를 형성하여 상기 지연된 클럭신호의 라이징 에지(Rising Edge)로 부터의 일정폭의 하이논리의 펄스를 갖는 스트로브신호를 발생하고 상기 스트로브신호를 두개의 NAND 게이트(G2,G3)에 공급한다. 상기 NAND 게이트(G2)는 상기 스트로브신호 및 상기 입력라인(41)으로 부터의 데이터신호를 NAND 연산하여 상기 데이터신호가 1일 경우 로우논리의 펄스를 갖는 진위의 데이터신호를 발생하여 노드(59)를 경유하여 송출한다. 그리고 상기 NAND 게이트(G3)는 상기 인버터(I3)로 부터의 반전된 데이터신호와 상기 스트로브신호를 NAND 연산하여 상기 데이터신호가 0일 경우 로오논리의 펄스를 갖는 보수의 데이터신호를 발생하여 상기 보수의 데이터신호를 노드(61)을 통해 송출한다.
그리고 상기 데이터신호 분배회로는 상기 양 노드(59,61) 상의 데이터신호들을 입력하는 NAND 게이트(G7)와, 제2제어라인(45)으로 부터 인에이블신호를 입력하는 내부 어드레스발생부(46)을 추가로 구비한다. 상기 NAND 게이트(G7)는 상기 양 노드(59,61)상의 상기 진위 및 보수의 데이터신호 중 하나라도 로우논리의 펄스를 갖을 경우 하이논리의 펄스를 갖는 데이터클럭신호를 발생하여 상기 내부 어드레스발생부(46)에 공급한다.
상기 내부 어드레스발생부(46)는 상기 인에이블신호가 하이논리를 유지하는 동안에 구동되어 상기 NAND 게이트(G7)으로 부터의 데이터클럭신호를 카운트하여 서로 상반된 논리를 갖는 제1 및 제2내부어드레스신호를 발생한다. 상기 내부어드레스 발생부(46)는, 1비트 카운터로서, 두개의 NAND 게이트(G6,G7), 두개의 NMOS 및 PMOS 트랜지스터(Q5 내지 Q8)와 여섯개의 인버터(I10 내지 I14)에 의하여 구현된다. 상기 내부 어드레스 발생부(46)는 진위 및 보수의 출력라인인의 수가 2개이기 때문에 1비트 카운터로 구현되나, 진위 및 보수의 출력라인의 수가 3 이상의 경우에는 적어도 2비트 이상의 카운터와 논리조합회로로 구현된다. 그리고 상기 제1 및 제2내부어드레스신호는 상기 데이터발생부에서 출력되는 데이터신호와 동기된다.
그리고 상기 데이터신호 분배회로는 상기 제2지연기(40)로 부터 지연된 클럭신호를 입력하는 클럭제어부(48)을 구비한다. 상기 클럭제어부(48)는, 상기 제1내부 어드레스신호 및 상기 지연된 클럭신호가 모두 하이논리를 갖을 경우, 로우논리의 제1절환클럭신호를 발생하기 위한 NAND 게이트(G4)를 구비한다. 그리고 상기 클럭제어부(48)는 상기 제2내부 어드레스신호 및 상기 지연된 클럭신호가 모두 하이논리를 갖을 경우에 로우논리의 제2절환클럭신호를 발생하기 위한 NAND 게이트(G5)를 추가로 구비한다. 상기 제1절환클럭신호 및 제2절환클럭신호는 상기 데이터신호와 동기된다. 그리고 상기 제1절환클럭신호는 제1 및 제2제어용스위치에 공급되고, 상기 제2절환클럭신호는 제3 및 제4제어용스위치에 각각 공급된다.
상기 제1 및 제2제어용 스위치는 각각 상기 제1절환클럭신호가 로우논리르 갖을 경우, 상기 노드(59)로 부터의 상기 로우논리의 진위의 데이터신호 및 상기 노드(61)로 부터의 상기 로우논리의 보수의 데이터신호를 하이논리로 반전시켜 반전된 진위 및 보수의 데이터가 제1진위의 출력라인(47) 및 제1보수의 출력라인(49)을 통하여 송출되도록 한다. 그리고 제1 및 제2제어용스우치는 제3제어라인(55)를 경유하여 인가되는 제1주변회로(도시하지 않음)로 부터의 제1리세트신호에 의하여 상기 제1진위 및 제1보수의 출력라인(47,49)상의 데이터신호의 값을 초기화한다. 이를 위하여,상기 제1 및 제2제어용스위치는 각각 두개의 PMOS 트랜지스터(Q9 및 Q10, Q12 및 Q13)와 하나의 NMOS 트랜지스터(Q11,Q14)로 형성된다.
그리고 상기 제3 및 제3제어용 스위치는 각각 상기 제3절환클럭신호가 로우논리를 갖을 경우, 상기 노드(59)로 부터의 상기 로우논리의 진위의 데이터신호 및 상기 노드(61)로 부터의 상기 로우논리의 보수의 데이터신호를 하이논리로 반전시켜 반전된 진위 및 보수의 데이터가 제2진위의 출력라인(51) 및 제2보수의 출력라인(53)을 통하여 송출되도록 한다. 그리고 제3 및 제4제어용스위치는 제4제어라인(57)를 경유하여 인가되는 제2주변회로(도시하지 않음)로 부터의 하이논리의 제1리세트신호에 의하여 상기 제2진위 및 제2보수의 출력라인(51,53) 상의 데이터신호의 값을 초기화한다. 이를 위하여, 상기 제3 및 제4제어용스위치는 각가 두개의 PMOS 트랜지스터(Q15 및 Q16, Q18 및 Q19)와 하나의 NNOS 트랜지스터(Q17,Q20)로 형성된다.
또한, 상기 데이터신호 분배회로는 제1 진위 및 보수 출력라인(47,49)와 제2진위 및 보수 출력라인(51,53)에 각각 순환루프의 형태를 이루도록 접속된 두 개의 인버터로 구현되는 제1 내지 제4기억소자를 구비한다. 상기 제1 내지 제4기억소자는 상기 제1 내지 제4제어용스위치에 의하여 출력된 제1 진위 및 보수의 출력라인(47,49)와 제2진위 및 보수의 출력라인(51,53)상의 데이터신호를 유지시키는 기능을 한다.
상술한 바와 같이, 본 발명의 동기식 메모리장치의 데이터신호 분배회로는 내부어드레스신호를 데이터신호로 부터 추출한 클럭신호 또는 외부 클럭신호를 데이터발생부의 전파지연시간 만큼 지연시킨 지연된 외부클럭신호에 의하여 발생함으로 내부 어드레스신호를 데이터신호와 정확하게 동기시킬 수 있다. 상기 이점으로 인하여, 본 발명의 동기식 메모리장치의 데이터신호 분배회로는 데이터신호가 출력될 출력라인을 정확하게 지정하게 데이터신호를 정확하게 주변회로들쪽으로 분배할 수 있는 이점을 제공한다.

Claims (9)

  1. 외부로 부터의 클럭신호에 의하여 연속된 데이터신호를 발생하는 데이터발생원을 구비한 동기식 메모리장치에 있어서, 상기 데이터신호를 적어도 2개 이상의 주변회로쪽으로 절환하기 위한 적어도 2개 이상의 절환수단과, 상기 외부 클럭신호를 상기 데이터발생원의 전파지연시간 만큼 지연시키고 지연된 외부 클럭신호의 펄스의 시점으로 부터 일정기간 제1논리를 갖는 스트로브신호를 발생하는 스트로브신호 발생수단과, 상기 스트로브신호에 의하여 한 비트 만이 제1논리를 갖는 적어도 2비트 이상의 내부 어드레스신호를 발생하여 상기 적어도 2비트 이상의 내부 어드레스신호를 상기 적어도 2개 이상의 절환수단에 인가하는 내부 어드레스 발생수단을 구비한 것을 특징으로 하는 데이터신호 분배회로.
  2. 제1항에 있어서, 상기 내부 어드레스 발생수단은, 상기 스트로브신호를 카운트하기 위한 적어도 1비트 이상의 카운터와, 상기 카운터의 출력을 논리조합하여 한비트 만이 제1논리를 갖는 상기 적어도 2비트 이상의 내부 어드레스신호를 발생하는 논리조합수단을 구비한 것을 특징으로 하는 데이터신호 분배회로.
  3. 제2항에 있어서, 상기 제1논리가 하이논리인 것을 특징으로 하는 데이터신호 분배회로.
  4. 제3항에 있어서, 상기 절환수단은, 상기 데이터발생원 및 상기 출력라인의 사이에 병렬접속되어 상기 내부 어드레스 발생수단으로 부터의 구동되는 NMOS 및 PMOS 트랜지스터와, 상기 PMOS 트랜지스터 및 상기 내부 어드레스 발생수단의 사이에 접속된 인버터를 구비한 것을 특징으로 하는 데이터신호 분배회로.
  5. 제1항에 있어서, 상기 적어도 2개 이상의 절환수단에 공급될 내부어드레스신호를 상기 스트로브신호에 동기화하는 어드레스 동기화수단을 추가로 구비한 것을 특징으로 하는 데이터신호 분배회로.
  6. 외부로 부터의 클럭신호에 의하여 연속된 데이터신호를 발생하는 데이터발생원을 구비한 동기식 메모리장치에 있어서, 상기 데이터발생원의 전파지연시간 만큼 상기 외부 클럭신호를 지연시키기 위한 지연수단과, 상기 지연된 외부 클럭신호에 의하여 상기 데이터발생원으로부터의 데이ㅌ신호를 하나만이 펄스를 갖는 진위 및 보수의 데이터신호들로 변환하기 위한 데이터 변환수단과, 상기 진위의 데이터신호를 적어도 두개 이상의 출력라인에 접속된 주변회로들쪽으로 전송하기 위한 적어도 2개 이상의 진위용 절환수단과, 상기 보수의 데이터신호를 적어도 두개 이상의 보수의 출력라인에 접속된 주변회로들 쪽으로 전송하기 위한 적어도 2개 이상의 보수용 절환수단과, 상기 진위 및 보수의 데이터신호를 논리조합하여 데이터클럭신호를 발생하는 논리조합수단과, 상기 데이터클럭신호에 의하여 한 비트 만이 제1논리를 갖는 적어도 2비트 이상의 내부 어드레스신호를 발생하여 상기 적어도 2비트 이상의 내부어드레스신호를 상기 적어도 2개 이상의 진위용 절환수단 및 보수용 절환수단에 인가하는 내부 어드레스 발생수단을 구비한 것을 특징으로 하는 데이터신호 분배회로.
  7. 제6항에 있어서, 상기 적어도 2개 이상의 진위용 절환수단 및 적어도 2개 이상의 보수용 절환수단에 공급될 상기 적어도 2비트 이상의 내부어드레스신호를 상기 지연된 외부 클럭신호에 동기시키는 어드레스 동기회로수단을 추가로 구비한 것을 특징으로 하는 데이터신호 분배회로.
  8. 제6항에 있어서, 상기 절환수단들이, 전원전압원 및 상기 출력라인의 사이에 접속되어 상기 내부 어드레스신호 및 상기 펄스를 갖는 상기 데이터신호에 의하여 각각 구동되는 제1 및 제2MOS 트랜지스터를 구비한 것을 특징으로 하는 데이터신호 분배회로.
  9. 제8항에 있어서, 상기 절환수단이, 기저전압원 및 상기 출력라인의 사이에 접속되어 상기 출력라인에 접속된 주변회로로 부터의 리세트신호에 의하여 상기 기억수단에 의하여 유지되는 데이터신호를 초기화하는 MOS 트랜지스터를 추가로 구비한 것을 특징으로 하는 데이터신호 분배회로.
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