KR980005013A - 동기 반도체 메모리 회로 - Google Patents

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KR980005013A
KR980005013A KR1019970026794A KR19970026794A KR980005013A KR 980005013 A KR980005013 A KR 980005013A KR 1019970026794 A KR1019970026794 A KR 1019970026794A KR 19970026794 A KR19970026794 A KR 19970026794A KR 980005013 A KR980005013 A KR 980005013A
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히로유키 타카하시
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가네꼬 히사시
닛폰 덴키 주식회사
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Abstract

동기 반도체 메모리 회로는 데이터를 더욱 빠르게 캡쳐링하고, 내부 데이터를 더욱 빠르게 전달할 수 있다. 입력레지스터(5A)의 매스터 래치 회로(11)의 출력은 레지스터의 출력 신호(A1)로서 역할을 하고, 종속 래치 회로(12)의 출력(RA)은 입력으로 피드백된다. 출력과 입력 신호(A) 사이를 접속하는 멀티플렉서(4A)는, 외부 입력 신호가 캡쳐링되는지 여부에 따라서 스위칭 신호(버스트 동작)을 제어하도록 입력 레지스터(5A) 앞에 배치된다. 동시에, 내부 펄스(CP2)는 클록 단부에 의해 발생되고 디코더 회로(7A)에 인가되어 펄스 형성 신호로서 사용된다.

Description

동기 반도체 메모리 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1 실시예의 동기 반도체 메모리 회로를 도시한 회로도이다.

Claims (8)

  1. 반도체 메모리 소자에 있어서, 클록 제어 신호의 전압 이전 단부에서 입력 신호를 캡쳐링하는 매스터 래치회로와, 클록 제어 신호의 변환된 신호의 전압 이전 단부에서 매스터 래치 회로 내에서 래치된 입력 신호를 캡쳐링하는 종속 래치 회로를 갖는 다수개의 입력 레지스터, 상기 입력 레지스터의 종속 래치 회로의 외부 입력 신호 또는 출력 신호를 선택하고 입력 레지스터 중의 상응하는 하나에 그 출력을 공급하는 다수개의 멀티플렉서, 클록 제어 신호와 동기된 펄스 신호를 발생하는 펄스 발생 회로, 및 다수개의 입력 레지스터와 펄스 신호의 매스터 래치 회로의 출력 신호를 수신하는 디코더 회로를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 반도체 메모리 소자에 있어서, 클록 제어 신호의 전압 이전 단부에서 입력 신호를 캡쳐링하는 다수개의 입력 레지스터, 상기 클록 제어 신호와 동기된 펄스 신호를 발생하기 위한 펄스 발생 회로, 및 상기 다수개의 입력 레지스터와 상기 펄스 신호의 출력 신호를 수신하는 디코더 회로를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 클록 제어 신호는 외부 입력 클록의 단부를 사용함으로써 내부적으로 발생되는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서, 상기 입력 신호는 어드레스 신호이고, 멀티플렉서의 제어신호는 어드레스 신호를 내부적으로 자동적으로 발생하기 위한 버스트 동작의 스위칭 신호이고, 디코더 회로는 어드레스 디코더 회로인 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서, 상기 펄스 신호에 따라 논리 동작이 수행되기 전에 상기 디코더 회로의 일부는 상기 멀티플렉서 앞에 배치되는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서, 타이밍을 조정하기 위한 회로는 상기 멀티플렉서의 제어 신호의 입력 경로에 삽입되는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항에 있어서, 상기 펄스 신호는 상기 입력 레지스터를 위한 클록 제어 신호로서 사용되는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제2항에 있어서, 상기 클록 제어 신호는 외부 입력 클록의 단부를 사용하여 내부적으로 발생되는 것을 특징으로 하는 반도체 메모리 소자.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019970026794A 1996-06-21 1997-06-21 동기 반도체 메모리 회로 KR100253443B1 (ko)

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