JP2760431B2 - メモリ - Google Patents
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- JP2760431B2 JP2760431B2 JP63320379A JP32037988A JP2760431B2 JP 2760431 B2 JP2760431 B2 JP 2760431B2 JP 63320379 A JP63320379 A JP 63320379A JP 32037988 A JP32037988 A JP 32037988A JP 2760431 B2 JP2760431 B2 JP 2760431B2
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- circuit
- latch circuit
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Description
本発明は、メモリに係り、特に、高速な駆動サイクル
を要求されるメモリに好適なメモリの構成及び駆動技術
に関する。
を要求されるメモリに好適なメモリの構成及び駆動技術
に関する。
メモリの駆動サイクルを高速化する方法としては、従
来から様々な方法が提案されている。 例えば、特開昭62−250584号においては、アドレスラ
ッチ回路と出力データラッチ回路を設け、それぞれのラ
ッチ回路のラッチタイミングを制御することにより、読
み出しサイクルを高速化している。 また、特開昭62−250583号及び特開昭63−70996号に
おいては、アドレスラッチ回路と書き込み制御信号をラ
ッチするラッチ回路を設け、書き込みサイクルを高速化
している。 しかし、上記の何れの方法を用いても、読み出しサイ
クル時間をアドレスラッチ回路から出力データラッチ回
路までの信号の遅延時間（すなわちアクセス時間）より
も短縮することは不可能であり、また、書き込みサイク
ル時間を、書き込み制御信号をラッチするラッチ回路か
らメモリセルまでの信号の遅延時間とメモリセルの反転
時間の和よりも短縮することは不可能であった。
来から様々な方法が提案されている。 例えば、特開昭62−250584号においては、アドレスラ
ッチ回路と出力データラッチ回路を設け、それぞれのラ
ッチ回路のラッチタイミングを制御することにより、読
み出しサイクルを高速化している。 また、特開昭62−250583号及び特開昭63−70996号に
おいては、アドレスラッチ回路と書き込み制御信号をラ
ッチするラッチ回路を設け、書き込みサイクルを高速化
している。 しかし、上記の何れの方法を用いても、読み出しサイ
クル時間をアドレスラッチ回路から出力データラッチ回
路までの信号の遅延時間（すなわちアクセス時間）より
も短縮することは不可能であり、また、書き込みサイク
ル時間を、書き込み制御信号をラッチするラッチ回路か
らメモリセルまでの信号の遅延時間とメモリセルの反転
時間の和よりも短縮することは不可能であった。
上記のように、従来のメモリにおいて、駆動サイクル
の高速化に限界が存在したのは、高速化しようとしてい
る信号経路内に多くても２段のラッチ回路しか有してい
ないことに原因がある。よって、例えば、読み出しサイ
クルを高速化するには、アドレスラッチ回路から出力デ
ータラッチ回路までの信号経路内で、信号の遅延時間が
丁度アクセス時間の半分になる付近に、更にもう１段の
ラッチ回路（以下、中間ラッチ回路と呼ぶ）を設ければ
よい。このようにすると、アドレスラッチ回路から中間
ラッチ回路までの信号の遅延時間、及び中間ラッチ回路
から出力データラッチ回路までの信号の遅延時間がそれ
ぞれアクセス時間の約半分となるため、読み出しサイク
ル時間をアクセス時間の約半分にすることが可能とな
る。 すなわち、メモリの駆動サイクルを高速化するには、
メモリの内部回路をできるだけ多くラッチ化し、アドレ
ス入力端子からデータ出力端子までの信号経路及び書き
込み制御信号入力端子からメモリセルまでの信号経路を
ラッチ回路で分割するのが極めて効果的である。以下、
このように信号経路をラッチ回路で分割し、駆動サイク
ルを高速化したメモリをパイプライン方式のメモリと称
する。 上記のごときパイプライン方式のメモリを実現するた
めに、本発明者等は、例えば特願昭62−304998号に示す
ように、メモリのワード線（またはビット線）ドライバ
にラッチ回路を組合せた装置を提案し、また特願昭63−
60377号に示すように、メモリのセンス回路にラッチ回
路を組合せた装置を既に提案している。 上記のようなラッチ化されたドライバ及びセンス回路
をアドレスラッチ回路から出力データラッチ回路までの
信号経路内に設けると、例えば、第４図に示すようなメ
モリを構成することが出来る。第４図において、A0,A1
はアドレス入力端子、CLKはクロック信号入力端子であ
り、DOはデータ出力端子である。またＤタイプ・フリッ
プフロップで示したのがラッチ回路であり、アドレスバ
ッファ１内の２個のラッチ回路が第１段、ドライバ３内
の４個のラッチ回路が第２段、センス回路５内の１個の
ラッチ回路が第３段、出力回路６内の１個のラッチ回路
が第４段となる。またDi（ｉ＝１〜４）はラッチ回路の
データ入力端子、Ｑはデータ出力端子、CKはラッチ回路
のスルー状態とホールド状態を制御するクロック信号の
入力端子である。以下、この端子にCKなる記号を付した
ときは、そのラッチ回路はクロック信号がＨレベルの時
にスルーとなるラッチ回路であり、この端子に▲▼
なる記号を付したときは、そのラッチ回路はクロック信
号がＬレベルの時にスルーとなるラッチ回路であること
を示す。 第５図は、上記第４図の各ノードの信号波形の１例を
示す図である。第５図においては、クロック信号CLKの
周期を1.0ns,Hレベルの持続時間を0.3nsに設定してい
る。また、内部回路での信号の遅延時間を以下のように
仮定している。すなわち、アドレスバッファ１からドラ
イバ３までの遅延時間を0.4ns,ドライバ３からセンス回
路５までの遅延時間を0.7ns,センス回路５から出力回路
６までの遅延時間を0.4ns,出力回路６内の遅延時間を0.
5nsとしている。 上記の回路において、まず、時刻0.0nsにおいて、ク
ロック信号CLKがＨレベルに切り換わり、全てのラッチ
回路がスルー状態になると、例えば、アドレスバッァ入
力信号D1がＨレベルであるのに対応してドライバ入力信
号D2が0.4ns後、すなわち時刻0.4nsにＨレベルＨレベル
に切り換わる。なお、時刻0.3nsにおいて、クロック信
号CLKはＬレベルに切り換わり、全てのラッチ回路がホ
ールド状態になるが、例えば、アドレスバッファ１は、
アドレスバッファ入力信号D1がＨレベルであるのに対応
してＨレベルを出力し続けるので、ドライバ入力信号D2
には影響を与えない。 次に、時刻1.0nsにおいて、クロック信号CLKが再びＨ
レベルに切り換わり、全てのラッチ回路が再びスルー状
態になると、例えば、ドライバ入力信号D2がＨレベルで
あるのに対応してセンス回路入力信号D3が、0.7ns後、
すなわち時刻1.7nsにＨレベルに切り換わる。 以下同様に、時刻2.0nsにおいて、クロック信号CLKが
Ｈレベルに切り換わると、センス回路入力信号D3がＨレ
ベルであるのに対応して出力回路入力信号D4が、0.4ns
後、すなわち時刻2.4nsにＨレベルに切り換わり、時刻
3.0nsにおいて、クロック信号CLKがＨレベルに切り換わ
ると、出力回路入力信号D4がＨレベルであるのに対応し
て出力回路出力信号DOが、0.5ns後、すなわち時刻3.5ns
にＨレベルに切り換わる。 上記の動作において着目すべき点は、このメモリは、
前記の仮定により、アクセス時間（アドレスバッファ入
力信号から出力信号までの遅延時間）が、0.4＋0.7＋0.
4＋0.5＝2.0nsであるにも係らず、読み出しサイクル時
間を1.0nsに出来る点にある。 しかし、上記のメモリにおいては、クロック信号CLK
の位相がずれたとき、または内部回路での信号の遅延時
間がばらついたときには、出力信号が本来出力されるべ
きサイクルとは異なったサイクルで出力されてしまうと
いう問題が生じる。 以下、第６図を用いて上記問題点を説明する。 第６図においては、問題点を明確化するために、アド
レスバッファ入力信号を１回だけ切り換えた場合を例示
している。 第６図において、実線で示したのが本メモリの望まし
い波形であり、前述したように、クロック信号CLKが時
刻3.0nsにおいてＨレベルに切り換わったのに対応し
て、出力回路出力信号DOが、時刻3.5nsにＨレベルに切
り換わった場合を示している。 それに対して、第６図に破線で示したのは、問題が生
じる場合の１例として、内部回路での信号の遅延時間が
ばらつき、アドレスバッファ１からドライバ３までの遅
延時間が0.2nsに小さくなった場合の各ノードの信号波
形である。 ここで、問題となるのは、クロック信号CLKが時刻0.0
nsにおいてＨレベルに切り換わり、全てのラッチ回路が
スルー状態となり、アドレスバッファ入力信号D1がＨレ
ベルであるのに対応して、ドライバ入力信号D2が時刻0.
2nsでＨレベルに切り換わった後に、クロック信号CLK
が、時刻0.3nsでＬレベルに切り換わっている点であ
る。すなわち、ドライバ入力信号D2が時刻0.2nsでＨレ
ベルに切り換わったときには、まだ全てのラッチ回路が
スルー状態にあるため、このドライバ入力信号D2に対応
して、センス回路入力信号D3が、0.7ns後、すなわち時
刻0.9nsにおいてＨレベルに切り換わってしまう。この
ため、次にクロック信号CLKが、時刻1.0nsにおいてＨレ
ベルに切り換わると、センス回路入力信号D3がＨレベル
であるのに対応して、出力回路入力信号D4が、0.4ns
後、すなわち時刻1.4nsでＨレベルに切り換わり、クロ
ック信号CLKが時刻2.0nsにおいてＨレベルに切り換わる
と、出力回路入力信号D4がＨレベルであるのに対応し
て、出力回路出力信号DOが、0.5ns後、すなわち時刻2.5
nsにおいてＨレベルに切り換わってしまう。すなわち、
出力回路出力信号DOが本来出力されるべきサイクル（CL
Kが時刻3.0nsでＨレベルに切り換わった後のサイクル）
と異なったサイクル（CLKが時刻2.0nsでＨレベルに切り
換わった後のサイクル）で出力されてしまうことにな
る。 ところが、このメモリを組み込んだメモリシステム
は、メモリの出力信号DOはクロック信号CLKが時刻3.0ns
でＨレベルに切り換わった後のサイクルで出力されるも
のとして設計されているから、上記のごとき現象が生じ
ると、直ちにメモリシステムの誤動作を引き起こす。 以上、内部回路での信号の遅延時間がばらついた場合
の問題点を説明したが、クロック信号CLKの位相がずれ
た場合、例えばクロック信号CLKが時刻0.3nsでＬレベル
に切り換わらず時刻0.5nsでＬレベルに切り換わったよ
うな場合においても上記と同様の問題を生ずる。 上記の問題のみを回避する方法としては、様々な方法
が考えられるが、それぞれ、また、他の問題を新たに引
き起こす。 例えば、上記の問題を回避する第１の方法として、ア
ドレスバッファからドライバまでの遅延時間が小さくな
ってドライバ入力信号D2が早くＨレベルに切り換わって
も誤動作しないように、クロック信号CLKがＬレベルに
切り換わるタイミングを早く、すなわちＨレベルの持続
時間を小さくする方法が考えられる。しかし、クロック
信号CLKのＨレベルの持続時間は、ラッチ回路がホール
ドすべきデータを取り込むのに必要な時間より小さくす
ることは出来ない。すなわち、あまりクロック信号CLK
のＨレベルの持続時間を小さくすると、ラッチ回路が誤
動作してしまう。 また、上記の問題を回避する第２の方法として、アド
レスバッファとドライバの間に遅延回路を挿入し、ドラ
イバ入力信号D2のＨレベルへの切り換わりを遅らせる方
法が考えられる。しかし、遅延回路という余分な回路が
必要となるばかりか、ドライバ入力信号D2のＨレベルへ
の切り換わりが遅い方にばらつき、次にクロック信号CL
KがＬレベルに切り換わった後（時刻1.3ns以降）にドラ
イバ入力信号D2がＨレベルへ切り換わると、これも誤動
作となってしまう。 また、上記問題を回避する第３の方法として、各ラッ
チ回路を位相の異なるクロック信号で駆動する方法が考
えられる。その１例を第７図に示す。第７図において
は、通常のクロック信号CLKの他に、ドライバのラッチ
回路用に位相が0.3ns異なるドライバ用クロック信号を
設けている。このため、ドライバ入力信号D2が破線で示
すように早くＨレベルを切り換わっても、ドライバ用ク
ロック信号は既に時刻0.0nsでＬレベルに切り換わって
いるので、誤動作とはならない。しかし、この方法で
も、上記第２の方法と同様に、ドライバ入力信号D2のＨ
レベルへの切り換わりが遅い方にばらつき、次にドライ
バ用クロック信号がＬレベルに切り換わった誤（時刻1.
0ns以降）にドライバ入力信号D2がＨレベルへ切り換わ
ると誤動作となる。また、位相の異なるクロック信号を
設けることは、その分、余分な回路が必要になるばかり
か、位相を上記の例のように0.3nsといった短い精度で
制御するには、極めて複雑な手段を要するという問題も
生じる。 本発明の目的は、上記のごときクロック信号CLKの位
相がずれた場合や内部回路での信号の遅延時間がばらつ
いた場合等に生じる誤動作の問題を原理的に解決し、メ
モリの駆動サイクルを高速化するのに好適なパイプライ
ン方式のメモリを提供することにある。
の高速化に限界が存在したのは、高速化しようとしてい
る信号経路内に多くても２段のラッチ回路しか有してい
ないことに原因がある。よって、例えば、読み出しサイ
クルを高速化するには、アドレスラッチ回路から出力デ
ータラッチ回路までの信号経路内で、信号の遅延時間が
丁度アクセス時間の半分になる付近に、更にもう１段の
ラッチ回路（以下、中間ラッチ回路と呼ぶ）を設ければ
よい。このようにすると、アドレスラッチ回路から中間
ラッチ回路までの信号の遅延時間、及び中間ラッチ回路
から出力データラッチ回路までの信号の遅延時間がそれ
ぞれアクセス時間の約半分となるため、読み出しサイク
ル時間をアクセス時間の約半分にすることが可能とな
る。 すなわち、メモリの駆動サイクルを高速化するには、
メモリの内部回路をできるだけ多くラッチ化し、アドレ
ス入力端子からデータ出力端子までの信号経路及び書き
込み制御信号入力端子からメモリセルまでの信号経路を
ラッチ回路で分割するのが極めて効果的である。以下、
このように信号経路をラッチ回路で分割し、駆動サイク
ルを高速化したメモリをパイプライン方式のメモリと称
する。 上記のごときパイプライン方式のメモリを実現するた
めに、本発明者等は、例えば特願昭62−304998号に示す
ように、メモリのワード線（またはビット線）ドライバ
にラッチ回路を組合せた装置を提案し、また特願昭63−
60377号に示すように、メモリのセンス回路にラッチ回
路を組合せた装置を既に提案している。 上記のようなラッチ化されたドライバ及びセンス回路
をアドレスラッチ回路から出力データラッチ回路までの
信号経路内に設けると、例えば、第４図に示すようなメ
モリを構成することが出来る。第４図において、A0,A1
はアドレス入力端子、CLKはクロック信号入力端子であ
り、DOはデータ出力端子である。またＤタイプ・フリッ
プフロップで示したのがラッチ回路であり、アドレスバ
ッファ１内の２個のラッチ回路が第１段、ドライバ３内
の４個のラッチ回路が第２段、センス回路５内の１個の
ラッチ回路が第３段、出力回路６内の１個のラッチ回路
が第４段となる。またDi（ｉ＝１〜４）はラッチ回路の
データ入力端子、Ｑはデータ出力端子、CKはラッチ回路
のスルー状態とホールド状態を制御するクロック信号の
入力端子である。以下、この端子にCKなる記号を付した
ときは、そのラッチ回路はクロック信号がＨレベルの時
にスルーとなるラッチ回路であり、この端子に▲▼
なる記号を付したときは、そのラッチ回路はクロック信
号がＬレベルの時にスルーとなるラッチ回路であること
を示す。 第５図は、上記第４図の各ノードの信号波形の１例を
示す図である。第５図においては、クロック信号CLKの
周期を1.0ns,Hレベルの持続時間を0.3nsに設定してい
る。また、内部回路での信号の遅延時間を以下のように
仮定している。すなわち、アドレスバッファ１からドラ
イバ３までの遅延時間を0.4ns,ドライバ３からセンス回
路５までの遅延時間を0.7ns,センス回路５から出力回路
６までの遅延時間を0.4ns,出力回路６内の遅延時間を0.
5nsとしている。 上記の回路において、まず、時刻0.0nsにおいて、ク
ロック信号CLKがＨレベルに切り換わり、全てのラッチ
回路がスルー状態になると、例えば、アドレスバッァ入
力信号D1がＨレベルであるのに対応してドライバ入力信
号D2が0.4ns後、すなわち時刻0.4nsにＨレベルＨレベル
に切り換わる。なお、時刻0.3nsにおいて、クロック信
号CLKはＬレベルに切り換わり、全てのラッチ回路がホ
ールド状態になるが、例えば、アドレスバッファ１は、
アドレスバッファ入力信号D1がＨレベルであるのに対応
してＨレベルを出力し続けるので、ドライバ入力信号D2
には影響を与えない。 次に、時刻1.0nsにおいて、クロック信号CLKが再びＨ
レベルに切り換わり、全てのラッチ回路が再びスルー状
態になると、例えば、ドライバ入力信号D2がＨレベルで
あるのに対応してセンス回路入力信号D3が、0.7ns後、
すなわち時刻1.7nsにＨレベルに切り換わる。 以下同様に、時刻2.0nsにおいて、クロック信号CLKが
Ｈレベルに切り換わると、センス回路入力信号D3がＨレ
ベルであるのに対応して出力回路入力信号D4が、0.4ns
後、すなわち時刻2.4nsにＨレベルに切り換わり、時刻
3.0nsにおいて、クロック信号CLKがＨレベルに切り換わ
ると、出力回路入力信号D4がＨレベルであるのに対応し
て出力回路出力信号DOが、0.5ns後、すなわち時刻3.5ns
にＨレベルに切り換わる。 上記の動作において着目すべき点は、このメモリは、
前記の仮定により、アクセス時間（アドレスバッファ入
力信号から出力信号までの遅延時間）が、0.4＋0.7＋0.
4＋0.5＝2.0nsであるにも係らず、読み出しサイクル時
間を1.0nsに出来る点にある。 しかし、上記のメモリにおいては、クロック信号CLK
の位相がずれたとき、または内部回路での信号の遅延時
間がばらついたときには、出力信号が本来出力されるべ
きサイクルとは異なったサイクルで出力されてしまうと
いう問題が生じる。 以下、第６図を用いて上記問題点を説明する。 第６図においては、問題点を明確化するために、アド
レスバッファ入力信号を１回だけ切り換えた場合を例示
している。 第６図において、実線で示したのが本メモリの望まし
い波形であり、前述したように、クロック信号CLKが時
刻3.0nsにおいてＨレベルに切り換わったのに対応し
て、出力回路出力信号DOが、時刻3.5nsにＨレベルに切
り換わった場合を示している。 それに対して、第６図に破線で示したのは、問題が生
じる場合の１例として、内部回路での信号の遅延時間が
ばらつき、アドレスバッファ１からドライバ３までの遅
延時間が0.2nsに小さくなった場合の各ノードの信号波
形である。 ここで、問題となるのは、クロック信号CLKが時刻0.0
nsにおいてＨレベルに切り換わり、全てのラッチ回路が
スルー状態となり、アドレスバッファ入力信号D1がＨレ
ベルであるのに対応して、ドライバ入力信号D2が時刻0.
2nsでＨレベルに切り換わった後に、クロック信号CLK
が、時刻0.3nsでＬレベルに切り換わっている点であ
る。すなわち、ドライバ入力信号D2が時刻0.2nsでＨレ
ベルに切り換わったときには、まだ全てのラッチ回路が
スルー状態にあるため、このドライバ入力信号D2に対応
して、センス回路入力信号D3が、0.7ns後、すなわち時
刻0.9nsにおいてＨレベルに切り換わってしまう。この
ため、次にクロック信号CLKが、時刻1.0nsにおいてＨレ
ベルに切り換わると、センス回路入力信号D3がＨレベル
であるのに対応して、出力回路入力信号D4が、0.4ns
後、すなわち時刻1.4nsでＨレベルに切り換わり、クロ
ック信号CLKが時刻2.0nsにおいてＨレベルに切り換わる
と、出力回路入力信号D4がＨレベルであるのに対応し
て、出力回路出力信号DOが、0.5ns後、すなわち時刻2.5
nsにおいてＨレベルに切り換わってしまう。すなわち、
出力回路出力信号DOが本来出力されるべきサイクル（CL
Kが時刻3.0nsでＨレベルに切り換わった後のサイクル）
と異なったサイクル（CLKが時刻2.0nsでＨレベルに切り
換わった後のサイクル）で出力されてしまうことにな
る。 ところが、このメモリを組み込んだメモリシステム
は、メモリの出力信号DOはクロック信号CLKが時刻3.0ns
でＨレベルに切り換わった後のサイクルで出力されるも
のとして設計されているから、上記のごとき現象が生じ
ると、直ちにメモリシステムの誤動作を引き起こす。 以上、内部回路での信号の遅延時間がばらついた場合
の問題点を説明したが、クロック信号CLKの位相がずれ
た場合、例えばクロック信号CLKが時刻0.3nsでＬレベル
に切り換わらず時刻0.5nsでＬレベルに切り換わったよ
うな場合においても上記と同様の問題を生ずる。 上記の問題のみを回避する方法としては、様々な方法
が考えられるが、それぞれ、また、他の問題を新たに引
き起こす。 例えば、上記の問題を回避する第１の方法として、ア
ドレスバッファからドライバまでの遅延時間が小さくな
ってドライバ入力信号D2が早くＨレベルに切り換わって
も誤動作しないように、クロック信号CLKがＬレベルに
切り換わるタイミングを早く、すなわちＨレベルの持続
時間を小さくする方法が考えられる。しかし、クロック
信号CLKのＨレベルの持続時間は、ラッチ回路がホール
ドすべきデータを取り込むのに必要な時間より小さくす
ることは出来ない。すなわち、あまりクロック信号CLK
のＨレベルの持続時間を小さくすると、ラッチ回路が誤
動作してしまう。 また、上記の問題を回避する第２の方法として、アド
レスバッファとドライバの間に遅延回路を挿入し、ドラ
イバ入力信号D2のＨレベルへの切り換わりを遅らせる方
法が考えられる。しかし、遅延回路という余分な回路が
必要となるばかりか、ドライバ入力信号D2のＨレベルへ
の切り換わりが遅い方にばらつき、次にクロック信号CL
KがＬレベルに切り換わった後（時刻1.3ns以降）にドラ
イバ入力信号D2がＨレベルへ切り換わると、これも誤動
作となってしまう。 また、上記問題を回避する第３の方法として、各ラッ
チ回路を位相の異なるクロック信号で駆動する方法が考
えられる。その１例を第７図に示す。第７図において
は、通常のクロック信号CLKの他に、ドライバのラッチ
回路用に位相が0.3ns異なるドライバ用クロック信号を
設けている。このため、ドライバ入力信号D2が破線で示
すように早くＨレベルを切り換わっても、ドライバ用ク
ロック信号は既に時刻0.0nsでＬレベルに切り換わって
いるので、誤動作とはならない。しかし、この方法で
も、上記第２の方法と同様に、ドライバ入力信号D2のＨ
レベルへの切り換わりが遅い方にばらつき、次にドライ
バ用クロック信号がＬレベルに切り換わった誤（時刻1.
0ns以降）にドライバ入力信号D2がＨレベルへ切り換わ
ると誤動作となる。また、位相の異なるクロック信号を
設けることは、その分、余分な回路が必要になるばかり
か、位相を上記の例のように0.3nsといった短い精度で
制御するには、極めて複雑な手段を要するという問題も
生じる。 本発明の目的は、上記のごときクロック信号CLKの位
相がずれた場合や内部回路での信号の遅延時間がばらつ
いた場合等に生じる誤動作の問題を原理的に解決し、メ
モリの駆動サイクルを高速化するのに好適なパイプライ
ン方式のメモリを提供することにある。
上記目的を達成するため、本願の第１請求項に記載の
発明においては、複数段のラッチ回路を有し、そのうち
の少なくとも２段のラッチ回路は前段のラッチ回路の出
力信号が直接的に、または他の回路を経由して間接的
に、次段のラッチ回路の入力信号となるように接続さ
れ、かつ、上記前段のラッチ回路と次段のラッチ回路と
を相互に逆相で動作させるように構成している。 また、本願第２請求項および第３請求項は、第１請求
項の発明の具体的な実施態様を示したものであり、第４
請求項及び第５請求項は、第２請求項および第３請求項
におけるクロック信号のＨレベルとＬレベルの持続時間
を規定するものであり、更に第６請求項は、アドレス入
力端子からメモリセルに至る信号経路内と、書き込み制
御信号入力端子またはデータ入力端子からメモリセルに
至る信号経路内とに、同数段で、かつ複数段のラッチ回
路を備え、それらの各信号経路内において、第１請求項
に記載のごとく、前段のラッチ回路と次段のラッチ回路
とを相互に逆相で動作させるように構成したものであ
る。
発明においては、複数段のラッチ回路を有し、そのうち
の少なくとも２段のラッチ回路は前段のラッチ回路の出
力信号が直接的に、または他の回路を経由して間接的
に、次段のラッチ回路の入力信号となるように接続さ
れ、かつ、上記前段のラッチ回路と次段のラッチ回路と
を相互に逆相で動作させるように構成している。 また、本願第２請求項および第３請求項は、第１請求
項の発明の具体的な実施態様を示したものであり、第４
請求項及び第５請求項は、第２請求項および第３請求項
におけるクロック信号のＨレベルとＬレベルの持続時間
を規定するものであり、更に第６請求項は、アドレス入
力端子からメモリセルに至る信号経路内と、書き込み制
御信号入力端子またはデータ入力端子からメモリセルに
至る信号経路内とに、同数段で、かつ複数段のラッチ回
路を備え、それらの各信号経路内において、第１請求項
に記載のごとく、前段のラッチ回路と次段のラッチ回路
とを相互に逆相で動作させるように構成したものであ
る。
前記のごとき問題は、前段のラッチ回路の出力信号が
直接的に、またはラッチ回路以外の回路を経由して間接
的に、次段のラッチ回路の入力信号になっている２段の
ラッチ回路が、同時にスルー状態になり得るために生じ
る。例えば、前記第６図の例では、時刻0.0nsにおいて
クロック信号CLKがＨレベルに切り換わり、アドレスバ
ッファ１のラッチ回路がスルー状態となり、ドライバ入
力信号D2が時刻0.2nsでＨレベルに切り換わったとき、
ドライバ３のラッチ回路もスルー状態にあるため、この
ドライバ入力信号D2に対応して、センス回路入力信号D3
が時刻0.9nsでＨレベルに切り換わってしまうのであ
る。 したがって、上記のように前段のラッチ回路の出力信
号が直接的に、または、ラッチ回路以外の回路を経由し
て間接的に、次段のラッチ回路の入力信号になっている
２段のラッチ回路において、前段のラッチ回路と次段の
ラッチ回路とを相互に逆相で動作させるように構成すれ
ば、２段のラッチ回路は同時にはスルー状態になり得な
いことになり、前記のごとき問題を原理的に解決するこ
とが出来る。 なお、前段のラッチ回路と次段のラッチ回路とを相互
に逆相で動作させるには、第２、第３請求項に記載する
ごとく、前段と次段のラッチ回路に相互に逆相のクロッ
ク信号を与えるか、または同相のクロック信号が入力し
たとき一方のラッチ回路はスルー状態、他方のラッチ回
路はホールド状態となるラッチ回路を用いればよい。
直接的に、またはラッチ回路以外の回路を経由して間接
的に、次段のラッチ回路の入力信号になっている２段の
ラッチ回路が、同時にスルー状態になり得るために生じ
る。例えば、前記第６図の例では、時刻0.0nsにおいて
クロック信号CLKがＨレベルに切り換わり、アドレスバ
ッファ１のラッチ回路がスルー状態となり、ドライバ入
力信号D2が時刻0.2nsでＨレベルに切り換わったとき、
ドライバ３のラッチ回路もスルー状態にあるため、この
ドライバ入力信号D2に対応して、センス回路入力信号D3
が時刻0.9nsでＨレベルに切り換わってしまうのであ
る。 したがって、上記のように前段のラッチ回路の出力信
号が直接的に、または、ラッチ回路以外の回路を経由し
て間接的に、次段のラッチ回路の入力信号になっている
２段のラッチ回路において、前段のラッチ回路と次段の
ラッチ回路とを相互に逆相で動作させるように構成すれ
ば、２段のラッチ回路は同時にはスルー状態になり得な
いことになり、前記のごとき問題を原理的に解決するこ
とが出来る。 なお、前段のラッチ回路と次段のラッチ回路とを相互
に逆相で動作させるには、第２、第３請求項に記載する
ごとく、前段と次段のラッチ回路に相互に逆相のクロッ
ク信号を与えるか、または同相のクロック信号が入力し
たとき一方のラッチ回路はスルー状態、他方のラッチ回
路はホールド状態となるラッチ回路を用いればよい。
第１図は、本発明の第１の実施例のブロック図であ
る。 この実施例は、アドレス入力端子A0,A1からデータ出
力端子DOに至る信号経路内に４段のラッチ回路を設け、
また書き込み制御信号入力端子WEおよびデータ入力端子
DIからメモリセル４に至る信号経路内にそれぞれ２段の
ラッチ回路を設けてメモリを構成した例を示している。 第１図において、A0,A1はアドレス入力端子、WEは書
き込み制御信号入力端子、DIはデータ入力端子、DOはデ
ータ出力端子である。またCLKはクロック信号である。
またＤタイプ・フリップフロップで示したのがラッチ回
路であり、Di（ｉ＝１〜７）がラッチ回路のデータ入力
端子、Ｑはデータ出力端子、CKはラッチ回路のスルー状
態とホールド状態を制御するクロック信号の入力端子で
ある。 第１図の実施例が前記第４図の回路と異なる点は、ク
ロック信号CLKをインバータ12に通すことによって相互
に逆相のクロック信号CLK′と▲▼′とを作り、
アドレスバッファ１とセンス回路５はクロック信号CL
K′で駆動し、ドライバ３と出力回路６はクロック信号
▲▼′で駆動することにより、アドレスバッファ
１とドライバ３、ドライバ３とセンス回路５、センス回
路５と出力回路６の各ラッチ回路を相互に逆相で駆動し
ている点である。 以下、上記のように構成することにより、前記のごと
き誤動作の問題が生じなくなる理由について説明する。 第２図は第１図の各ノードの信号波形の１例を示す図
である。第２図においては、前記第５図および第６図と
同様に、クロック信号CLK′の周期を1.0ns、Ｈレベルの
持続時間を0.3nsに設定している。したがって、逆相の
クロック信号▲▼′は周期が1.0ns,Lレベルの持
続時間0.3nsとなる。また、内部回路での信号の遅延時
間も前記第５図および第６図と同じ値、すなわちアドレ
スバッファ１からドライバ３までの遅延時間を0.4ns,ド
ライバ３からセンス回路５までの遅延時間を0.7ns,セン
ス回路５から出力回路６までの遅延時間を0.4ns,出力回
路６内の遅延時間を0.5nsと仮定している。 第２図においては、実線で示すように、まず、クロッ
ク信号CLK′が時刻0.0nsにおいてＨレベルに切り換わ
り、アドレスバッファ１とセンス回路５のラッチ回路が
スルー状態になると、アドレスバッファ入力信号D1がＨ
レベルであるのに対応して、ドライバ入力信号D2が、0.
4ns後、すなわち時刻0.4nsにおいてＨレベルに切り換わ
る。 なお、これ以前に、クロック信号CLK′が時刻0.3nsで
Ｌレベルに切り換わり、アドレスバッファ１とセンス回
路５のラッチ回路がホールド状態になるが、アドレスバ
ッファ１は、アドレスバッファ入力信号D1がＨレベルで
あるのに対応してＨレベルを出力し続けるので、ドライ
バ入力信号D2には影響を与えない。また、上記の時刻0.
3nsにおいてクロック信号▲▼′がＨレベルに切
り換わるので、ドライバ３と出力回路６のラッチ回路が
スルー状態になる。 上記のごとく時刻0.4nsにおいてドライバ入力信号D2
がＨレベルに切り換わると、既にドライバ３のラッチ回
路がスルー状態になっているので、センス回路入力信号
D3が、0.7ns後、すなわち時刻1.1nsにおいてＨレベルに
切り換わる。 以下同様に、センス回路入力信号D3が、時刻1.1nsに
おいてＨレベルに切り換わると、既に時刻1.0nsでセン
ス回路５のラッチ回路がスルー状態になっているので、
出力回路入力信号D4が、0.4ns後、すなわち時刻1.5nsで
Ｈレベルに切り換わる。また、この時、既に時刻1.3ns
で出力回路６のラッチ回路がスルー状態になっているの
で、出力回路出力信号DOが、0.5ns後、すなわち時刻2.0
nsでＨレベルに切り換わる。 上記の回路において着目すべき点は、前記の仮定によ
り、アクセス時間（アドレスバッファ入力信号から出力
信号までの遅延時間）が、0.4＋0.7＋0.4＋0.5＝2.0ns
であるにも係らず、読み出しサイクル時間を1.0nsにで
きる点にある。しかも、本実施例では、クロック信号CL
K′の位相がずれた場合、または内部回路における信号
の遅延時間がばらついた場合にも、出力信号が本来出力
されるべきサイクルと異なったサイクルで出力されてし
まうという問題が生じない。 以下、第２図を用いて、上記問題が生じない理由を説
明する。 例えば、前記第６図の場合と同様に、内部回路におけ
る信号の遅延時間がばらつき、アドレスバッファ１から
ドライバ３までの遅延時間が0.2nsに小さくなった場合
を考える。この場合における各ノードの信号波形を第２
図に破線で示す。 前記第６図の例では、ドライバ入力信号D2が時刻0.2n
sにおいてＨレベルに切り換わったとき、まだ、全ての
ラッチ回路がスルー状態にあるため、このドライバ入力
信号D2に対応して、センス回路入力信号D3が切り換わっ
てしまい、誤動作に至るが、本実施例においては、ドラ
イバ入力信号D2が0.2nsにおいてＨレベルに切り換わっ
たときには、まだ、ドライバ３のラッチ回路はスルー状
態になっていないため、このドライバ入力信号D2に対応
して、センス回路入力信号D3が切り換わってしまうとい
うことはない。すなわち、クロック信号CLK′が時刻0.3
nsでＬレベルに切り換わり、ドライバ３のラッチ回路が
スルー状態になってから、初めて、センス回路入力信号
D3が、0.7ns後、すなわち時刻1.0nsでＨレベルに切り換
わるのである。 以下同様に、センス回路入力信号D3は、時刻1.0nsで
Ｈレベルに切り換わるが、時刻1.0nsでセンス回路５の
ラッチ回路がスルー状態になるので、出力回路入力信号
D4が、0.4ns後、すなわち時刻1.4nsでＨレベルに切り換
わる。また、このとき、既に時刻1.3nsで出力回路６の
ラッチ回路がスルー状態になっているので、出力回路出
力信号DOが、0.5ns後、すなわち時刻1.9nsでＨレベルに
切り換わる。 上記のように本実施例においては、前記第６図の例と
は異なり、アドレスバッファ１からドライバ３までの遅
延時間が0.2nsに小さくなっても、出力回路出力信号DO
は本来出力されるべきサイクル（CLK′が時刻1.3nsでＬ
レベルに切り換わった後のサイクル）で出力される。 なお、上記の例は、内部回路における信号の遅延時間
がばらついた時について説明したが、クロック信号CL
K′の位相がずれた場合、例えば、CLK′が時刻0.3nsで
Ｌレベルに切り換わらず、時刻0.5nsでＬレベルに切り
換わった場合でも、同様の議論が成立し、誤動作を生じ
ることはない。 また、本実施例では、従来より余分な回路としては、
逆相のクロック信号▲▼′を発生するための回路
（インバータ12）が必要となるのみであり、クロック信
号を特別に高精度に制御する必要もない。 また、本実施例においても、更にもう一つ着目すべき
点がある。それは、前記第５図においては、出力回路出
力信号DOが、クロック信号CLKが時刻3.0nsで切り換わっ
た後のサイクル（時刻3.5ns）で出力されていたのに対
し、第２図においては、出力回路出力信号DOはクロック
信号CLK′が時刻1.3nsで切り換わった後のサイクル（時
刻2.0ns）で出力されている点である。すなわち、第２
図の方が1.5ns（3.5−2.0＝1.5）だけ早く出力信号DOが
出力されている。これは、本実施例を用いると、アドレ
スバッファ入力信号D1が入力されてから出力信号DOが出
力されるまでの時間、すなわち、アドレス入力端子から
データ出力端子に至る信号のトラベル時間を短縮できる
ことを意味している。なお、上記信号のトラベル時間を
短縮すると、その分、本メモリを組み込んだメモリシス
テムを高速化できることはいうまでもない。 次に、第１図に示した書き込み回路について説明す
る。この書き込み回路の第１の特徴は、書き込み制御信
号入力端子WEおよびデータ入力端子DIからメモリセル４
に至る信号経路内にそれぞれ２段のラッチ回路を設けて
いる点にある。このようにすると、書き込み制御信号入
力端子WEまたはデータ入力端子DIからメモリセル４に至
るまでの信号の遅延時間とメモリセルの反転時間との和
の時間よりも書き込みサイクル時間を小さくすることが
出来る。 以下、上記の理由を第３図を用いて説明する。 第３図は、第２図に示した信号波形に加えて書き込み
回路内の各ノードの信号波形の１例を示した図である。 なお、第３図の波形は、WEバッファ７またはDIバッフ
ァ８からライトパルス発生回路11の前段のラッチ回路10
までの遅延時間を0.4nsと仮定し、またメモリセルの反
転時間を0.5nsと仮定し、ライトパルス発生回路11は、
その前段のラッチ回路10に入力される信号D7に応じて、
0.4nsのセットアップ時間を取った後、幅が0.5nsのパル
ス信号を発生する回路であるものと仮定している。 まず、第３図に実線で示すように、クロック信号CL
K′が、時刻0.0nsでＨレベルに切り換わり、WEバッファ
７およびDIバッファ８のラッチ回路がスルー状態になる
と、WEバッファ７の入力信号D5およびDIバッファ８の入
力信号D6がＨレベルであるのに対応して、ラッチ回路10
の入力信号D7が、0.4ns後、すなわち時刻0.4nsでＨレベ
ルに切り換わる。このとき、既に時刻0.3nsで前段のラ
ッチ回路10がスルー状態になっているので、ライトパル
ス発生回路11は0.4nsのセットアップ時間を取った後、
すなわち時刻0.8nsから幅が0.5nsのパルス信号D9を発生
する。すなわち、本実施例では、前記の仮定により、書
き込み制御信号入力端子WEまたはデータ入力端子DIから
メモリセル４に至るまでの信号の遅延時間とメモリセル
の反転時間との和の時間が、0.4＋0.4＋0.5＝1.3nsであ
るにも係らず、書き込みサイクル時間を1.0nsにするこ
とが出来る。 次に、この書き込み回路の第２の特徴は、WEバッファ
７およびDIバッファ８のラッチ回路とライトパルス発生
回路11の前段のラッチ回路10とをそれぞれ逆相のクロッ
ク信号CLK′と▲▼′とで駆動している点にあ
る。このようにすると、クロックCLK′の位相がずれた
場合、または書き込み回路内での信号の遅延時間がばら
ついた場合に、ライトパルス発生回路11が出力するライ
トパルス信号が本来出力されるべきサイクルと異なった
サイクルで出力されてしまうという問題が生じることが
ない。この理由は、第３図に破線で示したように、前記
第２図で説明した議論がそのまま成立するからである。 次に、この書き込み回路の第３の特徴は、書き込み制
御信号入力端子WEまたはデータ入力端子DIからメモリセ
ル４に至る信号経路内に設けてあるラッチ回路の段数
を、アドレス入力端子A0,A1からメモリセル４に至る信
号経路内に設けているラッチ回路の段数と同じ（共に２
段）にしている点である。 上記のように構成すると、第３図に示すように、時刻
0.0nsでクロック信号CLK′がＨレベルに切り換わる前の
サイクルでＨレベルに切り換わるアドレスバッファ入力
信号D1、WEバッファ入力信号D5およびDIバッファ入力信
号D6に対応して、セルを駆動するセル選択信号D8及びラ
イトパルス信号D9が、時刻0.3nsでクロック信号CLK′が
Ｌレベルに切り換わった後の同じサイクル内で切り換わ
る。すなわち、このようにすると、或るアドレスに或る
データを書きたい場合、アドレス入力端子，書き込み制
御信号入力端子およびデータ入力端子にアドレス入力信
号，書き込み制御信号および入力データを同一サイクル
内で入力するようにさえすればよく、メモリ内部の動作
を全く気にする必要がなくなる。 次に、第８図は本発明の第２の実施例を示す信号波形
図であり、第１図に示したメモリに入力するクロック信
号CLK′および逆相のクロック信号▲▼′が前記
第２図または第３図と異なる例を示している。 すなわち、第２図または第３図の例では、クロックCL
K′の周期を1.0ns,Hレベルの持続時間を0.3nsに設定し
ていたが、第８図では、クロックCLK′の周期を1.0ns,H
レベルの持続時間を0.5nsに設定し、Ｈレベルの持続時
間とＬレベルの持続時間を等しくしている。このように
しても、メモリが正常に動作することは同図が示すよう
に明らかである。 また、本実施例でこのようなクロック信号を採用した
理由は、通常メモリシステム内で使用されるクロックの
多くは、Ｈレベルの持続時間とＬレベルの持続時間が等
しいクロックであることによる。このため本実施例で
は、メモリのクロック信号入力端子にメモリシステムの
クロック信号をそのまま入力することが可能となり、メ
モリシステムのクロック信号からＨレベルの持続時間と
Ｌレベルの持続時間が異なるクロック信号を特別に発生
させる必要がなくなる、という長所がある。 次に、第９図は本発明の第３の実施例を示す信号波形
図であり、第１図に示したメモリに入力するクロック信
号CLK′および逆相のクロック信号▲▼′が第２
図または第３図と異なるもう一つの例を示している。 すなわち、第２図または第３図では、クロック信号CL
K′の周期を1.0ns,Hレベルの持続時間を0.3nsに設定し
ていたが、第９図では、クロックCLK′の周期を1.3ns、
Ｈレベルの持続時間を0.5ns、Ｌレベルの持続時間を0.8
nsに設定している。このようにしても、メモリが正常に
動作することは同図が示すように明らかである。 また、本実施例で、このようなクロック信号を採用し
た理由は次のとおりである。すなわち、一般に、クロッ
ク信号のＨレベルの持続時間をクロック信号がＨレベル
のときにスルー状態となるラッチ回路から出力される信
号が次のラッチ回路に達するまでの遅延時間とほぼ等し
いかそれより大きく、Ｌレベルの持続時間をクロック信
号がＬレベルの時スルー状態となるラッチ回路から出力
される信号が次のラッチ回路に達するまでの遅延時間と
ほぼ等しいかそれより大きくすると、各信号の切り換わ
るタイミングが全てクロック信号の切り換わるタイミン
グから決まるようになるからである。 第１図の回路においては、クロック信号がＨレベルの
ときスルー状態となるのはアドレスバッファ１とセンス
回路５とのラッチ回路であるから、本実施例におけるク
ロック信号のＨレベルの持続時間は、アドレスバッファ
１からドライバ３までの遅延時間0.4nsとセンス回路５
から出力回路６までの遅延時間0.4nsとから上記の条件
に適合するように0.5nsに設定している。 また、第１図の回路においては、クロック信号がＬレ
ベルのときスルー状態となるのがドライバ３と出力回路
６とのラッチ回路であるから、本実施例におけるクロッ
ク信号のＬレベルの持続時間は、ドライバ３からセンス
回路５までの遅延時間0.7nsと出力回路６の遅延時間0.5
nsとから上記の条件に適合するように0.8nsに設定して
いる。 このため、第９図に示すように各信号の切り換わるタ
イミングは全てクロック信号の切り換わるタイミングか
ら決まっている。これによって次のごとき効果が得られ
る。すなわち前記第２図では、アドレスバッファ１から
ドライバ３までの遅延時間が0.2nsに小さくなった場
合、第２図に破線で示すように、出力回路出力信号DOは
本来出力されるべきサイクルで出力されてはいるもの
の、切り換わるタイミングが2.0nsから1.9nsにずれてい
たのに対し、第９図では、破線で示すように、遅延時間
が0.2nsに小さくなった場合でも出力回路出力信号DOの
切り換わるタイミングは2.3nsから変化しない。すなわ
ち、内部回路での信号の遅延時間がばらついても、出力
信号の切り換わるタイミングは常に一定となる。これ
は、このメモリを組み込んだメモリシステムにとって好
都合であることはいうまでもない。 次に、第10図は上記第３の実施例のもう１つの効果を
説明するための信号波形図であり、上記のようにクロッ
クを設定した場合における書き込み回路内の信号波形を
示している。 この場合も前記のように各信号の切り換わるタイミン
グが全てクロック信号の切り換わるタイミングから決ま
るようになる。したがって、前記第３図の場合には、WE
バッファ7,DIバッファ８から書き込みパルス発生回路11
の前段のラッチ回路10までの遅延時間が0.2nsに小さく
なった場合には、第３図に破線で示すようにライトパル
ス信号D3の切り換わるタイミングが0.8nsから0.7nsにず
れていたのに対し、第10図においては、破線で示すよう
に、遅延時間が小さくなった場合でもライトパルス信号
D3の切り換わるタイミングは0.9nsから変化しない。し
かも前記のように、アドレスバッファ１からドライバ３
までの遅延時間が小さくなってもセル選択信号D8の切り
換わるタイミングは0.7nsから変化しない。すなわち、
内部回路での信号の遅延時間がばらついても、セル選択
信号D8およびライトパルス信号D3の切り換わるタイミン
グは常に一定となる。したがって、従来、内部回路での
信号の遅延時間がばらつく分だけ大きくする必要のあっ
た書き込み時におけるセル選択信号に対するライトパル
ス信号のセットアップ時間を小さくすることが出来、そ
の分だけ更にサイクルを高速化することが出来る。 次に、第11図は本発明の第４の実施例のブロック図で
ある。 この第11図と第１図の違いは、第１図の回路ではアド
レスバッファ１とドライバ３、ドライバ３とセンス回路
５、センス回路５と出力回路６、WEバッファ７およびDI
バッファ８とライトパルス発生回路11の前段のラッチ回
路10をそれぞれ逆相のクロック信号CLK′と▲
▼′とで駆動していたのに対し、第11図では、それらの
各回路を全て同相のクロック信号CLKで駆動し、その代
りに、一方のラッチ回路は、クロック信号がＨレベルの
時スルー状態（または、ホールド状態）、他方のラッチ
回路は、クロック信号がＬレベルの時スルー状態（また
は、ホールド状態）となるように、相互に逆相で動作す
るラッチ回路を用いている点である。 すなわち、第11図において、Ｄタイプ・フリップフロ
ップで示したラッチ回路のうち、アドレスバッファ1,セ
ンス回路5,WEバッファ７およびDIバッファ８のラッチ回
路は、クロック信号CLKがＨレベルの時にスルーとなる
ラッチ回路であり、クロック信号の入力端子にCKなる記
号が付してある。それに対して、ドライバ3,出力回路６
およびライトパルス発生回路11の前段のラッチ回路10
は、クロック信号CLKがＬレベルの時にスルーとなるラ
ッチ回路であり、クロック信号の入力端子に▲▼な
る記号が付してある。 第11図の各ノードの信号波形は、第11図のクロック信
号CLKが第１図のクロック信号CLK′と同じ波形である仮
定すれば、第２図および第３図と全く同様となる。した
がって、第１図、第２図、第３図を用いて説明した第１
の実施例に関する議論が全く同様に成立する。すなわ
ち、本実施例のメモリにおいても、アクセス時間よりも
読み出しサイクル時間を小さくでき、かつ、クロック信
号CLKの位相がずれた場合、または内部回路での信号の
遅延時間がばらついた場合に、出力信号が本来出力され
るべきサイクルと異なったサイクルで出力されてしまう
という問題を生じることがない。また、アドレス入力端
子からデータ出力端子に至る信号のトラベル時間を短縮
することが出来る。また、書き込み制御信号入力端子ま
たはデータ入力端子からメモリセルに至るまでの記号の
遅延時間とメモリセルの反転時間との和の時間よりも書
き込みサイクル時間を小さくすることが出来る。また、
クロック信号CLKの位相がずれた場合、または書き込み
回路内での信号の遅延時間がばらついた場合にライトパ
ルス発生回路が出力するライトパルス信号が本来出力さ
れるべきサイクルと異なったサイクルで出力されてしま
うという問題を生じることがない。また、或るアドレス
に或るデータを書きたい場合、アドレス入力端子、書き
込み制御信号入力端子およびデータ入力端子にアドレス
入力信号、書き込み制御信号および入力データを同一サ
イクル内に入力するようにさえすればよく、メモリ内部
の動作を全く気にする必要がない。 また、本実施例においては、クロック信号はCLKのみ
でよいので、第１図における相互に逆相のクロック信号
を発生するための回路（インバータ12）が不要になり、
回路が更に簡略になる。 次に、第12図は本発明の第５の実施例のブロック図で
あり、第１図に示したデコーダ２、メモリセルアレー
４、ライトアンプ９およびライトパルス発生回路11を具
体的な論理ゲートで構成した例を示している。 すなわち、本実施例においては、デコーダ２を４個の
ANDゲートで構成し、メモリセルアレー４内のメモリセ
ルを３個のANDゲートとSRフリップフロップとで構成
し、ライトアンプ９を２個のANDゲートで構成し、ライ
トパルス発生回路11を２個の遅延回路DLおよび否定入力
を有するANDゲートで構成している。 なお、ライトパルス発生回路11内の１段目の遅延時間
DLは、書き込み時におけるセル選択信号に対するライト
パルス信号のセットアップ時間を調節するための回路で
あり、２段目の遅延回路DLは、書き込み時におけるライ
トパルス信号のパルス幅を調節するための回路である。 次に、第13図は本発明の第６の実施例を示すブロック
図であり、第11図に示したデコーダ２、メモリセルアレ
ー４、ライトアンプ９およびライトパルス発生回路11
を、第12図と同様に具体的な論理ゲートで構成した例を
示している。 次に、第14図は本発明の第７の実施例の回路図であ
り、第１図、第11図、第12図および第13図においてＤタ
イプ・フリップフロップで示したラッチ回路のうち、ク
ロック信号の入力端子にCKなる記号を付した回路、すな
わちクロック信号がＨレベルのときにスルー状態となる
ラッチ回路を、バイポーラトランジスタ、ダイオード、
抵抗および電流源で構成した例を示している。 第14図において、Ｄがラッチ回路のデータ入力端子、
Ｑ、がデータ出力端子、CKがラッチ回路のスルー状態
とホールド状態を制御するクロック信号の入力端子であ
り、Vrefl,Vref2は参照電位である。 この回路の動作原理に関しては、例えば、特開昭61−
29213号公報の第17図に関する説明に詳細に記載されて
いる。なお、本図はラッチ回路の基本構成を示した図で
あり、例えばバイポーラトランジスタの飽和防止のため
に、必要なノードにレベルシフト回路等を挿入しても構
わないし、入力段のエミッタホロワ等（第14図において
データＤまたはクロック信号CKがベースに入力されるト
ランジスタ、またはクロック信号CKがベースに入力され
るトランジスタのエミッタに接続されたダイオード）ま
たは出力段のエミッタホロワ等（第14図においてデータ
Ｑまたはをエミッタからを出力するトランジスタ）を
取り除いてもよい。このことは、以下に示す実施例に関
しても同様である。 次に、第15図は本発明の第８の実施例を示す回路図で
あり、第11図および第13図においてＤタイプ・フリップ
フロップで示したラッチ回路のうちクロック信号の入力
端子に▲▼なる記号を付した回路、すなわちクロッ
ク信号がＨレベルの時にホールド状態となるラッチ回路
を、バイポーラトランジスタ、ダイオード、抵抗および
電流源で構成した例を示している。 第15図において、▲▼がラッチ回路のスルー状態
とホールド状態を制御するクロック信号の入力端子であ
り、その他は第14図と全く同様である。 次に、第16図は本発明の第９の実施例を示す回路図で
あり、ラッチ回路をバイポーラトランジスタ、ダイオー
ド、抵抗および電流源で構成したもう１つの例を示して
いる。 本実施例の特徴は、ラッチ回路に入力するデータ信号
およびクロック信号を差動信号にしている点である。す
なわち、図中のＤおよびで示したのが差動のデータ信
号の入力端子、またはCKおよび▲▼が差動のクロッ
ク信号の入力端子であり、その他は第14図と全く同様で
ある。 上記のようにデータ信号およびクロック信号を差動信
号にした理由は、一般に信号を差動信号にすると、信号
振幅を低減することが出来、その分だけ信号の遅延時間
を小さくすることが出来るという長所があるからであ
る。 次に、第17図は本発明の第10の実施例を示す回路図で
あり、前記第111図中のデコーダ２およびドライバ３を
パイポーラトランジスタ、抵抗および電流源で構成し、
クロック信号がＨレベルの時にホールド状態となるよう
にラッチ化した例を示している。 この回路の動作原理に関しては、例えば、特願昭62−
304998号の第７図において詳細に説明されている。な
お、前記第１図中のデコーダ２およびドライバ３をバイ
ポーラトランジスタ、抵抗および電流源で構成し、クロ
ック信号がＨレベルの時にスルー状態となるようにラッ
チ化することも同様に可能である。 次に、第18図は本発明の第11の実施例を示す回路図で
あり、デコーダ２およびドライバ３をバイポーラトラン
ジスタ、抵抗および電流源で構成してラッチ化したもう
１つの例を示している。 本実施例の特徴は、ラッチ化されたデコーダおよびド
ライバに入力するクロック信号を差動信号にしている点
である。このようすると、前記第16図の説明で述べたよ
うに、信号の遅延時間を小さくすることが出来る。ま
た、図中に破線で示したように、ラッチ化されたアドレ
スバッファに入力するクロック信号も差動信号にしても
よい。 次に、第19図（ａ），（ｂ）は本発明の第12の実施例
を示す回路図であり、センス回路５をバイポーラトラン
ジスタ、抵抗および電流源で構成しラッチ化した例を示
している。 まず、第19図（ａ）では、センス回路に入力するクロ
ック信号を差動信号にし、クロック信号CKがＨレベルの
時にスルー状態となるようにラッチ化した例を示してい
る。この回路の動作原理に関しては、例えば、特願昭63
−60377号の第８図に詳細に説明されている。 また、第19図（ｂ）は、センス回路をクロック信号▲
▼がＨレベルの時にホールド状態となるようにラッ
チ化した例を示している。なお、この図では、ベースに
ライトパルスWP0,WP1が入力され、エミッタがビット線
に接続され、コレクタが接地される書き込み用トランジ
スタを省略している。この回路の動作原理に関しては、
例えば、特願昭63−60377号の第１図において詳細に説
明されている。 なお、第19図（ｂ）の回路を第１図、第11図、第12図
または第13図中のセンス回路のように、クロック信号が
Ｈレベルの時にスルー状態となるようにラッチ化するに
は、第19図（ｂ）において、▲▼で示したクロック
信号の入力端子の前にインバータを挿入すればよい。 また、第１図、第12図においてクロック信号CLK′と
▲▼′の関係を逆にするか、第11図、第13図にお
いてラッチ回路のCKと▲▼の関係を逆にすれば、上
記インバータは不要となる。 次に、第20図は本発明の第13の実施例を示す回路図で
あり、第１図または第11図中のライトアンプ９およびラ
イトパルス発生回路11の前段のラッチ回路をバイポーラ
トランジスタ、抵抗および電流源で構成した例を示して
いる。 本実施例においては、ライトアンプ９をシリーズゲー
ト化することで、ライトアンプ自身をラッチ化してい
る。なお、本実施例ではクロック信号CLKがＨレベルの
時にホールド状態となるようにラッチ化しているが、ク
ロック信号がＨレベルの時にスルー状態となるようにラ
ッチ化することも同様に可能である。この回路の動作原
理は、前記第17図に示した回路と同様であり、クロック
信号CLKがＬレベルに切り換わるとスルー状態になり、W
Eバッファ７およびDIバッファ８の出力データに応じて
ライトアンプ９の出力信号が切り換わる。また、クロッ
ク信号CLKがＨレベルに切り換わるとホールド状態にな
り、WEバッファ７およびDIバッファ８の出力データが切
り換わっても、ライトアンプ９の出力信号は切り換わら
ない。 次に、第21図は本発明の第14の実施例を示す回路図で
あり、第１図または第11図中のライトアンプ９およびラ
イトパルス発生回路11の前段のラッチ回路10をバイポー
ラトランジスタ、抵抗および電流源で構成したもう１つ
の例を示している。 本実施例の特徴は、ラッチ化されたライトアンプに入
力するクロック信号を差動信号にしている点である。こ
のようすると、前記第16図の説明で述べたように、信号
の遅延時間を小さくすることが出来る。また、図中に破
線で示すように、ラッチ化されたWEバッファ７またはDI
バッファ８に入力するクロック信号も差動信号にしても
よい。 次に、第22図は本発明の第15の実施例を示す回路図で
あり、第１図または第11図中に示したライトパルス発生
回路11をバイポーラトランジスタ、抵抗および電流源で
構成した例を示している。 第22図において、VINはライトパルス発生回路前段の
ラッチ回路10の出力データを入力する端子、Vref1,Vref
2,Vref3は参照電位、WP,▲▼はライトパルス発生回
路11が出力するライトパルス信号である。また、同図上
段に示すカレントスイッチは、書き込み時におけるセル
選択信号に対するライトパルス信号のセットアップ時間
を調節するための遅延回路であり、同図中段に示すカレ
ントスイッチは、書き込み時におけるライトパルス信号
のパルス幅を調節するための遅延回路であり、同図下段
に示すOR（NOR）ゲートは、上記２個のカレントスイッ
チの出力信号に応じてライトパルス信号WP,▲▼を
発生する回路である。 次に、第23図は本発明の第16の実施例を示す回路図で
あり、第１図または第12図中に示した逆相のクロック信
号▲▼′を発生するインバータ12をバイポーラト
ランジスタ、抵抗および電流源で構成した例を示してい
る。 次に、第24図（ａ）〜（ｄ）は本発明の第17の実施例
を示す回路図であり、第１図または第11図中に示したメ
モリセルアレー４内のメモリセルをバイポーラトランジ
スタおよび抵抗またはSBD（Schottky Barrier Diode）
またはダイオードで構成した例を示している。 まず、第24図（ａ）に示すメモリセルは抵抗負荷形の
メモリセルである。また、第24図（ｂ）に示すメモリセ
ルは抵抗負荷とSBD負荷をメモリセルの駆動電流によっ
て切り換える負荷切り換え形のメモリセルである。ま
た、第24図（ｃ）に示すメモリセルはPNPトランジスタ
負荷形のメモリセルである。また、第24図（ｄ）に示す
メモリセルはダイオード結合形のメモリセルである。 なお、本実施例に示したバイポーラトランジスタを基
本として構成したメモリセルは、メモリセルの１例であ
り、本発明を実施するに当たっては、他の如何様なメモ
リセルを使用してもよい。 次に、第25図は本発明の第18の実施例を示す回路図で
あり、CMOSのインバータ（バッファ）をラッチ化した例
を示している。 この回路は、例えば、第１図、第11図、第12図および
第13図においてＤタイプ・フリップフロップで示したラ
ッチ回路として使用することが出来る。その場合には、
第25図の回路におけるＤがラッチ回路のデータ入力端
子、Ｑ、がデータ出力端子、CKおよび▲▼が差動
のクロック信号の入力端子となる。 次に、第26図は本発明の第19の実施例を示す回路図で
あり、CMOSのNAND（AND）ゲートをラッチ化した例を示
している。 この回路は、第12図および第13図からも判るように、
デコーダ、センス回路、ライトアンプ、ライトパルス発
生回路等、メモリ内の各所で使用することが出来る。 次に、第27図は本発明の第20の実施例を示す回路図で
あり、BiCMOSのインバータ（バッファ）をラッチ化した
例を示している。 この回路は、例えば、第１図、第11図、第12図および
第13図においてＤタイプ・フリップフロップで示したラ
ッチ回路として使用することが出来る。その場合には、
第27図の回路におけるＤがラッチ回路のデータ入力端
子、Ｑ、がデータ出力端子、CKおよび▲▼が差動
のクロック信号の入力端子となる。 次に、第28図は本発明の第21の実施例を示す回路図で
あり、BiCMOSのインバータ（バッファ）をラッチ化した
もう一つの例を示している。 この回路も、例えば、第１図、第11図、第12図および
第13図においてＤタイプ・フリップフロップで示したラ
ッチ回路として使用することが出来る。その場合、第28
図の回路におけるＤがラッチ回路のデータ入力端子、Ｑ
がデータ出力端子、CKおよび▲▼が差動のクロック
信号の入力端子となる。 次に、第29図は本発明の第22の実施例を示す回路図で
あり、メモリセルをMOSで構成し、センス回路をBiCMOS
で構成してラッチ化した例を示している。 本実施例は、センス回路に入力するクロック信号を差
動信号にし、クロック信号CKがＨレベルの時にスルー状
態となるようにラッチ化した例を示している。 次に、第30図は本発明の第23の実施例を示す回路図で
あり、CMOS−DRAM等で多用されているラッチ回路の例を
示している。 この回路は、例えば、第１図、第11図、第12図および
第13図においてＤタイプ・フリップフロップで示したラ
ッチ回路のうち、クロック信号の入力端子にCKなる記号
を付した回路、すなわちクロック信号がＨレベルの時に
スルー状態となるラッチ回路として使用することが出来
る。その場合、第30図の回路におけるＤがラッチ回路の
データ入力端子、Ｑ、がデータ出力端子、CKがクロッ
ク信号の入力端子となる。 次に、第31図は本発明の第24の実施例を示す回路図で
あり、CMOSで構成したラッチ回路のもう一つの例を示し
ている。 この回路は、例えば、第11図および第13図においてＤ
タイプ・フリップフロップで示したラッチ回路のうち、
クロック信号の入力端子に▲▼なる記号を付した回
路、すなわちクロック信号がＨレベルの時にホールド状
態となるラッチ回路として使用することが出来る。この
場合、第31図の回路におけるＤがラッチ回路のデータ入
力端子、Ｑ、がデータ出力端子、▲▼がクロック
信号の入力端子となる。 次に、第32図は本発明の第25の実施例を示す回路図で
あり、CMOSで構成したラッチ回路の更にもう一つの例を
示している。 本実施例の特徴は、ラッチ回路に入力するクロック信
号を差動信号にしている点である。すなわち、図中にCK
および▲▼で示したのが差動のクロック信号の入力
端子であり、その他は第30図または第31図と全く同様で
ある。 なお、以上の実施例においては、主にバイポーラ、MO
S、BiCMOS等のシリコン半導体を使用したスタティック
形RAMに関する例を多く例示したが、本発明は、これら
に限られるものではなく、例えば、III−Ｖ族半導体な
どシリコン以外の半導体やジョセフソン・デバイスなど
半導体以外のデバイスで構成したメモリ、あるいはスタ
ティック形、ダイナミック形、さらにRAM、ROM等、全て
のメモリに同様に適用出来ることは言うまでもない。
る。 この実施例は、アドレス入力端子A0,A1からデータ出
力端子DOに至る信号経路内に４段のラッチ回路を設け、
また書き込み制御信号入力端子WEおよびデータ入力端子
DIからメモリセル４に至る信号経路内にそれぞれ２段の
ラッチ回路を設けてメモリを構成した例を示している。 第１図において、A0,A1はアドレス入力端子、WEは書
き込み制御信号入力端子、DIはデータ入力端子、DOはデ
ータ出力端子である。またCLKはクロック信号である。
またＤタイプ・フリップフロップで示したのがラッチ回
路であり、Di（ｉ＝１〜７）がラッチ回路のデータ入力
端子、Ｑはデータ出力端子、CKはラッチ回路のスルー状
態とホールド状態を制御するクロック信号の入力端子で
ある。 第１図の実施例が前記第４図の回路と異なる点は、ク
ロック信号CLKをインバータ12に通すことによって相互
に逆相のクロック信号CLK′と▲▼′とを作り、
アドレスバッファ１とセンス回路５はクロック信号CL
K′で駆動し、ドライバ３と出力回路６はクロック信号
▲▼′で駆動することにより、アドレスバッファ
１とドライバ３、ドライバ３とセンス回路５、センス回
路５と出力回路６の各ラッチ回路を相互に逆相で駆動し
ている点である。 以下、上記のように構成することにより、前記のごと
き誤動作の問題が生じなくなる理由について説明する。 第２図は第１図の各ノードの信号波形の１例を示す図
である。第２図においては、前記第５図および第６図と
同様に、クロック信号CLK′の周期を1.0ns、Ｈレベルの
持続時間を0.3nsに設定している。したがって、逆相の
クロック信号▲▼′は周期が1.0ns,Lレベルの持
続時間0.3nsとなる。また、内部回路での信号の遅延時
間も前記第５図および第６図と同じ値、すなわちアドレ
スバッファ１からドライバ３までの遅延時間を0.4ns,ド
ライバ３からセンス回路５までの遅延時間を0.7ns,セン
ス回路５から出力回路６までの遅延時間を0.4ns,出力回
路６内の遅延時間を0.5nsと仮定している。 第２図においては、実線で示すように、まず、クロッ
ク信号CLK′が時刻0.0nsにおいてＨレベルに切り換わ
り、アドレスバッファ１とセンス回路５のラッチ回路が
スルー状態になると、アドレスバッファ入力信号D1がＨ
レベルであるのに対応して、ドライバ入力信号D2が、0.
4ns後、すなわち時刻0.4nsにおいてＨレベルに切り換わ
る。 なお、これ以前に、クロック信号CLK′が時刻0.3nsで
Ｌレベルに切り換わり、アドレスバッファ１とセンス回
路５のラッチ回路がホールド状態になるが、アドレスバ
ッファ１は、アドレスバッファ入力信号D1がＨレベルで
あるのに対応してＨレベルを出力し続けるので、ドライ
バ入力信号D2には影響を与えない。また、上記の時刻0.
3nsにおいてクロック信号▲▼′がＨレベルに切
り換わるので、ドライバ３と出力回路６のラッチ回路が
スルー状態になる。 上記のごとく時刻0.4nsにおいてドライバ入力信号D2
がＨレベルに切り換わると、既にドライバ３のラッチ回
路がスルー状態になっているので、センス回路入力信号
D3が、0.7ns後、すなわち時刻1.1nsにおいてＨレベルに
切り換わる。 以下同様に、センス回路入力信号D3が、時刻1.1nsに
おいてＨレベルに切り換わると、既に時刻1.0nsでセン
ス回路５のラッチ回路がスルー状態になっているので、
出力回路入力信号D4が、0.4ns後、すなわち時刻1.5nsで
Ｈレベルに切り換わる。また、この時、既に時刻1.3ns
で出力回路６のラッチ回路がスルー状態になっているの
で、出力回路出力信号DOが、0.5ns後、すなわち時刻2.0
nsでＨレベルに切り換わる。 上記の回路において着目すべき点は、前記の仮定によ
り、アクセス時間（アドレスバッファ入力信号から出力
信号までの遅延時間）が、0.4＋0.7＋0.4＋0.5＝2.0ns
であるにも係らず、読み出しサイクル時間を1.0nsにで
きる点にある。しかも、本実施例では、クロック信号CL
K′の位相がずれた場合、または内部回路における信号
の遅延時間がばらついた場合にも、出力信号が本来出力
されるべきサイクルと異なったサイクルで出力されてし
まうという問題が生じない。 以下、第２図を用いて、上記問題が生じない理由を説
明する。 例えば、前記第６図の場合と同様に、内部回路におけ
る信号の遅延時間がばらつき、アドレスバッファ１から
ドライバ３までの遅延時間が0.2nsに小さくなった場合
を考える。この場合における各ノードの信号波形を第２
図に破線で示す。 前記第６図の例では、ドライバ入力信号D2が時刻0.2n
sにおいてＨレベルに切り換わったとき、まだ、全ての
ラッチ回路がスルー状態にあるため、このドライバ入力
信号D2に対応して、センス回路入力信号D3が切り換わっ
てしまい、誤動作に至るが、本実施例においては、ドラ
イバ入力信号D2が0.2nsにおいてＨレベルに切り換わっ
たときには、まだ、ドライバ３のラッチ回路はスルー状
態になっていないため、このドライバ入力信号D2に対応
して、センス回路入力信号D3が切り換わってしまうとい
うことはない。すなわち、クロック信号CLK′が時刻0.3
nsでＬレベルに切り換わり、ドライバ３のラッチ回路が
スルー状態になってから、初めて、センス回路入力信号
D3が、0.7ns後、すなわち時刻1.0nsでＨレベルに切り換
わるのである。 以下同様に、センス回路入力信号D3は、時刻1.0nsで
Ｈレベルに切り換わるが、時刻1.0nsでセンス回路５の
ラッチ回路がスルー状態になるので、出力回路入力信号
D4が、0.4ns後、すなわち時刻1.4nsでＨレベルに切り換
わる。また、このとき、既に時刻1.3nsで出力回路６の
ラッチ回路がスルー状態になっているので、出力回路出
力信号DOが、0.5ns後、すなわち時刻1.9nsでＨレベルに
切り換わる。 上記のように本実施例においては、前記第６図の例と
は異なり、アドレスバッファ１からドライバ３までの遅
延時間が0.2nsに小さくなっても、出力回路出力信号DO
は本来出力されるべきサイクル（CLK′が時刻1.3nsでＬ
レベルに切り換わった後のサイクル）で出力される。 なお、上記の例は、内部回路における信号の遅延時間
がばらついた時について説明したが、クロック信号CL
K′の位相がずれた場合、例えば、CLK′が時刻0.3nsで
Ｌレベルに切り換わらず、時刻0.5nsでＬレベルに切り
換わった場合でも、同様の議論が成立し、誤動作を生じ
ることはない。 また、本実施例では、従来より余分な回路としては、
逆相のクロック信号▲▼′を発生するための回路
（インバータ12）が必要となるのみであり、クロック信
号を特別に高精度に制御する必要もない。 また、本実施例においても、更にもう一つ着目すべき
点がある。それは、前記第５図においては、出力回路出
力信号DOが、クロック信号CLKが時刻3.0nsで切り換わっ
た後のサイクル（時刻3.5ns）で出力されていたのに対
し、第２図においては、出力回路出力信号DOはクロック
信号CLK′が時刻1.3nsで切り換わった後のサイクル（時
刻2.0ns）で出力されている点である。すなわち、第２
図の方が1.5ns（3.5−2.0＝1.5）だけ早く出力信号DOが
出力されている。これは、本実施例を用いると、アドレ
スバッファ入力信号D1が入力されてから出力信号DOが出
力されるまでの時間、すなわち、アドレス入力端子から
データ出力端子に至る信号のトラベル時間を短縮できる
ことを意味している。なお、上記信号のトラベル時間を
短縮すると、その分、本メモリを組み込んだメモリシス
テムを高速化できることはいうまでもない。 次に、第１図に示した書き込み回路について説明す
る。この書き込み回路の第１の特徴は、書き込み制御信
号入力端子WEおよびデータ入力端子DIからメモリセル４
に至る信号経路内にそれぞれ２段のラッチ回路を設けて
いる点にある。このようにすると、書き込み制御信号入
力端子WEまたはデータ入力端子DIからメモリセル４に至
るまでの信号の遅延時間とメモリセルの反転時間との和
の時間よりも書き込みサイクル時間を小さくすることが
出来る。 以下、上記の理由を第３図を用いて説明する。 第３図は、第２図に示した信号波形に加えて書き込み
回路内の各ノードの信号波形の１例を示した図である。 なお、第３図の波形は、WEバッファ７またはDIバッフ
ァ８からライトパルス発生回路11の前段のラッチ回路10
までの遅延時間を0.4nsと仮定し、またメモリセルの反
転時間を0.5nsと仮定し、ライトパルス発生回路11は、
その前段のラッチ回路10に入力される信号D7に応じて、
0.4nsのセットアップ時間を取った後、幅が0.5nsのパル
ス信号を発生する回路であるものと仮定している。 まず、第３図に実線で示すように、クロック信号CL
K′が、時刻0.0nsでＨレベルに切り換わり、WEバッファ
７およびDIバッファ８のラッチ回路がスルー状態になる
と、WEバッファ７の入力信号D5およびDIバッファ８の入
力信号D6がＨレベルであるのに対応して、ラッチ回路10
の入力信号D7が、0.4ns後、すなわち時刻0.4nsでＨレベ
ルに切り換わる。このとき、既に時刻0.3nsで前段のラ
ッチ回路10がスルー状態になっているので、ライトパル
ス発生回路11は0.4nsのセットアップ時間を取った後、
すなわち時刻0.8nsから幅が0.5nsのパルス信号D9を発生
する。すなわち、本実施例では、前記の仮定により、書
き込み制御信号入力端子WEまたはデータ入力端子DIから
メモリセル４に至るまでの信号の遅延時間とメモリセル
の反転時間との和の時間が、0.4＋0.4＋0.5＝1.3nsであ
るにも係らず、書き込みサイクル時間を1.0nsにするこ
とが出来る。 次に、この書き込み回路の第２の特徴は、WEバッファ
７およびDIバッファ８のラッチ回路とライトパルス発生
回路11の前段のラッチ回路10とをそれぞれ逆相のクロッ
ク信号CLK′と▲▼′とで駆動している点にあ
る。このようにすると、クロックCLK′の位相がずれた
場合、または書き込み回路内での信号の遅延時間がばら
ついた場合に、ライトパルス発生回路11が出力するライ
トパルス信号が本来出力されるべきサイクルと異なった
サイクルで出力されてしまうという問題が生じることが
ない。この理由は、第３図に破線で示したように、前記
第２図で説明した議論がそのまま成立するからである。 次に、この書き込み回路の第３の特徴は、書き込み制
御信号入力端子WEまたはデータ入力端子DIからメモリセ
ル４に至る信号経路内に設けてあるラッチ回路の段数
を、アドレス入力端子A0,A1からメモリセル４に至る信
号経路内に設けているラッチ回路の段数と同じ（共に２
段）にしている点である。 上記のように構成すると、第３図に示すように、時刻
0.0nsでクロック信号CLK′がＨレベルに切り換わる前の
サイクルでＨレベルに切り換わるアドレスバッファ入力
信号D1、WEバッファ入力信号D5およびDIバッファ入力信
号D6に対応して、セルを駆動するセル選択信号D8及びラ
イトパルス信号D9が、時刻0.3nsでクロック信号CLK′が
Ｌレベルに切り換わった後の同じサイクル内で切り換わ
る。すなわち、このようにすると、或るアドレスに或る
データを書きたい場合、アドレス入力端子，書き込み制
御信号入力端子およびデータ入力端子にアドレス入力信
号，書き込み制御信号および入力データを同一サイクル
内で入力するようにさえすればよく、メモリ内部の動作
を全く気にする必要がなくなる。 次に、第８図は本発明の第２の実施例を示す信号波形
図であり、第１図に示したメモリに入力するクロック信
号CLK′および逆相のクロック信号▲▼′が前記
第２図または第３図と異なる例を示している。 すなわち、第２図または第３図の例では、クロックCL
K′の周期を1.0ns,Hレベルの持続時間を0.3nsに設定し
ていたが、第８図では、クロックCLK′の周期を1.0ns,H
レベルの持続時間を0.5nsに設定し、Ｈレベルの持続時
間とＬレベルの持続時間を等しくしている。このように
しても、メモリが正常に動作することは同図が示すよう
に明らかである。 また、本実施例でこのようなクロック信号を採用した
理由は、通常メモリシステム内で使用されるクロックの
多くは、Ｈレベルの持続時間とＬレベルの持続時間が等
しいクロックであることによる。このため本実施例で
は、メモリのクロック信号入力端子にメモリシステムの
クロック信号をそのまま入力することが可能となり、メ
モリシステムのクロック信号からＨレベルの持続時間と
Ｌレベルの持続時間が異なるクロック信号を特別に発生
させる必要がなくなる、という長所がある。 次に、第９図は本発明の第３の実施例を示す信号波形
図であり、第１図に示したメモリに入力するクロック信
号CLK′および逆相のクロック信号▲▼′が第２
図または第３図と異なるもう一つの例を示している。 すなわち、第２図または第３図では、クロック信号CL
K′の周期を1.0ns,Hレベルの持続時間を0.3nsに設定し
ていたが、第９図では、クロックCLK′の周期を1.3ns、
Ｈレベルの持続時間を0.5ns、Ｌレベルの持続時間を0.8
nsに設定している。このようにしても、メモリが正常に
動作することは同図が示すように明らかである。 また、本実施例で、このようなクロック信号を採用し
た理由は次のとおりである。すなわち、一般に、クロッ
ク信号のＨレベルの持続時間をクロック信号がＨレベル
のときにスルー状態となるラッチ回路から出力される信
号が次のラッチ回路に達するまでの遅延時間とほぼ等し
いかそれより大きく、Ｌレベルの持続時間をクロック信
号がＬレベルの時スルー状態となるラッチ回路から出力
される信号が次のラッチ回路に達するまでの遅延時間と
ほぼ等しいかそれより大きくすると、各信号の切り換わ
るタイミングが全てクロック信号の切り換わるタイミン
グから決まるようになるからである。 第１図の回路においては、クロック信号がＨレベルの
ときスルー状態となるのはアドレスバッファ１とセンス
回路５とのラッチ回路であるから、本実施例におけるク
ロック信号のＨレベルの持続時間は、アドレスバッファ
１からドライバ３までの遅延時間0.4nsとセンス回路５
から出力回路６までの遅延時間0.4nsとから上記の条件
に適合するように0.5nsに設定している。 また、第１図の回路においては、クロック信号がＬレ
ベルのときスルー状態となるのがドライバ３と出力回路
６とのラッチ回路であるから、本実施例におけるクロッ
ク信号のＬレベルの持続時間は、ドライバ３からセンス
回路５までの遅延時間0.7nsと出力回路６の遅延時間0.5
nsとから上記の条件に適合するように0.8nsに設定して
いる。 このため、第９図に示すように各信号の切り換わるタ
イミングは全てクロック信号の切り換わるタイミングか
ら決まっている。これによって次のごとき効果が得られ
る。すなわち前記第２図では、アドレスバッファ１から
ドライバ３までの遅延時間が0.2nsに小さくなった場
合、第２図に破線で示すように、出力回路出力信号DOは
本来出力されるべきサイクルで出力されてはいるもの
の、切り換わるタイミングが2.0nsから1.9nsにずれてい
たのに対し、第９図では、破線で示すように、遅延時間
が0.2nsに小さくなった場合でも出力回路出力信号DOの
切り換わるタイミングは2.3nsから変化しない。すなわ
ち、内部回路での信号の遅延時間がばらついても、出力
信号の切り換わるタイミングは常に一定となる。これ
は、このメモリを組み込んだメモリシステムにとって好
都合であることはいうまでもない。 次に、第10図は上記第３の実施例のもう１つの効果を
説明するための信号波形図であり、上記のようにクロッ
クを設定した場合における書き込み回路内の信号波形を
示している。 この場合も前記のように各信号の切り換わるタイミン
グが全てクロック信号の切り換わるタイミングから決ま
るようになる。したがって、前記第３図の場合には、WE
バッファ7,DIバッファ８から書き込みパルス発生回路11
の前段のラッチ回路10までの遅延時間が0.2nsに小さく
なった場合には、第３図に破線で示すようにライトパル
ス信号D3の切り換わるタイミングが0.8nsから0.7nsにず
れていたのに対し、第10図においては、破線で示すよう
に、遅延時間が小さくなった場合でもライトパルス信号
D3の切り換わるタイミングは0.9nsから変化しない。し
かも前記のように、アドレスバッファ１からドライバ３
までの遅延時間が小さくなってもセル選択信号D8の切り
換わるタイミングは0.7nsから変化しない。すなわち、
内部回路での信号の遅延時間がばらついても、セル選択
信号D8およびライトパルス信号D3の切り換わるタイミン
グは常に一定となる。したがって、従来、内部回路での
信号の遅延時間がばらつく分だけ大きくする必要のあっ
た書き込み時におけるセル選択信号に対するライトパル
ス信号のセットアップ時間を小さくすることが出来、そ
の分だけ更にサイクルを高速化することが出来る。 次に、第11図は本発明の第４の実施例のブロック図で
ある。 この第11図と第１図の違いは、第１図の回路ではアド
レスバッファ１とドライバ３、ドライバ３とセンス回路
５、センス回路５と出力回路６、WEバッファ７およびDI
バッファ８とライトパルス発生回路11の前段のラッチ回
路10をそれぞれ逆相のクロック信号CLK′と▲
▼′とで駆動していたのに対し、第11図では、それらの
各回路を全て同相のクロック信号CLKで駆動し、その代
りに、一方のラッチ回路は、クロック信号がＨレベルの
時スルー状態（または、ホールド状態）、他方のラッチ
回路は、クロック信号がＬレベルの時スルー状態（また
は、ホールド状態）となるように、相互に逆相で動作す
るラッチ回路を用いている点である。 すなわち、第11図において、Ｄタイプ・フリップフロ
ップで示したラッチ回路のうち、アドレスバッファ1,セ
ンス回路5,WEバッファ７およびDIバッファ８のラッチ回
路は、クロック信号CLKがＨレベルの時にスルーとなる
ラッチ回路であり、クロック信号の入力端子にCKなる記
号が付してある。それに対して、ドライバ3,出力回路６
およびライトパルス発生回路11の前段のラッチ回路10
は、クロック信号CLKがＬレベルの時にスルーとなるラ
ッチ回路であり、クロック信号の入力端子に▲▼な
る記号が付してある。 第11図の各ノードの信号波形は、第11図のクロック信
号CLKが第１図のクロック信号CLK′と同じ波形である仮
定すれば、第２図および第３図と全く同様となる。した
がって、第１図、第２図、第３図を用いて説明した第１
の実施例に関する議論が全く同様に成立する。すなわ
ち、本実施例のメモリにおいても、アクセス時間よりも
読み出しサイクル時間を小さくでき、かつ、クロック信
号CLKの位相がずれた場合、または内部回路での信号の
遅延時間がばらついた場合に、出力信号が本来出力され
るべきサイクルと異なったサイクルで出力されてしまう
という問題を生じることがない。また、アドレス入力端
子からデータ出力端子に至る信号のトラベル時間を短縮
することが出来る。また、書き込み制御信号入力端子ま
たはデータ入力端子からメモリセルに至るまでの記号の
遅延時間とメモリセルの反転時間との和の時間よりも書
き込みサイクル時間を小さくすることが出来る。また、
クロック信号CLKの位相がずれた場合、または書き込み
回路内での信号の遅延時間がばらついた場合にライトパ
ルス発生回路が出力するライトパルス信号が本来出力さ
れるべきサイクルと異なったサイクルで出力されてしま
うという問題を生じることがない。また、或るアドレス
に或るデータを書きたい場合、アドレス入力端子、書き
込み制御信号入力端子およびデータ入力端子にアドレス
入力信号、書き込み制御信号および入力データを同一サ
イクル内に入力するようにさえすればよく、メモリ内部
の動作を全く気にする必要がない。 また、本実施例においては、クロック信号はCLKのみ
でよいので、第１図における相互に逆相のクロック信号
を発生するための回路（インバータ12）が不要になり、
回路が更に簡略になる。 次に、第12図は本発明の第５の実施例のブロック図で
あり、第１図に示したデコーダ２、メモリセルアレー
４、ライトアンプ９およびライトパルス発生回路11を具
体的な論理ゲートで構成した例を示している。 すなわち、本実施例においては、デコーダ２を４個の
ANDゲートで構成し、メモリセルアレー４内のメモリセ
ルを３個のANDゲートとSRフリップフロップとで構成
し、ライトアンプ９を２個のANDゲートで構成し、ライ
トパルス発生回路11を２個の遅延回路DLおよび否定入力
を有するANDゲートで構成している。 なお、ライトパルス発生回路11内の１段目の遅延時間
DLは、書き込み時におけるセル選択信号に対するライト
パルス信号のセットアップ時間を調節するための回路で
あり、２段目の遅延回路DLは、書き込み時におけるライ
トパルス信号のパルス幅を調節するための回路である。 次に、第13図は本発明の第６の実施例を示すブロック
図であり、第11図に示したデコーダ２、メモリセルアレ
ー４、ライトアンプ９およびライトパルス発生回路11
を、第12図と同様に具体的な論理ゲートで構成した例を
示している。 次に、第14図は本発明の第７の実施例の回路図であ
り、第１図、第11図、第12図および第13図においてＤタ
イプ・フリップフロップで示したラッチ回路のうち、ク
ロック信号の入力端子にCKなる記号を付した回路、すな
わちクロック信号がＨレベルのときにスルー状態となる
ラッチ回路を、バイポーラトランジスタ、ダイオード、
抵抗および電流源で構成した例を示している。 第14図において、Ｄがラッチ回路のデータ入力端子、
Ｑ、がデータ出力端子、CKがラッチ回路のスルー状態
とホールド状態を制御するクロック信号の入力端子であ
り、Vrefl,Vref2は参照電位である。 この回路の動作原理に関しては、例えば、特開昭61−
29213号公報の第17図に関する説明に詳細に記載されて
いる。なお、本図はラッチ回路の基本構成を示した図で
あり、例えばバイポーラトランジスタの飽和防止のため
に、必要なノードにレベルシフト回路等を挿入しても構
わないし、入力段のエミッタホロワ等（第14図において
データＤまたはクロック信号CKがベースに入力されるト
ランジスタ、またはクロック信号CKがベースに入力され
るトランジスタのエミッタに接続されたダイオード）ま
たは出力段のエミッタホロワ等（第14図においてデータ
Ｑまたはをエミッタからを出力するトランジスタ）を
取り除いてもよい。このことは、以下に示す実施例に関
しても同様である。 次に、第15図は本発明の第８の実施例を示す回路図で
あり、第11図および第13図においてＤタイプ・フリップ
フロップで示したラッチ回路のうちクロック信号の入力
端子に▲▼なる記号を付した回路、すなわちクロッ
ク信号がＨレベルの時にホールド状態となるラッチ回路
を、バイポーラトランジスタ、ダイオード、抵抗および
電流源で構成した例を示している。 第15図において、▲▼がラッチ回路のスルー状態
とホールド状態を制御するクロック信号の入力端子であ
り、その他は第14図と全く同様である。 次に、第16図は本発明の第９の実施例を示す回路図で
あり、ラッチ回路をバイポーラトランジスタ、ダイオー
ド、抵抗および電流源で構成したもう１つの例を示して
いる。 本実施例の特徴は、ラッチ回路に入力するデータ信号
およびクロック信号を差動信号にしている点である。す
なわち、図中のＤおよびで示したのが差動のデータ信
号の入力端子、またはCKおよび▲▼が差動のクロッ
ク信号の入力端子であり、その他は第14図と全く同様で
ある。 上記のようにデータ信号およびクロック信号を差動信
号にした理由は、一般に信号を差動信号にすると、信号
振幅を低減することが出来、その分だけ信号の遅延時間
を小さくすることが出来るという長所があるからであ
る。 次に、第17図は本発明の第10の実施例を示す回路図で
あり、前記第111図中のデコーダ２およびドライバ３を
パイポーラトランジスタ、抵抗および電流源で構成し、
クロック信号がＨレベルの時にホールド状態となるよう
にラッチ化した例を示している。 この回路の動作原理に関しては、例えば、特願昭62−
304998号の第７図において詳細に説明されている。な
お、前記第１図中のデコーダ２およびドライバ３をバイ
ポーラトランジスタ、抵抗および電流源で構成し、クロ
ック信号がＨレベルの時にスルー状態となるようにラッ
チ化することも同様に可能である。 次に、第18図は本発明の第11の実施例を示す回路図で
あり、デコーダ２およびドライバ３をバイポーラトラン
ジスタ、抵抗および電流源で構成してラッチ化したもう
１つの例を示している。 本実施例の特徴は、ラッチ化されたデコーダおよびド
ライバに入力するクロック信号を差動信号にしている点
である。このようすると、前記第16図の説明で述べたよ
うに、信号の遅延時間を小さくすることが出来る。ま
た、図中に破線で示したように、ラッチ化されたアドレ
スバッファに入力するクロック信号も差動信号にしても
よい。 次に、第19図（ａ），（ｂ）は本発明の第12の実施例
を示す回路図であり、センス回路５をバイポーラトラン
ジスタ、抵抗および電流源で構成しラッチ化した例を示
している。 まず、第19図（ａ）では、センス回路に入力するクロ
ック信号を差動信号にし、クロック信号CKがＨレベルの
時にスルー状態となるようにラッチ化した例を示してい
る。この回路の動作原理に関しては、例えば、特願昭63
−60377号の第８図に詳細に説明されている。 また、第19図（ｂ）は、センス回路をクロック信号▲
▼がＨレベルの時にホールド状態となるようにラッ
チ化した例を示している。なお、この図では、ベースに
ライトパルスWP0,WP1が入力され、エミッタがビット線
に接続され、コレクタが接地される書き込み用トランジ
スタを省略している。この回路の動作原理に関しては、
例えば、特願昭63−60377号の第１図において詳細に説
明されている。 なお、第19図（ｂ）の回路を第１図、第11図、第12図
または第13図中のセンス回路のように、クロック信号が
Ｈレベルの時にスルー状態となるようにラッチ化するに
は、第19図（ｂ）において、▲▼で示したクロック
信号の入力端子の前にインバータを挿入すればよい。 また、第１図、第12図においてクロック信号CLK′と
▲▼′の関係を逆にするか、第11図、第13図にお
いてラッチ回路のCKと▲▼の関係を逆にすれば、上
記インバータは不要となる。 次に、第20図は本発明の第13の実施例を示す回路図で
あり、第１図または第11図中のライトアンプ９およびラ
イトパルス発生回路11の前段のラッチ回路をバイポーラ
トランジスタ、抵抗および電流源で構成した例を示して
いる。 本実施例においては、ライトアンプ９をシリーズゲー
ト化することで、ライトアンプ自身をラッチ化してい
る。なお、本実施例ではクロック信号CLKがＨレベルの
時にホールド状態となるようにラッチ化しているが、ク
ロック信号がＨレベルの時にスルー状態となるようにラ
ッチ化することも同様に可能である。この回路の動作原
理は、前記第17図に示した回路と同様であり、クロック
信号CLKがＬレベルに切り換わるとスルー状態になり、W
Eバッファ７およびDIバッファ８の出力データに応じて
ライトアンプ９の出力信号が切り換わる。また、クロッ
ク信号CLKがＨレベルに切り換わるとホールド状態にな
り、WEバッファ７およびDIバッファ８の出力データが切
り換わっても、ライトアンプ９の出力信号は切り換わら
ない。 次に、第21図は本発明の第14の実施例を示す回路図で
あり、第１図または第11図中のライトアンプ９およびラ
イトパルス発生回路11の前段のラッチ回路10をバイポー
ラトランジスタ、抵抗および電流源で構成したもう１つ
の例を示している。 本実施例の特徴は、ラッチ化されたライトアンプに入
力するクロック信号を差動信号にしている点である。こ
のようすると、前記第16図の説明で述べたように、信号
の遅延時間を小さくすることが出来る。また、図中に破
線で示すように、ラッチ化されたWEバッファ７またはDI
バッファ８に入力するクロック信号も差動信号にしても
よい。 次に、第22図は本発明の第15の実施例を示す回路図で
あり、第１図または第11図中に示したライトパルス発生
回路11をバイポーラトランジスタ、抵抗および電流源で
構成した例を示している。 第22図において、VINはライトパルス発生回路前段の
ラッチ回路10の出力データを入力する端子、Vref1,Vref
2,Vref3は参照電位、WP,▲▼はライトパルス発生回
路11が出力するライトパルス信号である。また、同図上
段に示すカレントスイッチは、書き込み時におけるセル
選択信号に対するライトパルス信号のセットアップ時間
を調節するための遅延回路であり、同図中段に示すカレ
ントスイッチは、書き込み時におけるライトパルス信号
のパルス幅を調節するための遅延回路であり、同図下段
に示すOR（NOR）ゲートは、上記２個のカレントスイッ
チの出力信号に応じてライトパルス信号WP,▲▼を
発生する回路である。 次に、第23図は本発明の第16の実施例を示す回路図で
あり、第１図または第12図中に示した逆相のクロック信
号▲▼′を発生するインバータ12をバイポーラト
ランジスタ、抵抗および電流源で構成した例を示してい
る。 次に、第24図（ａ）〜（ｄ）は本発明の第17の実施例
を示す回路図であり、第１図または第11図中に示したメ
モリセルアレー４内のメモリセルをバイポーラトランジ
スタおよび抵抗またはSBD（Schottky Barrier Diode）
またはダイオードで構成した例を示している。 まず、第24図（ａ）に示すメモリセルは抵抗負荷形の
メモリセルである。また、第24図（ｂ）に示すメモリセ
ルは抵抗負荷とSBD負荷をメモリセルの駆動電流によっ
て切り換える負荷切り換え形のメモリセルである。ま
た、第24図（ｃ）に示すメモリセルはPNPトランジスタ
負荷形のメモリセルである。また、第24図（ｄ）に示す
メモリセルはダイオード結合形のメモリセルである。 なお、本実施例に示したバイポーラトランジスタを基
本として構成したメモリセルは、メモリセルの１例であ
り、本発明を実施するに当たっては、他の如何様なメモ
リセルを使用してもよい。 次に、第25図は本発明の第18の実施例を示す回路図で
あり、CMOSのインバータ（バッファ）をラッチ化した例
を示している。 この回路は、例えば、第１図、第11図、第12図および
第13図においてＤタイプ・フリップフロップで示したラ
ッチ回路として使用することが出来る。その場合には、
第25図の回路におけるＤがラッチ回路のデータ入力端
子、Ｑ、がデータ出力端子、CKおよび▲▼が差動
のクロック信号の入力端子となる。 次に、第26図は本発明の第19の実施例を示す回路図で
あり、CMOSのNAND（AND）ゲートをラッチ化した例を示
している。 この回路は、第12図および第13図からも判るように、
デコーダ、センス回路、ライトアンプ、ライトパルス発
生回路等、メモリ内の各所で使用することが出来る。 次に、第27図は本発明の第20の実施例を示す回路図で
あり、BiCMOSのインバータ（バッファ）をラッチ化した
例を示している。 この回路は、例えば、第１図、第11図、第12図および
第13図においてＤタイプ・フリップフロップで示したラ
ッチ回路として使用することが出来る。その場合には、
第27図の回路におけるＤがラッチ回路のデータ入力端
子、Ｑ、がデータ出力端子、CKおよび▲▼が差動
のクロック信号の入力端子となる。 次に、第28図は本発明の第21の実施例を示す回路図で
あり、BiCMOSのインバータ（バッファ）をラッチ化した
もう一つの例を示している。 この回路も、例えば、第１図、第11図、第12図および
第13図においてＤタイプ・フリップフロップで示したラ
ッチ回路として使用することが出来る。その場合、第28
図の回路におけるＤがラッチ回路のデータ入力端子、Ｑ
がデータ出力端子、CKおよび▲▼が差動のクロック
信号の入力端子となる。 次に、第29図は本発明の第22の実施例を示す回路図で
あり、メモリセルをMOSで構成し、センス回路をBiCMOS
で構成してラッチ化した例を示している。 本実施例は、センス回路に入力するクロック信号を差
動信号にし、クロック信号CKがＨレベルの時にスルー状
態となるようにラッチ化した例を示している。 次に、第30図は本発明の第23の実施例を示す回路図で
あり、CMOS−DRAM等で多用されているラッチ回路の例を
示している。 この回路は、例えば、第１図、第11図、第12図および
第13図においてＤタイプ・フリップフロップで示したラ
ッチ回路のうち、クロック信号の入力端子にCKなる記号
を付した回路、すなわちクロック信号がＨレベルの時に
スルー状態となるラッチ回路として使用することが出来
る。その場合、第30図の回路におけるＤがラッチ回路の
データ入力端子、Ｑ、がデータ出力端子、CKがクロッ
ク信号の入力端子となる。 次に、第31図は本発明の第24の実施例を示す回路図で
あり、CMOSで構成したラッチ回路のもう一つの例を示し
ている。 この回路は、例えば、第11図および第13図においてＤ
タイプ・フリップフロップで示したラッチ回路のうち、
クロック信号の入力端子に▲▼なる記号を付した回
路、すなわちクロック信号がＨレベルの時にホールド状
態となるラッチ回路として使用することが出来る。この
場合、第31図の回路におけるＤがラッチ回路のデータ入
力端子、Ｑ、がデータ出力端子、▲▼がクロック
信号の入力端子となる。 次に、第32図は本発明の第25の実施例を示す回路図で
あり、CMOSで構成したラッチ回路の更にもう一つの例を
示している。 本実施例の特徴は、ラッチ回路に入力するクロック信
号を差動信号にしている点である。すなわち、図中にCK
および▲▼で示したのが差動のクロック信号の入力
端子であり、その他は第30図または第31図と全く同様で
ある。 なお、以上の実施例においては、主にバイポーラ、MO
S、BiCMOS等のシリコン半導体を使用したスタティック
形RAMに関する例を多く例示したが、本発明は、これら
に限られるものではなく、例えば、III−Ｖ族半導体な
どシリコン以外の半導体やジョセフソン・デバイスなど
半導体以外のデバイスで構成したメモリ、あるいはスタ
ティック形、ダイナミック形、さらにRAM、ROM等、全て
のメモリに同様に適用出来ることは言うまでもない。
以上述べてきたように、本発明を用いると、メモリの
駆動サイクルを高速化するのに好適であり、かつ、クロ
ック等の信号のタイミング設計が極めて容易なパイプラ
イン方式のメモリを実現することが出来る、という優れ
た効果が得られる。 すなわち、本発明においては、アクセス時間よりも読
み出しサイクル時間を小さくすることが出来、かつ、ク
ロック信号CLKの位相がずれた場合や内部回路での信号
の遅延時間がばらついた場合に、出力信号が本来出力さ
れるべきサイクルと異なったサイクルで出力されてしま
うという問題を生じることがない。また、アドレス入力
端子からデータ出力端子に至る信号のトラベル時間を短
縮することが出来る。また、書き込み制御信号入力端子
またはデータ入力端子からメモリセルに至るまでの信号
の遅延時間とメモリセルの反転時間との和の時間よりも
書き込みサイクル時間を小さくすることが出来る。ま
た、クロック信号CLKの位相がずれた場合や書き込み回
路内での信号の遅延時間がばらついた場合に、ライトパ
ルス発生回路が出力するライトパルス信号が本来出力さ
れるべきサイクルと異なったサイクルで出力されてしま
うという問題を生じることがない。また、或るアドレス
に或るデータを書きたい場合に、アドレス入力端子、書
き込み制御信号入力端子およびデータ入力端子にアドレ
ス入力信号、書き込み制御信号および入力データを同一
サイクル内で入力するようにさえすればよく、メモリ内
部の動作を全く気にする必要がない、等の多くの利点が
ある。
駆動サイクルを高速化するのに好適であり、かつ、クロ
ック等の信号のタイミング設計が極めて容易なパイプラ
イン方式のメモリを実現することが出来る、という優れ
た効果が得られる。 すなわち、本発明においては、アクセス時間よりも読
み出しサイクル時間を小さくすることが出来、かつ、ク
ロック信号CLKの位相がずれた場合や内部回路での信号
の遅延時間がばらついた場合に、出力信号が本来出力さ
れるべきサイクルと異なったサイクルで出力されてしま
うという問題を生じることがない。また、アドレス入力
端子からデータ出力端子に至る信号のトラベル時間を短
縮することが出来る。また、書き込み制御信号入力端子
またはデータ入力端子からメモリセルに至るまでの信号
の遅延時間とメモリセルの反転時間との和の時間よりも
書き込みサイクル時間を小さくすることが出来る。ま
た、クロック信号CLKの位相がずれた場合や書き込み回
路内での信号の遅延時間がばらついた場合に、ライトパ
ルス発生回路が出力するライトパルス信号が本来出力さ
れるべきサイクルと異なったサイクルで出力されてしま
うという問題を生じることがない。また、或るアドレス
に或るデータを書きたい場合に、アドレス入力端子、書
き込み制御信号入力端子およびデータ入力端子にアドレ
ス入力信号、書き込み制御信号および入力データを同一
サイクル内で入力するようにさえすればよく、メモリ内
部の動作を全く気にする必要がない、等の多くの利点が
ある。
第１図は本発明の第１の実施例を示すパイプラインメモ
リのブロック図、第２図は第１図の各ノードの信号波形
の１例を示す図、第３図は第１図の書き込み回路内の各
ノードの信号波形の１例を示す図、第４図はパイプライ
ンメモリの構成例を示すブロック図、第５図は第４図の
各ノードの信号波形の１例を示す図、第６図は第４図の
各ノードの信号波形の１例を示すもう一つの図、第７図
は第４図の各ノードの信号波形のもう一つの例を示す
図、第８図は本発明の第２の実施例を示す信号波形図で
あり、第１図に示したメモリに入力するクロック信号の
もう一つの例を示す図、第９図は本発明の第３の実施例
を示す信号波形図であり、第１図に示したメモリに入力
するクロック信号のさらにもう一つの例を示す図、第10
図は上記第３の実施例のもう１つの効果を説明するため
の信号波形図、第11図は本発明の第４の実施例を示すも
う一つのパイプラインメモリのブロック図、第12図は本
発明の第５の実施例を示す論理ゲートによるパイプライ
ンメモリの構成図、第13図は本発明の第６の実施例を示
す論理ゲートによるパイプラインメモリの構成図、第14
図は本発明の第７の実施例を示すラッチ回路の回路図、
第15図は本発明の第８の実施例を示すラッチ回路の回路
図、第16図は本発明の第９の実施例を示すラッチ回路の
回路図、第17図は本発明の第10の実施例を示すデコーダ
およびドライバの回路図、第18図は本発明の第11の実施
例を示すデコーダおよびドライバの回路図、第19図は本
発明の第12の実施例を示すセンス回路の回路図、第20図
は本発明の第13の実施例を示すライトアンプおよびライ
トパルス発生回路の前段のラッチ回路の回路図、第21図
は本発明の第14図の実施例を示すライトアンプおよびラ
イトパルス発生回路の前段のラッチ回路の回路図、第22
図は本発明の第15の実施例を示すライトパルス発生回路
の回路図、第23図は本発明の第16の実施例を示すインバ
ータ回路図、第24図は本発明の第17の実施例を示すメモ
リセルの回路図、第25図は本発明の第18の実施例を示す
もう一つのラッチ回路の回路図、第26図は本発明の第19
の実施例を示すNAND（AND）ゲートの回路図、第27図は
本発明の第20の実施例を示すさらに他のラッチ回路の回
路図、第28図は本発明の第21の実施例を示すさらに他の
ラッチ回路の回路図、第29図は本発明の第22の実施例を
示す他のセンス回路の回路図、第30図は本発明の第23の
実施例を示すさらに他のラッチ回路の回路図、第31図は
本発明の第24の実施例を示すさらに他のラッチ回路の回
路図、第32図は第25の実施例を示すさらに他のラッチ回
路の回路図である。 〈符号の説明〉 A0,A1……アドレス入力端子 WE……書き込み制御信号入力端子 DI……データ入力端子 DO……データ出力端子 CLK……クロック信号および該信号の入力端子 Di（ｉ＝１〜７）……ラッチ回路のデータ入力端子 Ｑ……ラッチ回路のデータ出力端子 CK、▲▼……ラッチ回路のクロック信号の入力端
子。
リのブロック図、第２図は第１図の各ノードの信号波形
の１例を示す図、第３図は第１図の書き込み回路内の各
ノードの信号波形の１例を示す図、第４図はパイプライ
ンメモリの構成例を示すブロック図、第５図は第４図の
各ノードの信号波形の１例を示す図、第６図は第４図の
各ノードの信号波形の１例を示すもう一つの図、第７図
は第４図の各ノードの信号波形のもう一つの例を示す
図、第８図は本発明の第２の実施例を示す信号波形図で
あり、第１図に示したメモリに入力するクロック信号の
もう一つの例を示す図、第９図は本発明の第３の実施例
を示す信号波形図であり、第１図に示したメモリに入力
するクロック信号のさらにもう一つの例を示す図、第10
図は上記第３の実施例のもう１つの効果を説明するため
の信号波形図、第11図は本発明の第４の実施例を示すも
う一つのパイプラインメモリのブロック図、第12図は本
発明の第５の実施例を示す論理ゲートによるパイプライ
ンメモリの構成図、第13図は本発明の第６の実施例を示
す論理ゲートによるパイプラインメモリの構成図、第14
図は本発明の第７の実施例を示すラッチ回路の回路図、
第15図は本発明の第８の実施例を示すラッチ回路の回路
図、第16図は本発明の第９の実施例を示すラッチ回路の
回路図、第17図は本発明の第10の実施例を示すデコーダ
およびドライバの回路図、第18図は本発明の第11の実施
例を示すデコーダおよびドライバの回路図、第19図は本
発明の第12の実施例を示すセンス回路の回路図、第20図
は本発明の第13の実施例を示すライトアンプおよびライ
トパルス発生回路の前段のラッチ回路の回路図、第21図
は本発明の第14図の実施例を示すライトアンプおよびラ
イトパルス発生回路の前段のラッチ回路の回路図、第22
図は本発明の第15の実施例を示すライトパルス発生回路
の回路図、第23図は本発明の第16の実施例を示すインバ
ータ回路図、第24図は本発明の第17の実施例を示すメモ
リセルの回路図、第25図は本発明の第18の実施例を示す
もう一つのラッチ回路の回路図、第26図は本発明の第19
の実施例を示すNAND（AND）ゲートの回路図、第27図は
本発明の第20の実施例を示すさらに他のラッチ回路の回
路図、第28図は本発明の第21の実施例を示すさらに他の
ラッチ回路の回路図、第29図は本発明の第22の実施例を
示す他のセンス回路の回路図、第30図は本発明の第23の
実施例を示すさらに他のラッチ回路の回路図、第31図は
本発明の第24の実施例を示すさらに他のラッチ回路の回
路図、第32図は第25の実施例を示すさらに他のラッチ回
路の回路図である。 〈符号の説明〉 A0,A1……アドレス入力端子 WE……書き込み制御信号入力端子 DI……データ入力端子 DO……データ出力端子 CLK……クロック信号および該信号の入力端子 Di（ｉ＝１〜７）……ラッチ回路のデータ入力端子 Ｑ……ラッチ回路のデータ出力端子 CK、▲▼……ラッチ回路のクロック信号の入力端
子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 邦彦 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 金谷 一男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大畠 賢一 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (72)発明者 櫻井 義彰 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (56)参考文献 特開 昭61−148692（ＪＰ，Ａ) 特開 昭61−237289（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/41 - 11/414
Claims (6)
- 【請求項１】複数段のラッチ回路を有し、そのうちの少
なくとも２段のラッチ回路は前段のラッチ回路の出力信
号が直接的に、または他の回路を経由して間接的に、次
段のラッチ回路の入力信号となるように接続され、か
つ、上記前段のラッチ回路と次段のラッチ回路とを相互
に逆相で動作させるように構成したことを特徴とするメ
モリ。 - 【請求項２】アドレス入力端子に入力されるアドレス信
号に応じて、データ出力端子からデータを出力する機能
を有するメモリにおいて、上記アドレス入力端子からデ
ータ出力端子に至る信号経路内に複数段のラッチ回路を
有し、そのうちの少なくとも２段のラッチ回路は前段の
ラッチ回路の出力信号が直接的に、または他の回路を経
由して間接的に、次段のラッチ回路の入力信号となるよ
うに接続され、かつ、上記前段と次段のラッチ回路に相
互に逆相のクロック信号を与えるか、または同相のクロ
ック信号が入力したとき一方のラッチ回路はスルー状
態、他方のラッチ回路はホールド状態となるラッチ回路
を用いたことを特徴とするメモリ。 - 【請求項３】書き込み制御信号入力端子に入力される書
き込み制御信号と、データ入力端子に入力されるデータ
とに応じて、アドレス入力端子に入力されるアドレス信
号で指定されたメモリセルにデータを書き込む機能を有
するメモリにおいて、上記書き込み制御信号入力端子ま
たはデータ入力端子から上記メモリセルに至る信号経路
内に複数段のラッチ回路を有し、そのうちの少なくとも
２段のラッチ回路は前段のラッチ回路の出力信号が直接
的に、または他の回路を経由して間接的に、次段のラッ
チ回路の入力信号となるように接続され、かつ、上記前
段と次段のラッチ回路に相互に逆相のクロック信号を与
えるか、または同相のクロック信号が入力したとき一方
のラッチ回路はスルー状態、他方のラッチ回路はホール
ド状態となるラッチ回路を用いたことを特徴とするメモ
リ。 - 【請求項４】第２請求項または第３請求項に記載のメモ
リにおいて、上記クロック信号は、Ｈレベルの持続時間
とＬレベルの持続時間とがほぼ等しいクロック信号であ
ることを特徴とするメモリ。 - 【請求項５】第２請求項または第３請求項に記載のメモ
リにおいて、上記クロック信号は、Ｈレベルの持続時間
が、クロック信号がＨレベルのときスルー状態となるラ
ッチ回路から出力される信号が次段のラッチ回路に達す
るまでの遅延時間とほぼ等しいかそれより大きく、Ｈレ
ベルの持続時間が、クロック信号がＬレベルのときスル
ー状態となるラッチ回路から出力される信号が次段のラ
ッチ回路に達するまでの遅延時間とほぼ等しいかそれよ
り大きいクロック信号であることを特徴とするメモリ。 - 【請求項６】書き込み制御信号入力端子に入力される書
き込み制御信号と、データ入力端子に入力されるデータ
とに応じて、アドレス入力端子に入力されるアドレス信
号で指定されたメモリセルにデータを書き込む機能を有
するメモリにおいて、上記アドレス入力端子から上記メ
モリセルに至る信号経路内と、上記書き込み制御信号入
力端子またはデータ入力端子から上記メモリセルに至る
信号経路内とに、同数段で、かつ複数段のラッチ回路を
備え、同信号経路内で、それぞれ前段のラッチ回路の出
力信号が直接的に、または他の回路を経由して間接的
に、次段のラッチ回路の入力信号となるように接続さ
れ、かつ、上記前段のラッチ回路と次段のラッチ回路と
を相互に逆相で動作させるように構成したことを特徴と
するメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63320379A JP2760431B2 (ja) | 1988-12-21 | 1988-12-21 | メモリ |
| US07/436,770 US5086414A (en) | 1988-11-17 | 1989-11-15 | Semiconductor device having latch means |
| KR1019890016689A KR0142572B1 (ko) | 1988-11-17 | 1989-11-17 | 래치수단을 갖는 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63320379A JP2760431B2 (ja) | 1988-12-21 | 1988-12-21 | メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02166696A JPH02166696A (ja) | 1990-06-27 |
| JP2760431B2 true JP2760431B2 (ja) | 1998-05-28 |
Family
ID=18120818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63320379A Expired - Lifetime JP2760431B2 (ja) | 1988-11-17 | 1988-12-21 | メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760431B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04176094A (ja) * | 1990-11-08 | 1992-06-23 | Nec Ic Microcomput Syst Ltd | メモリｉｃ |
| JP2830594B2 (ja) * | 1992-03-26 | 1998-12-02 | 日本電気株式会社 | 半導体メモリ装置 |
| JP2910677B2 (ja) * | 1996-06-21 | 1999-06-23 | 日本電気株式会社 | 同期式半導体記憶回路 |
| AU4222197A (en) * | 1997-09-19 | 1999-04-12 | Hitachi Limited | Synchronous integrated circuit device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148692A (ja) * | 1984-12-24 | 1986-07-07 | Nippon Telegr & Teleph Corp <Ntt> | 記憶装置 |
| US4685088A (en) * | 1985-04-15 | 1987-08-04 | International Business Machines Corporation | High performance memory system utilizing pipelining techniques |
-
1988
- 1988-12-21 JP JP63320379A patent/JP2760431B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02166696A (ja) | 1990-06-27 |
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