KR0142572B1 - 래치수단을 갖는 반도체장치 - Google Patents

래치수단을 갖는 반도체장치

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KR0142572B1
KR0142572B1 KR1019890016689A KR890016689A KR0142572B1 KR 0142572 B1 KR0142572 B1 KR 0142572B1 KR 1019890016689 A KR1019890016689 A KR 1019890016689A KR 890016689 A KR890016689 A KR 890016689A KR 0142572 B1 KR0142572 B1 KR 0142572B1
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노리유끼 혼마
구니히꼬 야마구찌
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요지 이데이
겐이찌 오하따
요시아끼 사꾸라이
준 에또
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미다 가쓰시게
가부시끼가이샤 히다찌세이사꾸쇼
다께이 유끼오
히다찌디바이스엔지니어링 가부시끼가이샤
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Abstract

내용없음.

Description

래치수단을 갖는 반도체장치
제1도는 파이프라인메모리의 구성예 및 본 발명자들이 발견한 문제점을 도시한 블록도.
제2도는 제1도의 각 노드의 신호파형의 1예를 도시한 도면.
제3도는 제1도의 각 노드의 신호파형의 1예를 도시한 또 하나의 도면.
제4도는 본 발명의 전체 개념을 설명하는 블록도.
제5도는 본 발명의 제1의 실시예를 도시한 파이프라인메모리의 블록도.
제6도는 제5도의 각 노드의 신호파형의 1예를 도시한 도면.
제7도는 제5도의 라이트회로내의 각 노드의 신호 파형의 1예를 도시한 도면.
제8도는 본 발명의 제2의 실시예를 도시한 신호파형도로서, 제5도에 도시한 메모리에 입력하는 클럭신호의 또 하나의 예를 도시한 도면.
제9도는 본 발명의 제3의 실시예를 도시한 신호파형도로서 제5도에 도시한 메모리에 이력하는 클럭신호의 또 하나의 예를 도시한 도면.
제10도는 제9도의 제3의 실시예의 또 하나의 효과를 설명하기 위한 신호 파형도.
제11도는 본 발명의 제4의 실시예를 도시한 또 하나의 파이프라인메모리의 블록도.
제12도는 본 발명의 제5의 실시예를 도시한 논리게이트에 의한 파이프라인메모리의 구성도.
제13도는 본 발명의 제6의 실시예를 도시한 논리게이트에 의한 파이프라인메모리의 구성도.
제14도는 본 발명의 제7의 실시예를 도시한 래치회로의 회로도.
제15도는 본 발명의 제8의 실시예를 도시한 래치회로의 회로도.
제16도는 본 발명의 제9의 실시예를 도시한 래치회로의 회로도.
제17도는 본 발명의 제10의 실시예를 도시한 디코더 및 구동회로의 회로도.
제18도는 본 발명의 제11의 실시예를 도시한 디코더 및 구동회로의 회로도.
제19도(a),(b)는 본 발명의 제12의 실시예를 도시한 센스회로의 회로도.
제20도는 본 발명의 제13의 실시예를 도시한 라이트앰프 및 라이트펄스발생회로의 전단의 래치회로의 회로도.
제21도는 본 발명의 제14의 실시예를 도시한 라이트앰프 및 라이트펄스발생회로의 전단의 래치회로의 회로도.
제22도는 본 발명의 제15의 실시예를 도시한 라이트펄스발생회로의 회로도.
제23도는 본 발명의 제16의 실시예를 도시한 인버터의 회로도.
제24도(a)~(d)는 본 발명의 제17의 실시예를 도시한 메모리셀의 회로도.
제25도는 본 발명의 제18의 실시예를 도시한 또 하나의 래치회로의 회로도.
제26도는 본 발명의 제19의 실시예를 도시한 NAND(AND)게이트의 회로도.
제27도는 본 발명의 제20의 실시예를 도시한 또 다른 래치회로의 회로도.
제28도는 본 발명의 제21의 실시예를 도시한 또 다른 래치회로의 회로도.
제29도는 본 발명의 제22의 실시예를 도시한 다른 센스회로의 회로도.
제30도는 본 발명의 제23의 실시예를 도시한 또 다른 래치회로의 회로도.
제31도는 본 발명의 제24의 실시예를 도시한 또 다른 래치회로의 회로도.
제32도는 본 발명의 제25의 실시예를 도시한 또 다른 래치회로의 회로도.
제33도는 본 발명의 제26의 실시예를 도시한 메모리 LIS의 블록도.
제34도는 본 발명에서 사용되는 래치회로의 1예의 회로도.
제35도는 본 발명에서사용되는 주종속방식의 래치회로의 1예의 회로도.
제36도는 디코더회로에 적합한 주종속방식의 래치회로의 실시예를 도시한 회로도.
제37도는 센스회로에 적합한 주종속 래치회로의 실시예를 도시한 회로도.
제38도는 본 발명에서 사용되는 CMOS 래치회로의 1예를 도시한 회로도.
제39도는 본 발명에서 사용되는 COMS 주종속래치의 1예를 도시한 회로도.
제40도는 CMOS 게이트를 주종속 래치화한 실시예를 도시한 회로도.
제41도는 CMOS 주종속 래치회로의 1예를 도시한 회로도.
제42도는 BiCMOS 주종속 래치의 실시예를 도시한 회로도.
제43도는 CMOS 주종속래치의 또 하나의 실시예를 도시한 회로도.
제44도는 MOS-DRAM 등에서의 다이내믹래치의 실시예를 도시한 회로도.
제45도는 제44도의 실시예를 구동하는 펄스타이밍의 실시예를 도시한 도면.
제46도는 BiCMOS 메모리의 센스회로에 적합한 주종속 래치회로의 실시예를 도시한 회로도.
제47도는 다상클럭을 사용한 본 발명의 제27의 실시예를 도시한 블록도.
제48도는 제47도의 실시예를 구동하기 위한 클럭의 1예를 도시한 도면.
＊도면의 주요부분에 대한 부호의 설명
1 : 어드레스 버퍼 2 : 디코더
3 : 구동회로 4 : 메모리셀어레이
5 : 센스 회로 6 : 출력회로
7 : WE 버퍼 8 : DI 버퍼
9 : 라이트 앰프 10 : 래치회로
11 : 라이트펄스발생회로 A0,A1 : 어드레스입력단자
WE : 라이트제어신호 입력단자 DI : 데이터입력단자
D0 : 데이터출력단자 CLK : 클럭신호
본 발명은 반도체집적회로에 관한 것으로, 특히 고속의 구동사이클을 요구하는 메모리에 적합한 메모리의 구성 및 구동기술에 관한 것이다.
또, 본 발명은 메모리 칩내에 여러개의 래치회로를 내장시킨 파이프라인메모리에 적합한 메모리 LSI와 이것을 사용한 디지탈장치에 관한 것이다.
메모리 LSI칩의 내부회로에 래치회로를 마련하는 예로서 일본국 특허공개공보 소화 58-128097호에 어드레스버퍼와 클럭버퍼를 래치회로로 한 예가 기술되어 있다.
일본국 특허 공개공보 소화 62-250584호에서는 어드레스래치회로와 출력데이타래치회로를 마련하여 각각의 래치회로의 래치타이밍을 제어하는 것에 의해 리드사이클을 고속화하고 있다.
일본국 특허공개공보 소화 62-250583호 및 동 소화 63-70996호에서는 어드레스 래치회로와 라이트제어신호를 래치하는 래치회로를 마련하여 라이트사이클을 고속화하고 있다.
그러나 상기한 방법중 어느 방법을 사용해도 리드사이클시간을 어드레스래치회로에서 출력데이타래치회로까지의 신호의 지연시간(즉, 액세스 시간)보다 크게 단축하는 것은 불가능하며, 또 라이트사이클시간을 라이트제어신호를 래치하는 래치회로에서 메모리셀까지의 신호의 지연시간과 메모리셀의 반전시간의 합보다 크게 단축하는 것은 불가능하였다.
상기한 바와 같이 종래의 메모리에 있어서 구동사이클의 고속화에 한계가 존재한 것은 고속화하고자 하는 신호경로내에 많아도 2단의 래치회로밖에 갖고 있지 않는 것에 원인이 있다. 따라서, 예를들면 리드사이클을 고속화하는 데는 어드레스래치회로에서 출력데이타래치회로까지의 신호경로내에서 신호의 지연시간이 정확하게 액세스 시간의 1/2로 되는 근방에 또하나의 1단의 래치회로(이하 중간래치회로라 한다)를 마련하면 된다.
이와같이 하면 어드레스 래치회로에서 중간래치회로까지의 신호의 지연시간 및 중간래치회로에서 출력데이타래치회로까지의 신호의 지연시간이 각각 액세스 시간의 약 1/2로 되므로 리드 사이클 시간을 액세스 시간의 약 1/2로 할 수 있게 된다.
즉, 메모리의 구동사이클을 고속화하는 데는 메모리의 내부회로를 가능한한 많이 래치화하여 어드레스 입력단자에서 데이타출력단자까지의 신호경로 및 라이트제어신호 입력단자에서 메모리셀까지의 신호경로를 래치회로에 의해 분할하는 것이 매우 효과적이다. 즉, 통상의 메모리에서는 사이클 시간, 즉 메모리에 액세스를 개시한 시점에서 다음의 액세스를 개시할 수 있는 시점까지의 시간은 액세스시간보다 짧게 할 수 없다. 그래서 LSI내의 다수의 회로를 래치화해서 소위 파이프라인 동작을 시키면 메모리내부의 각 래치 사이의 지연시간보다 약간 큰 사이클 시간으로 동작시킬 수 있으므로 메모리의 고속 동작(사이클시간이 짧다)이 가능하게 된다. 이하, 이와 같이 신호경로를 래치회로로 분할하여 구동사이클을 고속화한 메모리를 파이프라인방식의 메모리라 한다.
상기한 바와 같은 파이프라인방식의 메모리를 실현하기 위해서 본 발명자들은, 예를들면 미국특허출원 No.277261 (1988년 11월 29일 출원)에 기재된 바와 같이 메모리의 워드선(또는 비트선) 구동회로에 래치회로를 조합시킨 장치나 메모리의 센스회로에 래치회로를 조합시킨 장치를 이미 제안하고 있다.
상기와 같은 래치화된 구동회로 및 센스회로를 어드레스래치회로에서 출력데이타래치회로까지의 신호경로내에 마련하면, 예를들면 제1도에 도시한 바와 같은 메모리를 구성할 수가 있다. 제1도에서 A0,A1은 어드레스입력단자, CLK는 클럭신호 입력단자, D0는 데이타출력단자이다. 또, D형 플립플롭으로 나타낸 것이 래치회로 LT이며, 어드레스버퍼(1)내의 2개의 래치회로 LT가 제1단, 구동회로(3)내의 4개의 래치회로 LT가 제2단, 센스회로(5)내의 1개의 래치회로 LT가 제3단, 출력회로(6)내의 1개의 래치회로 LT가 제4단으로 된다. 또, Di(i=1~4)는 래치회로의 데이타입력단자, Q는 데이타출력단자, CK는 래치회로의 스루상태와 홀드상태를 제어하는 클럭신호의 입력단자이다. 이하 본 명세서의 도면중에서 이 단자에 CK의 기호를 부가했을 때, 그 래치회로는 클럭신호가 고레벨일때에 스루로 되는 래치회로이고, 이 단자에 CK의 기호를 부가했을 때는 그 래치회로는 클럭신호가 저레벨일때 스루로 되는 래치회로인 것을 나타낸다.
제2도는 상기 제1도의 각 노드의 신호파형의 1예를 도시한 도면이다. 제2도에서는 클럭신호 CLK의 주기를 1.0ns, 고레벨의 지속시간을 0.3ns에 설정하고 있다. 또, 내부회로에서의 신호의 지연시간을 다음과 같이 가정하고 있다. 즉, 어드레스버퍼(1)에서 구동회로(3)까지의 지연시간을 0.4ns, 구동회로(3)에서 센스회로(5)까지의 지연시간을 0.7ns, 센스회로(5)에서 출력회로(6)까지의 지연시간을 0.4ns, 출력회로(6)내의 지연시간을 0.5ns로 하고 있다.
상기 회로에 있어서 먼저 시각 0.0ns 에서 클럭신호 CLK가 고레벨로 전환되어 모든 래치회로가 스루상태로 되면, 예를들어 어드레스버퍼입력신호 D1이 고레벨인 것에 대응해서 구동회로 입력신호 D2가 0.4ns후, 즉 시각 0.4ns에 고레벨로 전환된다. 물론, 여기서 입력신호 D2은 어드레스신호로서, 디코더(2)에서 디코드되어 그 출력신호가 D2에 입력된다. 따라서 입력신호 D1이 고레벨일 때 입력신호 D2가 고레벨이라고 한정되지 않는다. 그러나 설명을 간단히 하기 위해 양자를 그 레벨로 하였다. 또한, 시각 0.3ns에서 클럭신호 CLK는 저레벨로 전환되어 모든 래치회로가 홀드상태로 되지만, 예를 들면 어드레스버퍼(1)은 어드레스버퍼입력신호 D1이 고레벨인 것에 대응해서 고레벨을 계속 출력하므로 구동회로입력신호 D2에는 영향을 주지 않는다.
다음에 시각 1.0ns에서 클럭신호 CLK가 재차 고레벨로 전환되어 모든 래치회로가 재차 스루홀로 되면, 예를 들어 구동회로입력신호 D2가 고레벨인 것에 대응해서 센스회로입력신호 D3이 0.7ns후, 즉 시각 1.7ns에 고레벨로 전환된다. 여기서도 입력신호 D3은 메모리셀어레이(4)의 출력신호로서 고레벨이라고 한정되지 않는 것은 상술한 바와 같다.
이하 마찬가지로 시각 2.0ns에서 클럭신호 CLK가 고레벨로 전환되면 센스회로입력신호 D3이 고레벨인 것에 대응해서 출력회로입력신호 D4가 0.4ns후, 즉 시각 2.4ns에서 고레벨로 전환되고, 시각 3.0ns에서 클럭신호 CLK가 고레벨로 전환되면 출력회로입력신호 D4가 고레벨인 것에 대응해서 출력회로출력신호 D0가 0.5ns후, 즉 시각 3.5ns에 고레벨로 전환된다.
상기 동작에서 주목해야 할 점은 이 메모리는 상기 가정에 의해 액세스시간(어드레스버퍼입력신호에서 출력신호까지의 지연시간)이 0.4+0.7+0.4+0.5=2.0ns임에도 불구하고, 리드사이클시간은 1.0ns로 할 수 있는 점이다.
그러나 상기 메모리에서는 클럭신호 CLK의 위상이 어긋났을 때, 또는 내부회로에서의 신호의 지연시간이 불안정했을 때에는 출력신호가 본래 출력되어야 할 사이클과는 다른 사이클에서 출력되고 만다는 문제가 발생한다.
다음에 제3도를 사용해서 상기 문제점을 설명한다.
제3도에서는 문제점을 명확하게 하기 위해서 어드레스버퍼입력신호 D1을 1회만 전환한 경우를 예시하고 있다.
제3도에서 실선으로 표시한 것이 본 메모리의 바람직한 파형으로서, 상술한 바와 같이 클럭신호 CLK가 시각 3.0ns에서 고레벨로 전환된 것에 대응해서 출력회로출력신호 D0가 시각 3.5ns에 고레벨로 전환된 경우를 나타내고 있다.
이것에 대해서 제3도에 점선으로 표시한 것은 문제가 발생하는 경우의 1예로서 내부회로에서의 신호의 지연시간이 불안정하여 어드레스버퍼(1)에서 구동회로(3)까지의 지연시간이 0.2ns로 작게 된 경우의 각 노드의 신호파형이다.
여기서 문제로 되는 것은 클럭신호 CLK가 시각 0.0ns에서 고레벨로 전환되어 모든 래치회로가 스루상태로 되고, 어드레스버퍼입력신호 D1이 고레벨인 것에 대응해서 구동회로입력신호 D2가 시각 0.2ns에서 고레벨로 전환된 후에 클럭신호 CLK가 시각 0.3ns에서 저레벨로 전환되어 있는 점이다. 즉, 구동회로입력신호 D2가 시각 0.2ns에서 고레벨로 전환되었을 때에는 아직 모든 래치회로가 스루상태에 있으므로, 이 구동회로입력신호 D2에 대응해서 센스회로입력신호 D3이 0.7ns후, 즉 시각 0.9ns에서 고레벨로 전환되고 만다. 이 때문에 다음의 클럭신호 CLK가 시각 1.0ns에서 고레벨로 전환되면, 센스회로입력신호 D3이 고레벨인 것에 대응해서 출력회로입력신호 D4가 0.4ns후, 즉 시각 1.4ns에서 고레벨로 전환되고, 클럭신호 CLK가 시각 2.0ns에서 고레벨로 전환되면 출력회로입력신호 D4가 고레벨인 것에 대응해서 출력회로출력신호 D0가 0.5ns후, 즉 시각 2.5ns에서 고레벨로 전환되고 만다. 즉 출력회로출력신호 D0가 본래 출력되어야 할 사이클(CLK가 시각 3.0ns에서 고레벨로 전환된 후의 사이클)과 다른 사이클(CLK가 시각 2.0ns에서 고레벨로 전환된 후의 사이클)에서 출력되고 만다.
그러나 이 메모리를 조립한 메모리시스템은 클럭신호 CLK가 시각 3.0ns에서 고레벨로전환된 후, 메모리의 출력신호 D0가 사이클에서 출력되게 설계되어 있으므로, 상기와 같은 현상이 발생하면 즉시 메모리시스템의 오동작을 야기시킨다.
이상 내부회로에서의 신호의 지연시간이 불안정한 경우의 문제점을 설명했지만 클럭신호 CLK의 위상이 어긋난 경우, 예를들면 클럭신호 CLK가 시각 0.3ns에서 저레벨로 전환되지 않고 시각 0.5ns에서 저레벨로 전환된 경우에 있어서도 상기와 같은 문제가 발생한다.
상기한 문제점을 해결하는 방법으로서는 여러가지 방법이 고려되지만 각각 또 다른 문제를 새로 일으킨다.
예를 들면, 상기 문제를 해결하는 제1의 방법으로서 어드레스버퍼에서 구동회로까지의 지연시간이 작게되어 구동회로입력신호 D2가 빨리 고레벨로 전환되어도 오동작을 하지 않도록 클럭신호 CLK가 저레벨로 전환되는 타이밍을 빨리, 즉 고레벨의 지속시간을 작게하는 방법이 고려된다. 그러나 클럭신호 CLK의 고레벨의 지속시간은 래치회로가 홀드해야 할 데이타를 입력하는 데 필요한 시간보다 작게할 수는 없다. 즉 클럭신호 CLK의 고레벨지속시간을 너무 작게 하면 래치회로가 오동작하고 만다.
또, 상기 문제를 해결하는 제2의 방법으로서, 어드레스버퍼와 구동회로 사이에 지연회로를 삽입하여 구동회로입력신호 D2의 고레벨로의 전환을 지연시키는 방법이 고려된다. 그러나 지연회로라 하는 여분의 회로가 필요하게 될 뿐만 아니라 구동회로입력신호 D2의 고레벨의 전환이 지연쪽으로 기울게 되고, 다음의 클럭신호 CLK가 저레벨로 저환된 후(시각 1.3ns 이후)에 구동회로입력신호 D2가 고레벨로 전환되면, 이것도 오동작으로 되고 만다.
본 발명에서는 3개 이상의 직렬로 접속된 회로블럭을 갖는 반도체장치에 있어서, 각각의 회로블럭은 래치수단을 포함하고, 또한 접속하는 2개의 회로블럭내의 래치수단이 동시에 스루상태로 되지 않도록 구성하는 것이다.
본 발명에서는 여러단의 래치를 포함하는 회로를 갖고, 그중 적어도 2단의 래치회로는 전단의 래치회로의 출력신호가 직접적으로, 또는 다른 회로를 경유해서 간접적으로 다음단의 래치회로의 입력신호로 되도록 접속되고, 동시에 전단의 래치회로와 다음단의 래치회로를 서로 역상으로 동작시키도록 구성하고 있다.
상기와 같은 문제는 전단의 래치회로의 출력신호가 직접적으로 또는 래치회로 이외의 회로를 경유해서 간적접으로 다음단의 래치회로의 입력신호로 되어 있는 2단의 래치회로가 동시에 스루상태로 되기 위해 발생한다. 예를들면, 상기 제3도의 예에서는 시각 0.0ns에서 클럭신호 CLK가 고레벨로 전환되어 어드레스버퍼(1)의 래치회로가 스루상태로 되고, 구동회로입력신호 D2가 시각 0.2ns에서 고레벨로 전환되었을 때 구동회로(3)의 래치회로로 스루상태에 있으므로, 이 구동회로입력신호 D2에 대응해서 센스회로입력신호 D3이 시각 0.9ns에서 고레벨로 전환되고 마는 것이다.
따라서 상기한 바와 같이 전단의 래치회로의 출력신호가 직접적으로 또는 래치회로 이외의 회로를 경유해서 간접적으로 다음단의 래치회로의 입력신호로 되어 있는 2단의 래치회로에서 전단의 래치회로와 다음단의 래치회로를 서로 역상으로 동작시키도록 구성하면, 2단의 래치회로는 동시에 스루상태로 될 수 없게 되어 상기와 같은 문제를 원리적으로 해결할 수가 있다.
또한, 전단의 래치회로와 다음단의 래치회로를 서로 역상으로 동작시키는 데는 전단과 다음단의 래치회로에 서로 역상의 클럭신호를 부여하던가 또는 동상의 클럭신호가 입력했을 때 한쪽의 래치회로는 스루상태, 다른 쪽의 래치회로는 홀드상태로 되는 래치회로를 사용하면 된다.
또, 본 발명의 다른 개념으로서 메모리회로를 구성하는 구성회로의 적어도 일부에 주종속의 래치회로를 사용하는 것이나 메모리회로를 구성하는 구성회로중 적어도 2개이상의 회로를 래치화하여 그들을 2상이상의 다상클럭으로 구동하는 것도 있다. 상기수단에 의하면 메모리를 고속화하기 쉬운 이점이 있다.
또, 메모리칩내에 여러개의 래치를 포함하는 메모리 LSI를 사용한 디지탈장치에서 상기 메모리회로를 갖고 이 메모리회로의 래치를 상기 디지탈장치의 주클럭의 주파수와 서로정수비로 되는 주파수의 클럭으로 구동하는 것으로 하였다.
상기한 수단에 의하면 디지탈장치의 메모리는 본 장치의 주클럭에 의한 동작에 비해서 고속으로 동작시킬 수 있는 이점이 있다.
주종속의 래치회로라 함은, 예를 들면 1개의 래치회로중의 주와 종속의 2개가 종속적으로 접속된 래치회로를 갖고, 이들의 래치회로를, 예를 들면 각각 서로 역상의 클럭으로 구동하는 구성을 갖고, 이것에 의해 입력정보는 주래치회로에 입력된 후 종속의 래치회로로 이동되어서 출력되게 된다.
이 회로는 동작가능한 최고 주파수이하에서 클럭의 주파수와는 관계없이 클럭에 의한 동기동작이 가능하다.
따라서 상기 수단은 클럭주파수를 크게 바꾸어도 안전하게 동작하는 파이프라인동작을 가능하게 하는 것이다.
또, 메모리 LSI내의 래치회로를 주종속화하는 대신에 서로 겹쳐지지 않는 위상관계에 있는 다상의 클럭으로 메모리 LSI내의 다수의 래치회로를 구동해도 된다.
이와 같은 수단에 의한 상기 수단의 클럭주기를 크게 바꾸어도 안정된 파이프라인 메모리동작을 가능하게 하는 것이다.
상기 수단의 경우인 래치회로는 주종속의 경우와 같이 2단구성을 필요로 하지 않으므로, 비교적 지연시간이 작아 메모리회로의 고속화를 용이하게 하고 있다.
또, 다수래치를 갖는 파이프라인 메모리를 사용하는 장치(예를들면, 계산기장치)에서 그 메모리에 상기 수단의 메모리회로를 갖고, 이 메모리회로의 래치를 디지탈장치의 주클럭의 주파수에 대하여 서로 정수비의 관계에 있는 주파수의 클럭으로 구동하는 상기 수단은 장치의 메모리동작을 장치의 주클럭동작에 비해 고속으로 시킬 수 있게 하는 것이다.
본 발명에서는 이상의 래치회로로서 완전하게 새로운 전용의 래치회로를 부가하지 않고 종래부터 메모리의 주변회로로서 사용되어 왔던 회로를 살려서 그것에 트랜지스터등의 부분을 약간 부가하여 그대로 래치화해서 사용하고 있다. 따라서 칩면적의 증가는 매주 적다. 또, 각 래치는 원래 있었던 회로를 래치화해서 사용하고 있으므로 지연시간의 증가도 매우 작다.
본 발명의 목적은 고속으로 출력할 수 있는 메모리를 제공하는 것이다.
본 발명의 다른 목적은 오동작이 적은 메모리를 제공하는 것이다.
본 발명의 다른 목적은 상기와 같은 클럭신호 CLK의 위상이 어긋난 경우나 내부회로에서의 신호의 지연시간이 불안정한 경우등에 발생하는 오동작의 문제를 원리적으로 해결하여 메모리의 구동사이클을 고속화하는 데 가장 적합한 파이프라인방식의 메모리를 제공하는 것이다.
본 발명의 또 다른 목적은 칩내에 여러개의 래치회로를 마련한 파이프라인메모리에 의해 초고속의 사이클에서 동작이 가능하며, 또 대단히 늦은 클럭이라도 대단히 빠른 클럭이라도, 즉 클럭주파수를 크게 바꾸어도 안정된 메모리동작이 가능한 파이프라인메모리를 제공하는 것이다. 또, 이와 같은 메모리를 사용해서 안정된 고속동작을 실행할 수 있는 디지탈장치를 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면으로 명확하게 될 것이다.
이하 본 발명의 구성에 대해서 실시예와 함께 설명한다.
제4도는 본 발명의 전체개념을 설명하기 위한 실시예를 도시한 도면이다. 본 실시예는 입력(IN)에서 출력(OUT)에 이르는 신호경로내에 신호를 유지하기 위해 래치수단, 구체적으로는 래치회로를 포함하는 회로블럭을 n(N≥3)개(CKT1~CKTn) 갖는 반도체집적회로를 나타내고 있다. 각 회로블럭에는 래치회로의 홀드상태와 스루상태를 제어하는 클럭신호(CKT1~CKTn)이 입력되어 있다. 각 회로블럭은 이 클럭신호에 동기해서 동작하고 있다. 본 발명은 (1) 제1클럭신호 CLK1과 제2클럭신호 CLK2를 서로 역상으로 한다. (2)CLK1과 CLK2를 서로 동상으로 하는 경우는 CLK1내의 래치회로가 홀드상태일 때 CLK2내의 래치회로가 스루상태로 되도록 래치회로를 구성한다. (3) CLK1 내의 래치회로 및 CLK2내의 래치회로를 주종석형 래치회로로 한다. (4) CLK1과 CLK2를 서로 다른 위상으로 한다는 것중 어느 하나를 채용하는 것이다. 이와같이 하면, 예를들면 각 회로블럭내에서의 신호의 지연시간이 불안정하다고 해도 종래와 같이 각 회로블럭은 동상에서 동작하고 있지 않으므로 오동작을 하지 않는다. 또한 여기서 n개의 클럭신호 CLKn은 n이 기수(3,5,7,...)인 경우 제1클럭신호 CLK1과 같은 신호이고, n이 우수(4,6,8,...)인 경우 제2클럭신호 CLK2와 같은 신호로 된다.
제5도는 본 발명의 제1의 실시예의 블럭도이다.
이 실시예는 어드레스입력단자 A0,A1에서 데이타출력단자 D0에 이르는 신호경로내에 4단의 래치회로를 마련하고, 또 라이트제어신호입력단자 WE 및 데이타입력단자 DI에서 메모리셀(4)에 이르는 신호경로내에 각각 2단의 래치회로를 마련해서 메모리를 구성한 예를 나타내고 있다.
제5도에서 A0,A1은 어드레스 입력단자, WE는 라이트제어신호입력단자, DI는 데이타입력단자, D0는 데이타출력단자이다. 또, CLK는 클럭신호이다. D형 플립플롭으로 나타낸 것이 래치회로로서, Di(i=1~7)가 래치회로의 데이타입력단자, Q는 데이타출력단자, CK는 래치회로의 스루상태와 홀드상태를 제어하는 클럭신호의 입력단자이다.
제5도의 실시예가 상기 제1도의 회로와 다른 점은 클럭신호 CLK를 인버터(12)로 통하게 하는 것에 의해서 서로 역상의 클럭신호 CLK'와
Figure kpo00001
를 만들어 어드레스버퍼(1)과 센스회로(5)는 클럭신호
Figure kpo00002
로 구동하고, 구동회로(3)과 출력회로(6)은 클럭신호
Figure kpo00003
로 구동하는 것에 의해 어드레스버퍼(1)과 구동회로(3), 구동회로(3)과 센스회로(5), 센스회로(5)와 출력회로(6)의 각 래치회로를 서로 역상으로 구동하고 있는 점이다.
다음에 상기와 같이 구성하는 것에 의해 상기와 같은 오동작의 문제가 발생하지 않는 이유에 대해서 설명한다.
제6도는 제5도의 각 노드의 신호파형의 1예를 도시한 도면이다. 제6도에서는 상기 제2도 및 제3도와 마찬가지로 클럭신호 CLK'의 주기를 1.0ns, 고레벨의 지속시간을 0.3ns에 설정하고 있다. 따라서 역상의 클럭신호
Figure kpo00004
는 주기가 1.0NS, 저레벨의 지속시간이 0.3ns로 된다. 또, 내부회로에서의 신호의 지연시간도 상기 제2도 및 제3도와 같은 값 즉, 어드레스버퍼(1)에서 구동회로(3)까지의 지연시간을 0.4ns, 구동회로(3)에서 센스회로(5)까지의 지연시간을 0.7ns, 센스회로(5)에서 출력회로(6)까지의 지연시간을 0.4ns, 출력회로(6)내의 지연시간을 0.5ns로 가정하고 있다.
제6도에서는 실선으로 표시된 바와 같이 먼저 클럭신호 CLK'가 시각 0.0ns에서 고레벨로 전환되어 어드레스버퍼(1)과 센스회로(5)의 래치회로가 스루상태로 되면, 어드레스버퍼입력신호 D1이 고레벨인 것에 대응해서 구동회로입력신호 D2가 0.4ns후, 즉 시각 0.4ns에서 고레벨로 전환된다.
또한, 이것 이전에 클럭신호 CLK'가 시각 0.3ns에서 저레벨로 전환되어 어드레스버퍼(1)과 센스회로(5)의 래치회로가 홀드상태로 되지만 어드레스버퍼(1)은 어드레스버퍼입력신호 D1이 고레벨인 것에 대응해서 고레벨을 계속 출력하므로 구동회로입력신호 D2에는 영향을 주지 않는다. 또, 상기 시각 0.3ns에서 클럭신호
Figure kpo00005
가 고레벨로 전환되므로, 구동회로(3)과 출력회로(6)의 래치회로가 스루상태로 된다.
상기와 같이 시각 0.4ns에서 구동회로입력신호 D2가 고레벨로 전환되면 이미 구동회로(3)의 래치회로가 스루상태로 되어 있으므로 센스회로입력신호 D3이 0.7ns후, 즉 시각 1.1ns에서 고레벨로 전환된다.
이하 마찬가지로 센스회로입력신호 D3이 시각 1.1ns에서 고레벨로 전환되면 이미 시각 1.0ns에서 센스회로(5)의 래치회로가 스루상태로 되어 있으므로 출력회로입력신호 D4가 0.4ns후, 즉 시각 1.5ns에 고레벨로 전환된다. 또, 이때 이미 시각 1.3ns에서 출력회로(6)의 래치회로가 스루상태로 되어 있으므로 출력회로출력신호 D0가 0.5ns 후, 즉 시각 2.0ns에서 고레벨로 전환된다.
상기 회로에서 주목해야 할 점은 상기한 가정에 의해 액세스 시간(어드레스버퍼입력신호에서 출력신호까지의 지연시간)이 0.4+0.7+0.4+0.5=2.0ns임에도 불구하고, 리드사이클시간은 1.0ns로 할 수 있는 점에 있다.
그리고, 본 실시예에서는 클럭신호 CLK'의 위상이 어긋난 경우, 또는 내부회로에서의 신호의 지연시간이 불안정한 경우에도 출력신호가 본래 출력되어야 할 사이클과 다른 사이클에서 출력되고 만다는 문제가 일어나지 않는다.
다음에 제6도를 사용해서 상기 문제점이 일어나지 않는 이유를 설명한다.
예를 들면, 상기 제3도의 경우와 마찬가지로 내부회로에서의 신호의 지연시간이 불안정하여 어드레스버퍼(1)에서 구동회로(3)까지의 지연시간이 0.2ns로 작게된 경우를 생각한다. 이 경우에 각 노드의 신호파형을 제6도에 점선으로 표시한다.
상기 제3도의 예에서는 구동회로입력신호 D2가 시각 0.2ns에서 고레벨로 전환되었을 때, 아직 모든 래치회로가 스루상태에 있으므로 이 구동회로입력신호 D2에 대응해서 센스회로입력신호 D3이 전환되어 오동작에 이른다. 그러나, 본 실시예에서는 구동회로입력신호 D2가 0.2ns에서 고레벨로 전환되었을 때, 아직 구동회로(3)의 래치회로는 스루상태로 되어 있지 않으므로 이 구동회로입력신호 D2에 대응해서 센스회로입력신호 D3이 전환된다는 일은 없다. 즉, 클럭신호 CLK'가 시각 0.3ns에서 저레벨로 전환되어 구동회로(3)의 래치회로가 스루상태로 되고 나서 비로서 센스회로입력신호 D3이 0.7ns후, 즉 시각 1.0ns에서 고레벨로 전환되는 것이다.
이하 마찬가지로 센스회로입력신호 D3은 시각 1.0ns에서 고레벨로 전환되지만 시각 1.0ns에서 센스회로(5)의 래치회로가 스루상태로 되므로 출력회로입력신호 D4가 0.4ns후, 즉 시각 1.4ns에서 고레벨로 전환된다. 또, 이때 이미 시각 1.3ns에서 출력회로(6)의 래치회로가 스루상태로 되어 있으므로 출력회로출력신호 D0가 0.5ns후, 즉 시각 1.9ns에서 고레벨로 전환된다.
상기와 같이 본 실시예에서는 상기 제3도의 예와는 달리 어드레스버퍼(1)에서 구동회로(3)까지의 지연시간 0.2ns로 작게되어도 출력회로출력신호 D0는 본래 출력되어야 할 사이클(CLK'가 시각 1.3ns에서 저레벨로 전환된 후의 사이클)에서 출력된다.
또, 상기한 예는 내부회로에서의 신호의 지연시간이 불안정했을 때에 대해서 설명하였지만 클럭신호 CLK'의 위상에 어긋난 경우, 예를 들면 CLK'가 시각 0.3ns에서 저레벨로 전환되지 않고 시각 0.5ns에서 저레벨로 전환된 경우라도 마찬가지의 이론이 성립하여 오동작을 일으키는 일은 없다.
본 실시예에서는 종래부터 여분의 회로로서는 역상의 클럭신호
Figure kpo00006
를 발생하기 위한 회로(인버터(12))가 필요하게 될 뿐이고, 클릭선호를 특별히 고정밀도로 제어할 필요는 없다.
또, 본 실시예에서는 또하나 주목해야 할 점이 있다. 그것은 상기 제2도에서는 출력회로출력신호 D0가 클럭신호 CLK가 시각 3.0ns에서 전환된 후의 사이클(시각 3.5ns)에서 출력되고 있던 것에 대하여 제6도에서는 출력회로출력신호 D0는 클럭신호 CLK'가 시각 1.3ns에서 전환된 후의 사이클(시각 2.0ns)에서 출력되고 있는 것이다. 즉, 제6도의 것이 1.5ns(3.5-2.0=1.5)만큼 빨리 출력신호 D0가 출력되고 있다. 이것은 본 실시예를 사용하면 어드레스버퍼입력신호 D1이 이력되고 나서 출력신호 D0가 출력되기까지의 시간, 즉 어드레스입력단자에서 데이타출력단자에 이르는 신호의 이동시간을 단축할 수 있는 것을 의미하고 있다.
또한, 상기 신호의 이동시간을 단축하면 그 만큼 본 메모리를 조립한 메모리시스템을 고속화할 수 있는 것은 물론이다.
다음에 제5도에 도시한 라이트회로에 대해서 설명한다. 이 라이트회로의 제1의 특징은 라이트제어신호입력단자 WE 및 데이타이력단자 DI에서 메모리셀어레이(4)에 이르는 신호경로내에 각각 2단의 래치회로를 마련하고 있는 점이다. 이와같이 하면 라이드제어신호입력단자 WE 또는 데이타이력단자 DI에서 메모리셀어레이(4)에 이르기까지의 신호의 지연시간과 메모리셀의 반전시간의 합의 시간보다 라이트사이클 시간을 작게할 수가 있다.
다음에 상기한 이유를 제7도에 따라 설명한다.
제7도는 제6도에 도시한 신호파형에 가해서 라이프회로내의 각 노드의 신호파형의 1예를 도시한 도면이다.
그리고 제7도의 파형은 WE 버퍼(7) 또는 DI 버퍼(8)에서 라이트펄스발생회로(11)의 전단의 래치회로(10)까지의 지연시간을 0.4ns로 가정하고, 메모리셀의 반전시간을 0.5ns로 가정하며, 라이트펄스발생회로(11)는 그 전단의 래치회로(10)으로 입력되는 신호 D7에 따라서 0.4ns의 세트업시간을 취한후 폭이 0.5ns의 펄스신호를 발생하는 회로인 것으로 가정하고 있다.
먼저, 제7도에 실선으로 표시한 바와 같이 클럭신호 CLK'가 시간 0.0ns에서 고레벨로 전환되어 WE 버퍼(7) 및 DI 버퍼(8)의 래치회로가 스루상태로 되면 WE 버퍼(7)의 입력신호 D5및 DI 버퍼(8)의 입력신호 D6이 고레벨인 것에 대응해서 래치회로(10)의 입력신호 D7이 0.4ns후, 즉 시각 0.4ns에서 고레벨로 전환된다. 이때 이미 시각 0.3ns에서 전단의 래치회로(10)이 스루상태로 되어 있으므로 라이트펄스발생회로(11)은 0.4ns의 세트업 시간을 취한후, 즉 시각 0.8ns에서 특히 0.5ns의 펄스신호 D9를 발생한다. 즉, 본 실시예에서는 상기 가정에 의해 라이드제어신호입력단자 WE 또는 데이타이력단자 DI에서 메모리셀어레이(4)에 이르기까지의 신호의 지연시간과 메모리셀의 반전시간의 합의 시간이 0.4+0.4+0.5=1.3ns임에도 불구하고, 라이트사이클시간을 1.0ns로 할 수가 있다.
다음에 이 라이트회로의 제2의 특징은 WE 버퍼(7) 및 DI 버퍼(8)의 래치회로와 라이트펄스발생회로(11)의 전단의 래치회로(10)을 각각 역상의 클럭신호 CLK'와
Figure kpo00007
로 구동하고 있는 점에 있다. 이와 같이 하면, 클럭 CLK'의 위상이 어긋난 경우 또는 라이트회로내에서의 신호의 지연시간이 불안정한 경우에 라이트펄스발생회로(11)이 출력하는 라이트펄스신호가 본래 출력되어야 할 사이클과 다른 사이클에서 출력되고 만다는 문제가 일어나는 일이 없다. 그 이유는 제7도에 점선으로 표시한 바와 같이 상기 제6도에서 설명한 이론이 그때로 성립하기 때문이다.
다음에 이 라이트회로의 제3의 특징은 라이드제어신호입력단자 WE 또는 데이타이력단자 DI에서 메모리셀어레이(4)에 이르는 신호경로내에 마련한 래치회로의 단수를 어드레스입력단자 A0,A1에서 메모리셀어레이(4)에 이르는 신호경로내에 마련한 래치회로의 단수와 같게(모두 2단)하고 있는 점이다.
상기와 같이 구성하면 제7도에 도시한 바와 같이 시각 0.0ns에서 클럭신호 CLK'가 고레벨로 전환되기 전의 사이클에서 고레벨로 전환되는 어드레스버퍼입력신호 D1, WE 버퍼입력신호 D5및 DI 버퍼입력신호 D6에 대응해서 셀을 구동하는 셀선택신호 D8및 라이트펄스신호 D9가 시각 0.3ns에서 클럭신호 CLK'가 저레벨로 전환된 후의 같은 사이클내에서 전환된다. 즉, 이와같이 하면 어떤 어드레스에 어떤 데이타를 라이트하고자 하는 경우 어드레스입력단자, 라이트제어신호입력단자 및 데이타입력단자에 어드레스입력신호, 라이트제어신호 및 입력데이타를 동일 사이클내에서 입력하도록 하면 되어 메모리내부의 동작을 전혀 염려할 필요가 없게 된다.
다음에 제8도는 본 발명의 제2의 실시예를 도시한 신호파형도로서, 제5도에 도시한 메모리에 입력하는 클럭신호 CLK' 및 역상의 클럭신호
Figure kpo00008
가 상기 제6도 및 제7도와 다른 예를 나타내고 있다.
즉, 제6도 또는 제7도의 예에서는 클럭신호 CLK'의 주기를 1.0ns, 고레벨의 지속시간을 0.3ns에 설정하고 있었지만, 제8도에서는 클럭신호 CLK'의 주기를 1.0ns, 고레벨의 지속시간을 0.5ns에 설정하여 고레벨의 지속시간과 저레벨의 지속시간을 동일하게 하고 있다. 이와 같이 해도 메모리가 정상으로 동작하는 것은 동일 도면이 나타낸 바와 같이 명확하다.
또, 본 실시예에서 이와 같은 클럭신호를 사용한 이유는 통상 메모리시스템내에서 사용되는 클럭의 대부분이 고레벨의 지속시간과 저레벨의 지속시간이 같은 클럭인 것에 의한다. 이 때문에 본 실시예에서는 메모리의 클럭 신호입력단자에 메모리시스템의 클럭신호를 그대로 입력할 수가 있게 되어 메모리시스템의 클럭신호에서 고레벨의 지속시간과 저레벨의 지속시간이 다른 클럭신호를 특별히 발생시킬 필요가 없게 된다는 장점이 있다.
다음에 제9도는 본 발명의 제3의 실시예를 도시한 신호파형도로서, 제5도에 도시한 메모리에 입력하는 클럭신호 CLK' 및 역상의 클럭신호
Figure kpo00009
가 상기 제6도 또는 제7도와 다른 또하나의 예를 나타내고 있다.
즉, 제6도 또는 제7도에서는 클럭신호 CLK'의 주기를 1.0ns, 고레벨의 지속시간을 0.3ns에 설정하고 있었지만, 제9도에서는 클럭신호 CLK'의 주기를 1.3ns, 고레벨의 지속시간을 0.5ns, 저레벨의 지속시간을 0.8ns로 설정하고 있다. 이와 같이 하여도 메모리가 정상으로 동작하는 것은 동일 도면이 나타낸 바와 같이 명확하다.
본 실시예에서 이와 같은 클럭신호를 사용한 이유는 다음과 같다. 즉, 일반적으로 클럭신호의 고레벨의 지속시간을 클럭신호가 고레벨일 때에 스루상태로 되는 래치회로에서 출력되는 신호가 다음의 래치회로에 도달할 때 까지의 지연시간과 거의 같던가 그것보다 크고, 저레벨의 지속시간을 클럭신호가 저레벨일 때 스루상태로 되는 래치회로에서 출력되는 신호가 다음의 래치회로에 도달할 때까지의 지연시간과 거의 같던가 그보다 크게 하면, 각 신호가 전환되는 타이밍이 모두 클럭신호가 전환되는 타이밍으로 결정되도록 되기 때문이다.
제5도의 회로에서는 클럭신호가 고레벨일 때 스루상태로 되는 것은 어드레스버퍼(1)과 센스회로(5)의 래치회로이므로 본 실시예에서의 클럭신호의 고레벨의 지속시간은 어드레스버퍼(1)에서 구동회로(3)까지의 지연시간 0.4ns와 센스회로(5)에서 출력회로(6)가지의 지속시간 0.4ns에서 상기 조건에 적합하도록 0.5ns에 설정하고 있다.
또, 제5도의 회로에서는 클럭신호가 저레벨일 때 스루상태로 되는 것이 구동회로(3)과 출력회로(6)의 래치회로이므로, 본 실시예에서의 클럭신호의 저레벨의 지속시간은 구동회로(3)에서 센스회로(5)까지의 지연시간 0.7ns와 출력회로(6)의 지연시간 0.5ns에서 상기 조건에 적합하도록 0.8ns로 설정하고 있다.
이 때문에 제9도에 도시한 바와 같이 각 신호가 전환되는 타이밍은 모두 클럭신호가 전환되는 타이밍으로 결정되고 있다. 이것에 의해서 다음과 같은 효과가 얻어진다. 즉, 상기 제6도에서는 어드레스버퍼(1)에서 구동회로(3)까지의 지연시간이 0.2ns로 작게된 경우, 제6도에 점선으로 표시한 바와 같이 출력회로출력신호 D0는 본래 출력되어야 할 사이클에서 출력되고 있다. 그러나, 전환되는 타이밍이 2.0ns에서 1.9ns로 어긋난 것에 대하여 제9도에서는 점선으로 표시한 바와 같이 지연시간이 0.2ns로 작게 된 경우라도 출력회로출력신호 D0가 전환되는 타이밍은 2.3ns에서 변화하지 않는다. 즉, 내부회로에서의 신호의 지연시간이 불안정해도 출력신호가 전환되는 타이밍은 항상 일정하게 된다. 이것은 이 메모리를 조립한 메모리시스텝으로서 매우 적합한 것은 물론이다.
제10도는 상기 제3도의 실시예의 또하나의 효과를 설명하기 위한 신호파형도로서, 상기한 바와 같이 클럭을 설정한 경우에서의 라이트회로내의 신호파형을 나타내고 있다.
이 경우도 상기와 같이 각 신호가 전환되는 타이밍이 모두 클럭신호가 전환되는 타이밍으로 결정되게 된다. 따라서, 상기 제7도에서 WE 버퍼(7), DI 버퍼(8)에서 라이트펄스발생회로(11)의 전단의 래치회로까지의 지연시간이 0.2ns로 작게된 경우에는 제7도에 점선으로 표시한 바와 같이 라이트펄스신호 D9가 전환되는 타이밍이 0.8ns에서 0.7ns로 어긋나 있었다.
이것에 대하여 제10도에서는 점선으로 표시한 바와 같이 지연시간이 작게된 경우라도 라이트펄스신호 D9가 전환되는 타이밍은 0.9ns에서 변화하지 않는다. 그리고, 상기와 같이 어드레스버퍼(1)에서 구동회로(3)까지의 지연시간이 작게되어도 셀선택신호 D8이 전환되는 타이밍은 0.7ns에서 변화하지 않는다. 즉, 내부회로에서의 신호의 지연시간이 불안정해도 셀선택신호 D8및 라이트펄스신호 D9가 전환되는 타이밍은 항상 일정하게 된다. 따라서 종래 내부회로에서의 신호의 지연시간이 어긋난 만큼 크게 할 필요가 있었던 라이트시의 셀선택신호에 대한 라이트펄스신호의 세트업시간을 작게할 수 있어 그만큼 사이클을 더욱 고속화할 수가 있다.
다음에 제11도는 본 발명의 제4의 실시예의 블럭도이다.
이 제11도와 제5도의 차이는 제5도의 회로에서 어드레스버퍼(1)와 구동회로(3), 구동회로(3)과 센스회로(5), 센스회로(5)와 출력회로(6), WE 버퍼(7) 및 DI 버퍼(8)과 라이트펄스발생회로(11)의 전단의 래치회로(10)을 각각 DUR상의 클럭신호 CLK'와
Figure kpo00010
로 구동하고 있었던 것에 대하여, 제11도에서는 그들의 각 회로를 모두 동상의 클럭신호 CLK로 구동하고, 그 대신에 한쪽의 래치회로는 클럭신호가 고레벨일 때 스루상태(또는 홀드상태), 다른쪽의 래치회로는 클럭신호가 저레벨일때 스루상태(또는 홀드상태)로 되도록 서로 역상으로 동작하는 래치회로를 사용하고 있는 점이다.
즉, 제11도에서 D형 플립플롭으로 나타낸 래치회로중 어드레스버퍼(1), 센스회로(5), WE 버퍼(7) 및 DI 버퍼(8)의 래치회로는 클럭신호 CLK가 고레벨일때 스루로 되는 래치회로로서, 클럭신호의 입력단자에 CK의 기호를 부가하고 있다. 그것에 대해서 구동회로(3), 출력회로(6) 및 라이트펄스발생회로(11)의 전단의 래치회로(10)은 클럭신호 CLK가 저레벨일 때 스루로 되는 래치회로로서, 클럭신호의 입력단자에
Figure kpo00011
의 부호를 부가하고 있다.
제11도의 각 노드의 신호파형도는 제11도의 클럭신호 CLK가 제5도의 클럭신호 CLK'와 같은 파형이라고 가정하면 제6도 및 제7도와 완전히 마찬가지로 된다. 따라서, 제5도, 제6도, 제7도를 사용해서 설명한 제1의 실시예에 관한 이론이 완전히 동일하게 성립된다. 즉, 본 실시예의 메모리에서도 액세스시간보다 리드사이클시간을 작게할 수 있고, 또한 클럭신호 CLK의 위상이 어긋난 경우 또는 내부회로에서의 신호의 지연시간이 불안정한 경우에 출력시간이 본래 출력되어야 할 사이클 다른 사이클에서 출력되고 만다는 문제를 일으키는 일이 없다. 또, 어드레스입력단자에서 데이타출력단자에 이르는 신호의 이동시간을 단축할 수가 있다. 또, 라이트제어신호입력단자 또는 데이타입력단자에서 메모리셀에 이르기까지의 신호의 지연시간과 메모미셀의 반전시간의 합의시간보다 라이트사이클시간을 작게할 수가 있다. 클럭신호 CLK의 위상이 어긋난 경우 또는 라이트회로내에서의 신호의 지연시간이 불안정한 경우에 라이트펄스발생회로가 출력하는 라이트펄스신호가 본래 출력되어야 할 사이클과 다른 사이클에서 출력되고 만다는 문제를 일으키는 일이 없다. 또한, 어떤 어드레스에 어떤 데이타를 라이트하고자 하는 경우 어드레스입력단자, 라이트제어신호입력단자 및 데이타입력단자에 어드레스입력신호, 라이트제어신호 및 입력데이타를 동일 사이클내로 입력하도록만 하면 되어 메모리내부의 동작을 전혀 염려할 필요가 없다.
또, 본 실시예에서 클럭신호는 CLK만으로 되므로, 제5도에서의 서로 역상의 클럭신호를 발생하기 위한 회로(인버터(12))가 불필요하게 되어 회로가 더욱 간략하게 된다.
다음에 제12도는 본 발명의 제5의 실시예의 블럭도로서, 제5도에 도시한 디코더(2), 메모리셀어레이(4), 라이트앰프(9) 및 라이트펄스발생회로(11)을 구체적인 논리게이트로 구성한 예를 나타내고 있다.
즉, 본 실시예에서는 디코더(2)를 4개의 AND 게이트로 구성하고, 메모리셀어레이(4)내의 메모리셀을 3개의 AND 게이트와 SR플립플롭으로 구성하고, 라이트앰프(9)를 2개의 AND 게이트로 구성하고, 라이트펄스발생회로(11)을 2개의 지연회로 DL과 부정입력을 갖는 AND 게이트로 구성하고 있다.
또한, 라이트펄스발생회로(11)내의 1단째의 지연회로 DL은 라이트시의 셀선택신호에 대한 라이트펄스신호의 세트업시간을 조절하기 위한 회로이고, 2단째의 지연회로 DL은 라이트시의 라이트펄스신호의 펄스폭을 조절하기 위한 회로이다.
다음에서 제13도에 본 발명의 제6의 실시예를 도시한 블럭도로서, 제11도에 도시한 디코더(2), 메모리셀어레이(4), 라이트앰프(9) 및 라이트펄스발생회로(11)을 제12도와 마찬가지로 구체적인 논리게이트로 구성한 예를 나타내고 있다.
다음에 제14도는 본 발명의 제7의 실시예의 회로도로서 제5도, 제11도, 제12도 및 제13도에서 D형 플립플롭으로 나타낸 래치회로중 클럭신호의 입력단자에 CK의 기호를 부가한 회로, 즉 클럭신호가 고레벨일 때에 스루상태로 되는 래치회로를 바이폴라트랜지스터, 다이오드, 저항 및 전류원으로 구성한 예를 나타내고 있다.
제14도에서 D가 래치회로의 데이타입력단자, Q,
Figure kpo00012
가 데이타출력단자, CK가 래치회로의 스루상태와 홀드상태를 제어하는 클럭신호의 입력단자이고, Vref1, Vref2는 참조전위이다.
이 회로의 동작원리에 관해서는, 예를 들면 일본국 특허 공개공보 소화 61-29213호의 제17도에 관한 설명에 상세히 기재되어 있다. 또한, 동일 도면은 래치회로의 기본 구성을 도시한 도면으로서, 예를 들면 바이폴라트랜지스터의 포화방지를 위해서 필요한 노드에 레벨시프트회로등을 삽입해도 상관없고, 입력단의 이미터폴로워등(제14도에서 데이타 D 또는 클럭신호 CK가 베이스로 입력되는 트랜지스터 또는 클럭신호 CK가 베이스로 입력되는 트랜지스터의 이미터에 접속된 다이오드) 또는 출력단의 이미터폴로워(제14도에서 데이타 Q 또는
Figure kpo00013
를 이미터에서 출력하는 트랜지스터)를 제거해도 좋다. 이것은 다음에 기술하는 실시예 관해서도 마찬가지이다.
다음에 제15도는 본 발명의 제8의 실시예를 도시한 회로도로서, 제11도 및 제13도에서 D형 플립플롭으로 나타낸 래치회로중 클럭신호의 입력단자에 CK의 기호를 부가한 회로, 즉 클럭신호가 고레벨일 때에 홀드상태로 되는 래치회로를 바이폴라트랜지스터, 다이오드, 저항 및 전류원으로 구성한 예를 도시하고 있다.
제15도에서
Figure kpo00014
가 래치회로의 스루상태와 홀드상태를 제어하는 클럭신호의 입력단자이고, 그 이외는 제14도와 같다.
다음에 제16도는 본 발명의 제9의 실시예를 도시한 회로도로서, 래치회로를 바이폴라트랜지스터, 다이오드, 저항 및 전류원으로 구성한 또 하나의 예를 도시한 것이다.
본 실시예의 특징은 래치회로에 입력하는 데이타신호 및 클럭신호를 차동신호로 하고 있는 점이다. 즉, 도면중의 D 및
Figure kpo00015
로 표시한 것이 차동의 데이타신호의 입력단자, 또 CK 및
Figure kpo00016
가 차동의 클럭신호의 입력단자이고 그 이외는 제14도와 같다.
상기와 같이 데이타신호 및 클럭신호를 차동신호로 한 이유는 일반적으로 신호를 차동신호로 하면 신호진폭을 저감할 수가 있어 그만큼 신호의 지연시간을 작게할 수 있다는 장점이 있기 때문이다.
다음에 제17도는 본 발명의 제10의 실시예를 도시한 회로도로서, 상기 제11도중의 디코더(2) 및 구동회로(3)을 바이폴라트랜지스터, 저항 및 전류워으로 구성하고 클럭신호가 고레벨일 때에 홀드상태로 되도록 래치화 한 예를 도시한 것이다.
이 회로의 동작원리에 관해서는, 예를 들면 일본국 특허출원 소화 62-304998호의 제7도에서 상세히 설명되어 있다. 또한, 상기 제5도중의 디코더(2) 및 구동회로(3)을 바이폴라트랜지스터, 저항 및 전류원으로 구성하고, 클럭신호가 고레벨일 때에 스루상태로 되도록 래치화하는 것도 마찬가지로 가능하다.
다음에 제18도는 본 발명의 제11의 실시예를 도시한 회로도로서, 디코더(2) 및 구동회로(3)을 바이폴라트랜지스터, 저항 및 전류원으로 구성해서 래치화한 또 하나의 예를 도시한 것이다.
본 실시예의 특징은 래치화된 디코더 및 구동회로에 입력하는 클럭신호를 차동신호로 하고 있는 점이다. 이와 같이 하면 상기 제16도의 설명에서 기술한 바와 같이 신호의 지연시간을 작게할 수가 있다. 또, 도면중에 점선으로 표시한 바와 같이 래치화된 어드레스버퍼에 입력하는 클럭신호도 차동신호로 해도 좋다.
다음에 제19도(a),(b)는 본 발명의 제12의 실시예를 도시한 회로도로서, 센스회로(5)를 바이폴라트랜지스터, 저항 및 전류원으로 구성하여 래치화한 예를 도시하고 있다.
먼저, 제19도(a)에서는 센스회로에 입력하는 클럭신호를 차동신호로 하여 클럭신호 CK가 고레벨일 때에 스루상태로 되도록 래치화한 예를 나타내고 있다. 이 회로의 동작원리에 관해서는, 예를들면 일본국 특허출원 소화 63-60377호의 제8도에 상세히 설명되어 있다.
또, 제19도(b)는 센스회로를 클럭신호가 고레벨일 때 홀드상태로 되도록 래치화한 예를 나타내고 있다. 또한 이 도면에서는 베이스에 라이트펄스 WP0, WP1이 입력되고, 이미터가 비트선에 접속되며, 컬렉터가 접지되는 라이트용트랜지스터를 생략하고 있다. 이 회로의 동작원리에 관해서는, 예를 들면 일본국 특허출원 소화 63-60377호의 제1도에 상세히 설명되어 있다.
또한, 제19도(b)의 회로를 제5도, 제11도, 제12도 또는 제13도중의 센스회로와 같이 클럭신호가 고레벨일 때 스루홀로 되도록 래치화하는 데는 제19도(b)에서로 표시한 클럭신호의 입력단자앞에 인버터를 삽입하면 된다.
그리고, 제5도, 제12도에서 클럭신호 CLK'와
Figure kpo00018
의 관계를 역으로 하던가, 제11도, 제13도에서 래치회로의 CK와의 관계를 역으로 하면 상기 인버터는 불필요하게 된다.
다음에 제20도는 본 발명의 제13의 실시예를 도시한 회로도로서, 제5도 또는 제11도중의 라이트앰프(9) 및 라이트펄스발생회로(11)의 전단의 래치회로를 바이폴라트랜지스터, 저항 및 전류원으로 구성한 예를 도시한 것이다.
본 실시예에서는 라이트앰프(9)를 직렬게이트화하는 것으로 라이트앰프 자체를 래치화하고 있다. 또한, 본 실시예에서는 클럭신호 CLK가 고레벨일 때에 홀드상태로 되도록 래치화하고 있지만, 클럭신호가 고레벨일 때 스루상태로 되도록 래치화하는 것도 마찬가지로 가능하다. 이 회로의 동작원리는 상기 제17도에 도시한 회로와 마찬가지로서, 클럭신호 CLK가 저레벨로 전환되면 스루상태로 되어 WE 버퍼(7) 및 DI 버퍼(8)의 출력데이타에 따라서 라이트앰프(9)의 출력신호가 전환된다. 또, 클럭신호 CLK가 고레벨로 전환되면 홀드상태로 되어 WE 버퍼(7) 및 DI 버퍼(8)의 출력데이타가 전환되어도 라이트앰프(9)의 출력신호는 전환되지 않는다.
다음에 제21도는 본 발명의 제14의 실시예를 도시한 회로도로서, 제5도 또는 제11도중의 라이트앰프(9) 및 라이트펄스발생회로(11)의 전단의 래치회로(10)를 바이폴라트랜지스터, 저항 및 전류원으로 구성한 또하나의 예를 도시한 것이다.
본 실시예의 특징은 래치화된 라이트앰프에 입력하는 클럭신호를 차동신호로 하고 있는 점이다. 이와 같이 하면 상기 제16도에서 설명한 바와 같이 신호의 지연시간을 작게할 수가 있다. 또 도면중에 점선으로 표시한 바와 같이 래치화된 WE 버퍼(7) 또는 DI 버퍼(8)에 입력하는 클럭신호도 차동신호로 해도 된다.
다음에 제22도는 본 발명의 제15도의 실시예를 도시한 회로도로서, 제5도 또는 제11도중에 도시한 라이트펄스발생회로(11)을 바이폴라트랜지스터, 저항 및 전류원으로 구성한 예를 도시한 것이다.
제22도에서 VIN은 라이트펄스발생회로 전단의 래치회로(10)의 출력데이타를 입력하는 단자, Vref1, Vref2, Vref3은 참조전위, WP,
Figure kpo00019
는 라이트펄스발생회로(11)이 출력하는 라이트펄스신호이다. 또, 동일도면의 상단에 표시한 전류스위치는 라이트시의 셀선택신호에 대한 라이트펄스신호의 세트업 시간을 조절하기 위한 지연회로이고, 동일 도면 중단에 표시한 전류스위치는 라이트시의 라이트펄스신호의 펄스폭을 조절하기 위한 지연회로이고, 하단에 표시한 OR(NOR)게이트는 상기 2개의 전류스위치의 출력신호에 따라서 라이트펄스신호 WP,
Figure kpo00020
를 발생하는 회로이다.
다음에 제23도는 본 발명의 제16의 실시예를 도시한 회로도로서, 제5도 또는 제12도중에 도시한 역상의 클럭신호
Figure kpo00021
를 발생하는 인버터(12)를 바이폴라트랜지스터, 저항 및 전류원으로 구성한 예를 도시한 것이다.
다음에 제24도(a)~(d)는 본 발명의 제17의 실시예를 도시한 회로도로서, 제5도 또는 제11도에 도시한 메모리셀어레이(4)내의 메모리셀을 바이폴라트랜지스터 및 저항 또는 SBD(Schottky Barrier Diode) 또는 다이오드로 구성한 예를 도시한 것이다.
먼저 제24도(a)에 도시한 메모리셀은 저항부하형의 메모리셀이다. 또, 제24(b)에 도시한 메모리셀은 저항부하와 SBD 부하를 메모리셀의 구동전류로 전환하는 부하전환형의 메모리셀이다. 또, 제24도(c)에 도시한 메모리셀은 PNP 트랜지스터부하형의 메모리셀이다. 그리고 제24도(d)에 도시한 메모리셀은 다이오드결합형의 메모리셀이다.
또한, 본 실시예에 기재한 바이폴라트랜지스터를 기본으로 해서 구성한 메모리셀은 메모리셀의 1예이고, 본 발명을 실시함에 있어서는 다른 어떠한 메모리셀을 사용해도 좋다.
다음에 제25도는 본 발명의 제18의 실시예를 도시한 회로도로서, CMOS의 인버터(버퍼)를 래치화한 예를 도시한 것이다.
이 회로는, 예를 들면 제5도, 제11도, 제12도 및 제13도에서 D형 플립플롭으로 나타낸 래치회로로서 사용할 수 있다. 그 경우에는 제25도의 회로에서의 D가 래치회로의 데이타입력단자, Q,
Figure kpo00022
가 데이타출력단자, CK와
Figure kpo00023
가 차동의 클럭신호의 입력단자로 된다.
다음에 제26도는 본 발명의 제19의 실시예를 도시한 회로도로서, CMOS의 NAND(AND) 게이트를 래치화한 예를 도시한 것이다.
이 회로는 제12도 및 제13도에서도 알 수 있는 바와 같이 디코더, 센스회로, 라이트앰프, 라이트펄스발생회로 등 메모리내의 각 장소에서 사용할 수가 있다.
다음에 제27도는 본 발명의 제20의 실시예를 도시한 회로도로서, BiCMOS인버터(버퍼)를 래치화한 예를 도시한 것이다.
이 회로는, 예를 들면 제5도, 제11도, 제12도 및 제13도에서 D형 플립플롭으로 나타낸 래치회로로서 사용할 수 있다. 그 경우에는 제27도의 회로에서의 D가 래치회로의 데이타입력단자, Q,
Figure kpo00024
가 데이타출력단자, CK와
Figure kpo00025
가 차동의 클럭신호의 입력단자로 된다.
다음에 제28도는 본 발명의 제21의 실시예를 도시한 회로도로서, BiCMOS인버터(버퍼)를 래치화한 또 하나의 예를 도시한 것이다.
이 회로도, 예를 들면 제5도, 제11도, 제12도 및 제13도에서 D형 플립플롭으로 나타낸 래치회로로서 사용할 수 있다. 그 경우, 제28도의 회로에서의 D가 래치회로의 데이타입력단자, Q,
Figure kpo00026
가 데이타출력단자, CK와
Figure kpo00027
가 차동클럭신호의 입력단자로 된다.
다음에 제29도는 본 발명의 제22의 실시예를 도시한 회로도로서, 메모리셀을 MOS로 구성하고, 센스회로를 BiCMOS로 구성해서 래치화한 예를 도시한 것이다.
본 실시예는 센스회로에 입력하는 클럭신호를 차동신호로 하여 클럭신호 CK가 고레벨일 때 스루상태로 되도록 래치화한 예를 도시한 것이다.
다음에 제30도는 본 발명의 제23의 실시예를 도시한 회로도로서, CMOS-DRAM 등에서 많이 이용되고 있는 래치회로의 예를 도시한 것이다.
이 회로는, 예를 들면 제5도, 제11도, 제12도 및 제13도에서 D형 플립플롭으로 나타낸 래치회로중 클럭신호의 입력단자에 CK의 기호를 붙인 회로, 즉 클럭신호가 고레벨일 때 스루상태로 되는 래치회로로서 사용할 수 있다. 그 경우 제30도의 회로에서 D가 래치회로의 데이타입력단자, Q,
Figure kpo00028
가 데이타출력단자, CK가 클럭신호의 입력단자로 된다.
다음에 제31도는 본 발명의 제24의 실시예를 도시한 회로도로서, CMOS로 구성한 래치회로의 또하나의 예를 도시한 것이다.
이 회로는, 예를 들면 제11도 및 제13도에서 D형 플립플롭으로 나타낸 래치회로중 클럭신호의 입력단자에
Figure kpo00029
의 기호를 붙인 회로, 즉 클럭신호가 고레벨일 때 홀드상태로 되는 래치회로로서 사용할 수 있다. 그 경우 제31도의 회로에서 D가 래치회로의 데이타입력단자, Q,
Figure kpo00030
가 데이타출력단자,
Figure kpo00031
가 클럭신호의 입력단자로 된다.
다음에 제32도는 본 발명의 제25의 실시예를 도시한 회로도로서, CMOS로 구성한 래치회로의 또하나의 예를 도시한 것이다.
본 실시예의 특징은 래치회로에 입력하는 클럭신호를 차동신호로 하고 있는 점이다. 즉, 도면에 CK 및
Figure kpo00032
로 나타낸 것이 차동의 클럭신호의 입력단자이고, 그 이외는 제30도 또는 제31도와 마찬가지이다.
또한, 이상의 실시예에서는 주로 바이폴라, MOS, BiCMOS 등의 실리콘반도체를 사용한 스테이틱형 RAM에 관한 예를 많이 예시하였지만, 본 발명은 이것에 한정된 것은 아니고, 예를 들면 Ⅲ-V족 본도체등 실리콘 이외의 반도체나 조셉슨소자등 반도체 이외의 디바이스로 구성한 메모리 또는 스테이틱형, 다이내믹형, 또 RAM, ROM 등 모든 메모리에 마찬가지로 적용할 수 있는 것은 물론이다.
이상 기술한 바와 같이 이상의 실시예에 의하면 메모리의 구동사이클을 고속화하는데 가장 적합하고, 동시에 클럭등의 신호의 타이밍설계가 매우 용이한 파이프라인방식의 메모리를 실현할 수 있다는 우수한 효과가 얻어진다.
즉, 본 발명에서는 액세스시간보다 리드사이클시간을 작게할 수 있고, 또한 클럭신호 CLK의 위상이 어긋난 경우나 내부회로에서의 신호의 지연시간이 불안정한 경우에 출력신호가 본래 출력되어야 할 사이클과 다른 사이클에서 출력되고 만다는 문제를 일으키는 일이 없다. 또, 어드레스입력단자에서 데이타출력단자에 이르는 신호의 이동시간을 단축할 수가 있다. 또, 라이트제어신호입력단자 또는 데이타입력단자에서 메모리셀에 이르기까지의 신호의 지연시간과 메모미셀의 반전시간의 합의시간보다 라이트사이클시간을 작게할 수가 있다. 또한, 클럭신호 CLK의 위상이 어긋난 경우 또는 라이트회로내에서의 신호의 지연시간이 불안정한 경우에 라이트펄스발생회로가 출력하는 라이트펄스신호가 본래 출력되어야 할 사이클과 다른 사이클에서 출력되고 만다는 문제를 일으키는 일이 없다. 그리고, 어떤 어드레스에 어떤 데이타를 라이트하고자 하는 경우에 어드레스입력단자, 라이트제어신호입력단자 및 데이타입력단자에 어드레스입력신호, 라이트제어신호 및 입력데이타를 동일 사이클내에서 입력하도록만 하면 되고, 메모리내부의 동작을 전혀 염려할 필요가 없는등 많은 이점이 있다.
제33도는 본 발명의 제26의 실시예를 도시한 메모리 LSI로서, 메모리 LSI내로 다수의 래치회로를 조립한 예를 도시한 것이다. 이들 래치회로로서, 예를 들면 제34도에 도시한 직렬게이트에 의한 래치회로를 어드레스버퍼등에 사용하는 예는 이미 일본국 특허 공개공보 소화 58-128097호에 기재되어 있다. 그러나, 상기한 바와 같이 이와 같은 구성에서는 래치회로를 메모리칩내에 다수 배치하면 클럭의 주파수를 크게 변경한 경우 래치회로의 동작이 불안정하게 된다.
본 발명의 제26의 실시예에서는 이들의 래치회로로서 본래 메모리 LSI내에 마련되어 있는 주변회로를 주종속래치화해서 사용하고 있다. 제33도의 실시예에서는 클럭을 입력하고 있는 어드레스버퍼(1), 디코더구동회로(3), 센스회로(7), 출력버퍼(8), 제어 및 데이타버퍼(10)~(12), 리드라이프제어회로(9)를 주종속래치화하고 있다. 이들 회로를 주종속래치로 하고 있으므로 동작가능한 최고주파수 이하에서는 클럭에 주파수를 크게 변경해도 클럭의 주파수와는 관계없이 클럭에 의한 동기동작이 가능하게 된다.
제35도는 제34도의 직렬게이트래치를 주종속래치한 실시예이다.
즉, 제35도에서는 제34도의 회로를 종속적으로 접속해서 각각에 역상의 클럭을 부여하여 상기한 주종속동작을 시키는 것이다.
이 제35도에 도시한 실시예는 제33도에서 (1),(3),(10)~(12)와 같은 회로에 적용할 수 있다.
제36도는 제33도의 디코더구동회로(3)에 적합한 주종속래치의 실시예이다. 이 래치회로에서는 디코드를 실행하기 위해 다입력논리회로를 래치화하고 있다.
제36도에서 트랜지스터 Q1은 그 이미터가 다수의 입력에 대응해서 마련한 트랜지스터의 컬렉터에 접속됨과 통시에 정전류원에 접속되고, 그 베이스에는 일정한 전류 V1이 부여되어 있어 다수의 입력트랜지스터의 컬렉터전위를 클램프해서 그 전위변동을 매우 작게하여 고속화하기 위한 트랜지스터이다.
즉, Q1에 항상 I1의 전류를 정전류원에 의해 흐르게 하는 것으로 다입력트랜지스터의 컬렉터전위의 변동을 작게 하고 있다.
또 동일 도면에서의 트랜지스터 Q2의 컬렉터 C2와 정전류원 사이의 점선에 의한 겉선도면은 I1에 의한 NOR측의 전위하강(트랜지스터 Q1의 컬렉터 C1의 전위하강)과 같은 전위하강을 OR측(트랜지스터 Q2의 C2측)에 만들 필요가 있으면 이것을 삽입하는 것을 나타내고 있다.
또한, 트랜지스터 Q2의 베이스에는 일정한 전위 V2가 부여되어 있다.
제37도는 제33호에서의 워드선, 디지트선쌍, 메모리셀등과 함께 센스회로(5),(7)을 갖는 구성에 있어서, 특히 센스회로(5),(7)을 이것에 적합한 주종속래치회로로 한 실시예를 도시한 것이다. 이 도면에서 Q1, Q2, Q3등을 센스앰프를 구성하고 있으며, 디지트선 선택신호 Yo~Yn중 선택된 신호에 대응한 센스앰프만이 동작하고, 센스출력은 저항 RS1,RS2에 차동신호로서 나타난다. QL1,QL2,QL3은 센스앰프와 조로 되어서 주래치를 구성하는 플립플롭 부분으로서,
Figure kpo00033
가 고레벨로 되면 신호를 래치한다. 또, 1점쇄선으로 둘러싼 부분은 종속래치 SL로서, 이 부분의 동작은 제35도와 같다.
이상 바이폴라 메모리에서의 래치회로의 실시예에 대해서 기술하였지만 같은 구성을 MOS 메모리나 BiCMOS메모리, 즉 바이폴라메모리나 CMOS 메모리를 조합한 메모리에도 적용할 수 있다.
이들 메모리도 그 내부는 대략 제33도와 동일한 구성으로 되어 있다.
제38도는 CMOS 버퍼(인버터)를 래치화한 예이다. 이 종류의 CMOS 버퍼회로는 CMOS 스테이틱 및 다이내믹 RAM내의 각 장소에서 사용되고 있지만 제38도와 같이 간단하게 래치화할 수 있다.
제38도에서
Figure kpo00034
가 저레벨로, CL이 고레벨로 되면 트랜스퍼게이트 T1이 도통하는 한편, T2는 비도통으로 된다. 따라서 입력단자에서 입력된 신호는 반전되어서 출력단자에서 출력한다. 신호
Figure kpo00035
가 고레벨에서 CL이 저레벨로 전환되면 T1은 비도통, T2는 도통으로 되므로, 입력신호가 들어가지 않게 되는 한편 출력이 귀환되어 플립프롭이 형성되게 되므로 신호가 래치된다.
이 래치회로를 주종속화하는 것은 용이하며, 예를 들면 제39도와 같이 하면 된다.
제39도는 제38도의 래치회로를 주종속화한 것으로서, 제38도의 래치를 2단종속적으로 접속하고 있으며, 각단은 역상의 클럭으로 구동하고 있다.
제40도는 CMOS의 NAND 게이트를 래치화한 예이다. NAND 회로는 LSI내에서 디코더회로나 리드라이트제어회로등 여러가지회로에서 사용된다. 도면중 사각으로 표시한(903)은 주종속화하기 위한 래치회로로서, 예를들면 제39도의 후반의 래치회로와 같은 것이다. 마찬가지로 CMOS회로에서의 그밖의 각종 게이트회로도 래치화할 수도 있다.
물론 CMOS 회로에서도 바이풀라와 유사한 래치회로를 사용할 수 있다. 제41도는 그와 같은 예로서, 트랜지스게이트는 일체 사용하고 있지 않다. 동일 도면에서 그 입력게이트는, 예를 들면 제40도의 (901)로 표시한 것과 같은 것이며, 인버터는 예를 들면 제40도의 (902)로 표시한 것과 같은 회로이다.
제42도는 BiCMOS 회로의 주종속래치의 실시예이다. 동일도면에서 4각으로 표시한 (101)은, 예를 들면 제38도의 래치회로이다. 또, 제40도의 1점쇄선으로 둘러싼 게이트형 래치라도 좋다.
제43도는 CMOS-DRAM등에 종종 사용되는 래치회로를 주종속화한 것이다. 이 실시예에서도 3각으로 표시한 인버터는, 예를 들면 제40도의 (902)와 같은 회로이다.
제44도는 MOS-DRAM등에서의 다이내믹형의 래치회로의 실시예이다.
이 실시예의 회로를 구동하는 신호 CLK1, CLK2 및 φP, 그리고 입출력의 펄스파형의 실시예를 제45도에 도시한다. 신호 CLK1에 의해 어드레스입력 IN이 플립플롭 FF1로 입력되고, 신호 CLK2에 의해 플립플롭 FF2로 입력되어 출력된다. 그후 프리차지신호 φP에 의해 소요노드를 프리차지하여 후속의 데이타입력에 대비한다.
제46도는 워드선, 디지트선쌍, 메모리셀 및 트리앰프등으로 되는 여러개의 메모리매트(매트 0~매트n), 그리고 메인앰프의 구성에서, 특히 프리앰프나 메인앰프의 센스앰프 부분의 BiCMOS 스테이틱 RAM의 센스회로를 주종속화한 실시예이다. 동작은 제37도의 센스회로와 유사하다. 또한, 이 센스회로는 컬렉터도트형식의 센스회로를 사용한 BiCMOS-DRAM에도 마찬가지로 적용할 수 있다.
이상 메모리 LSI내의 래치회로를 주종속화하는 실시예에 대해서 설명하였지만 그 대신에 다상의 클럭으로 메모리 LSI 내의 다수의 래치를 구동해도 된다.
제47도에 그 실시예를 도시하고 있다. 클럭 CLK1과 CLK2는, 예를 들면 제48도에 도시한 바와 같이 서로 중첩되지 않는 위상관계에 있는 다상클럭이다. 래치회로로서는 종래형의 D형 플립플롭(예를 들면, 제34도, 제38도의 래치회로)을 위시해서 어떠한 형식의 플립플롭이라도 좋다. 이 경우도 클럽의 주기가 크게 변화하여도 안정된 메모리동작을 얻을 수가 있다.
본 실시예의 경우는 주종속인 경우보다 비교적 클럭의 생성이 곤란한 난점이 있지만, 래치회로가 주종속의 래치회로와 같이 2단구성으로 되어 있지 않으므로 지연시간이 작게 되어 주종속의 경우보다 용이하게 고속화할 수 있는 이점이 있다.
또한, 제47도에서는 2상의 클럭의 예를 기술했지만, 물론 3상이상의 클럭을 사용해도 같은 효과를 얻을 수가 있다.
이상의 설명에서는 주로 실리콘반도체를 사용한 메모리회로에 관해서 기술하였지만 본 발명을, 예를 들면 III-V족 반도체등 실리콘 이외의 반도체나 조셉슨소자등 반도체 이외의 소자를 사용한 메모리 LSI에도 마찬가지로 적용할 수 있는 것은 물론이다.
또, 여러개의 래치를 갖는 파이프라인메모리를 사용하는 디지탈장치에 있어서, 이들 여러개의 래치에 상술한 바와 같이 주종속의 래치회로를 사용하던가 또는 다수의 래치를 다상의 클럭으로 구동하고, 이들 래치회로로의 클럭주파수를 디지탈장치의 주클럭에 대하여, 예를 들면 2:1이던가 3:2와 같은 정수비의 관계에 있는 주파수(정수비가 큰쪽이 고성능으로 되므로 바람직하다)로 구동하는 것에 의해 장치의 메모리를 장치의 주클럭에 의한 동작보다 고속으로 동작시킬 수가 있다.
본 발명에 의해 메모리 LSI내의 래치회로를 주종속화 하던가 또는 다수의 래치회로를 다상의 클럭으로 구동하는 것에 의해 고속사이클로 동작시킬 수 있고, 클럭의 주기를 크게 변화시켜도 클럭주파수에는 관계없이 안정하게 동작가능한 메모리 LSI가 실현된다.
또, 이와같은 메모리 LSI를 사용한 디지탈장치는 메모리를 안정하고 고속으로 동작시킬 수가 있다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.

Claims (29)

  1. 데이타 입력 단자에 공급되는 데이타와 라이트 제어신호 입력단자에 공급되는 라이트 제어신호에 따라서, 어드레스 입력단자에 공급되는 어드레스신호에 의해 지정된 메모리셀에 데이타를 라이트하는 기능을 갖는 메모리를 포함하며, 상기 라이트 제어신호 입력단자 또는 데이타 입력단자에서 메모리셀까지의 신호경로에 여러단의 래치회로가 마련되고, 전단의 래치회로의 출력신호가 다음단의 래치회로에 직접적으로 또는 다른 회로를 거쳐서 간접적으로 공급되도록 적어도 2단의 래치회로가 결합되며, 각각의 연속적인 래치회로의 쌍에 대해서 하나는 홀드상태로 다른 것은 스루상태로 되도록, 1개의 클럭신호 또는 서로 논리가 반대인 1쌍의 상보 클럭신호에 의해 제어가 실행되는 반전동작 관계를 전단 및 다음단의 래치회로가 갖는 반도체 장치.
  2. 제1항에 있어서, 각 클럭신호는 고레벨의 지속시간과 저레벨의 지속시간이 실질적으로 같은 반도체장치.
  3. 제1항에 있어서, 상기 하나의 클럭신호는 클럭신호가 고레벨일때 스루상태로 되는 래치회로로부터 출력되는 신호가 다음단의 래치회로에 도달하기 까지의 지연시간과 고레벨의 지속시간이 실질적으로 같던가 또는 고레벨의 지속시간이 더 크도록 마련되고, 반면에 클럭신호가 저레벨일때 스루상태로 되는 래치회로로부터 출력되는 신호가 다음단의 래치회로에 도달하기 까지의 지연시간과 저레벨의 지속시간이 실질적으로 같던가 또는 저레벨의 지속시간이 더 크도록 마련되는 반도체장치.
  4. 데이타 입력 단자에 공급되는 데이타와 라이트 제어신호 입력단자에 공급되는 라이트 제어신호에 따라서, 어드레스 입력단자에 공급되는 어드레스신호에 의해 지정된 메모리셀에 데이타를 라이트하는 기능을 갖는 메모리를 포함하며, 상기 어드레스 입력단자에서 메모리셀까지의 신호경로에 여러단의 래치회로가 마련되고, 상기 라이트 제어신호 입력단자 또는 데이타 입력단자에서 메모리셀까지의 다른 신호경로에 상기 여러단의 래치회로의 단수와 동일한 다른 여러단의 래치회로가 마련되며, 전단의 래치회로의 출력신호는 각각의 신호경로에서 다른 회로를 거쳐서 다음단의 래치회로에 간적접적으로 접속되거나 또는 다음단의 래치회로에 직접적으로 접속되고, 전단 및 다음단의 래치회로는 서로 역상에서 동작하고, 또한 각각의 연속적인 래치회로의 쌍에 대해서 하나는 홀드상태로 다른것은 스루상태로 되도록, 1개의 클럭신호 또는 서로 논리가 반대인 1쌍의 상보 클럭신호에 의해 제어되는 반도체장치.
  5. 제4항에 있어서, 각 클럭신호는 고레벨의 지속시간과 저레벨의 지속시간이 실질적으로 같은 반도체장치.
  6. 제4항에 있어서, 상기 하나의 클럭신호는 클럭신호가 고레벨일때 스루상태로 되는 래치회로로부터 출력되는 신호가 다음단의 래치회로에 도달하기 까지의 지연시간과 고레벨의 지속시간이 실질적으로 같던가 또는 고레벨의 지속시간이 더 크도록 마련되고, 반면에 클럭신호가 저레벨일때 스루상태로 되는 래치회로로부터 출력되는 신호가 다음단의 래치회로에 도달하기 까지의 지연시간과 저레벨의 지속시간이 실질적으로 같던가 또는 저레벨의 지속시간이 더 크도록 마련되는 반도체장치.
  7. 래치기능을 갖는 어드레스 버퍼, 디코더, 래치기능을 갖느 구동회로, 메모리셀, 센스회로, 출력회로, 래치기능을 갖는 리드라이트 제어회로를 구비하느 메모리회로이고, 또한 래치기능을 실행하는 래치회로를 마련하여 2상 또는 다상 클럭신호로 구동하는 메모리 LSI를 사용하는 디지탈 장치를 포함하며, 메모리회로의 래치동작이 메모리회로의 주 클럭 주파수와 정수비인 주파수로 구동되는 반도체장치.
  8. 신호를 유지하기 위해 래치수단을 갖는 제1의 회로블럭, 신호를 유지하기 위해 래치수단을 갖는 제2의 회로블럭, 신호를 유지하기 위해 래치수단을 갖는 제3의 회로블럭, 상기 제1의 회로블럭 및 상기 제3의 회로블럭의 래치수단을 제어하기 위한 제1의 클럭신호와 상기 제2의 회로블럭의 래치수단을 제어하기 위한 제2의 클럭신호를 포함하며, 상기 제1의 회로블럭의 입력에는 입력신호가 공급되고, 상기 제1의 회로블럭의 출력신호가 상기 제2의 회로블럭의 입력에 공급되며 상기 제2의 회로블럭의 출력신호가 상기 제3의 회로블럭의 입력에 공급되고, 상기 제1, 제2의 클럭신호는 서로 반전신호로 되는 상보신호이고, 상기 제1, 제3의 회로블럭의 래치수단은 상기 제2의 회로블럭의 래치수단이 스루상태일때 홀드상태이고, 상기 제1, 제3의 회로블럭의 래치수단은 상기 제2의 회로블럭의 래치수단이 홀드상태일때 스루상태인 반도체장치.
  9. 제8항에 있어서, 상기 제1의 회로블럭은 어드레스버퍼 회로블럭도이고, 상기 제2의 회로블럭은 구동회로블럭이며, 상기 제3의 회로블럭은 센스회로블럭인 반도체장치.
  10. 제9항에 있어서, 신호를 유지하기 위해 래치수단을 갖는 출력회로블럭을 또 포함하고, 상기 센스회로블럭의 출력신호는 상기 출력회로블럭에 공급되는 반도체장치.
  11. 제10항에 있어서, 상기 구동회로블럭의 입력에 각각 결합된 출력을 갖고, 상기 어드레스버퍼회로의 출력에 각각 결합된 입력을 가지며, 상기 어드레스버퍼 회로블럭에 의해 마련된 신호를 입력어드레스에 따라서 동작시키는 디코더 회로블럭과 상기 구동회로블럭의 출력에 결합된 입력과 상기 센스회로블럭의 입력에 결합된 출력을 갖는 메모리 어레이 블럭을 또 포함하는 반도체장치.
  12. 제11항에 있어서, 상기 디코더회로블럭과 상기 메모리어레이블럭은 논리게이트를 포함하고, 각각의 래치수단은 데이타 입력, 클럭입력과 데이타 출력단자를 갖는 적어도 하나의 D형 플립플롭을 포함하는 반도체장치.
  13. 제11항에 있어서, 상기 디코더회로블럭과 상기 구동회로블럭은 래치기능이 마련된 에미터 결합 논리회로를 포함하는 반도체장치.
  14. 제11항에 있어서, 각각의 상기 래치수단은 데이타 입력, 클럭입력과 데이타 출력 단자를 갖는 D형 플립플롭을 포함하는 반도체장치.
  15. 제8항에 있어서, 각각의 상기 래치수단은 데이타 입력, 클럭입력과 데이타 출력 단자를 갖는 D형 플립플롭을 포함하는 반도체장치.
  16. 신호를 유지하기 위해 주종속형 래치회로를 갖는 제1의 회로블럭, 신호를 유지하기 위해 주종속형 래치회로를 갖는 제2의 회로블럭, 신호를 유지하기 위해 주종속형 래치회로를 갖는 제3의 회로블럭을 포함하고, 상기 제1의 회로블럭에 입력신호가 공급되고, 상기 제1의 회로블럭의 출력의 상기 제2의 회로블럭의 입력에 공급되며, 상기 제2의 회로블럭의 출력의 상기 제3의 회로블럭의 입력에 공급되는 파이프라인 동작을 마련하도록, 상기 제1의 회로블럭, 상기 제2의 회로블럭과 상기 제3의 회로블럭이 마련되고, 상기 제1, 제2, 제3의 회로블럭의 주종속형 래치회로는 동일한 클럭신호에 의해 제어되는 반도체장치.
  17. 제16항에 있어서, 상기 제1의 회로블럭은 어드레스버퍼 회로블럭이고, 상기 제2의 회로블럭은 구동회로블럭이며, 상기 제3의 회로블럭은 센스회로블럭인 반도체장치.
  18. 제17항에 있어서, 신호를 유지하기 위해 래치수단을 갖는 출력회로블럭을 또 포함하고, 상기 센스회로블럭의 출력신호는 상기 출력회로블럭에 공급되는 반도체장치.
  19. 제16항에 있어서, 상기 출력회로블럭의 상기 래치수단은 주종속형 래치회로를 포함하는 반도체장치.
  20. 신호를 유지하기 위해 주종속형 래치회로를 갖는 제1의 회로블럭, 신호를 유지하기 위해 주종속형 래치회로를 갖는 제2의 회로블럭과, 신호를 유지하기 위해 주종속형 래치회로를 갖는 제3의 회로블럭을 포함하고, 상기 제1의 회로블럭에 입력신호가 공급되고, 상기 제1의 회로블럭의 출력신호가 상기 제2의 회로블럭의 입력에 공급되며, 상기 제2의 회로블럭의 출력이 상기 제3의 회로블럭의 입력에 공급되는 파이프라인 동작을 마련하도록, 상기 제1의 회로블럭, 상기 제2의 회로블럭과 상기 제3의 회로블럭이 마련되고, 상기 제1, 제2, 제3의 회로블럭의 주종속형 래치회로는 제1의 위상클럭신호에 의해 제어되고, 상기 제2의 회로블럭의 주종속형 래치회로는 제2의 위상 클럭신호에 의해 제어되며, 상기 제1 및 제2의 위상클럭신호는 공통 클럭신호로부터 상기 장치에서 내부적으로 발생된 위상 지연신호인 반도체장치.
  21. 제20항에 있어서, 상기 제1의 회로블럭은 어드레스버퍼 회로블럭이고, 상기 제2의 회로블럭은 구동회로블럭이며, 상기 제3의 회로블럭은 센스회로블럭인 반도체장치.
  22. 제21항에 있어서, 신호를 유지하기 위해 래치수단을 갖는 출력회로블럭을 또 포함하고, 상기 센스회로블럭의 출력신호는 상기 출력회로블럭에 공급되는 반도체장치.
  23. 제22항에 있어서, 상기 출력회로블럭의 상기 래치수단은 주종속형 래치회로를 포함하는 반도체장치.
  24. 신호를 유지하기 위해 래치수단을 갖는 제1의 회로블럭, 신호를 유지하기 위해 래치수단을 갖는 제2의 회로블럭, 신호를 유지하기 위해 래치수단을 갖는 제3의 회로블럭과 상기 제1, 제2, 제3의 회로블럭의 각각의 래치수단을 제어하는 2레벨 클럭신호를 포함하며, 상기 제1의 회로블럭에 입력신호가 공급되고, 상기 제1의 회로블럭의 출력신호가 상기 제2의 회로블럭의 입력에 공급되며, 상기 제2의 회로블럭의 출력이 상기 제3의 회로블럭의 입력에 공급되는 파이프라인 동작을 마련하도록 상기 제1의 회로블럭, 상기 제2의 회로블럭과 상기 제3의 회로블럭이 마련되고, 상기 제1 및 제3의 회로블럭의 래치수단은 상기 클럭신호의 제1의 레벨에 따라서 활성화되고, 상기 제2의 회로블럭의 래치수단은 상기 제2의 회로블럭의 래치수단이 스루상태일때 상기 제1 및 제3의 회로블럭의 래치수단이 홀드상태로 되도록, 또한 상기 제2의 회로블럭의 래치수단이 홀드상태일때 상기 제1 및 제3의 회로블럭의 래치수단이 스루상태로 되도록, 상기 클럭신호의 제2의 레벨에 따라서 활성화되는 반도체장치.
  25. 제24항에 있어서, 상기 제1의 회로블럭은 2진 클럭신호의 논리 1 레벨을 동작시키는 쌍안정회로를 포함하는 어드레스버퍼 회로블럭이고, 상기 제2의 회로블럭은 상기 2진 클럭신호의 논리 0 레벨을 동작시키는 쌍안정회로를 포함하는 구동회로블럭이며, 상기 제3의 회로블럭은 상기 2진 클럭신호의 논리 1 레벨을 동작시키는 센스회로블럭인 반도체장치.
  26. 제25항에 있어서, 신호를 유지하기 위해 래치수단을 갖는 출력회로블럭을 또 포함하고, 상기 센스회로블럭의 출력신호는 상기 출력회로블럭에 공급되는 반도체장치.
  27. 제26항에 있어서, 상기 출력회로블럭의 상기 래치수단은 상기 클럭신호의 제2의 2진레벨에 따라서 활성화되는 반도체장치.
  28. 제24항에 있어서, 상기 클럭신호는 고레벨의 지속시간과 저레벨의 지속시간이 실질적으로 같은 반도체장치.
  29. 제24항에 있어서, 상기 클럭신호는 클럭신호가 제1의 레벨일때 스루상태로 되는 래치회로로부터 출력되는 신호가 다음단의 래치회로에 도달하기 까지의 지연시간과 제1의 레벨의 지속시간이 실질적으로 같던가 또는 제1의 레벨의 지속시간이 더 크도록 마련되고, 반면에 클럭신호가 제2의 레벨일때 스루상태로 되는 래치회로로부터 출력되는 신호가 다음단의 래치회로에 도달하기 까지의 지연시간과 제2의 레벨의 지속시간이 실질적으로 같던가 또는 제2의 레벨의 지속시간이 더 크도록 마련되는 반도체장치.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2530055B2 (ja) * 1990-08-30 1996-09-04 株式会社東芝 半導体集積回路
JP2990791B2 (ja) * 1990-11-20 1999-12-13 ソニー株式会社 コレクタドットアンド回路
JPH0574167A (ja) * 1991-09-17 1993-03-26 Nec Corp 半導体記憶装置
JPH05266652A (ja) * 1992-03-23 1993-10-15 Hitachi Ltd パイプライン動作型メモリシステム
JP2830594B2 (ja) * 1992-03-26 1998-12-02 日本電気株式会社 半導体メモリ装置
TW374919B (en) * 1997-08-28 1999-11-21 Hitachi Ltd Synchronous memory unit
JP4159657B2 (ja) * 1998-07-13 2008-10-01 株式会社ルネサステクノロジ 同期型半導体記憶装置
US7263024B2 (en) * 2005-10-17 2007-08-28 Lattice Semiconductor Corporation Clock reset address decoder for block memory
US8633753B2 (en) 2012-02-09 2014-01-21 Analog Devices, Inc. Clock distribution system and method for a multi-bit latch
US9117499B2 (en) 2012-10-25 2015-08-25 Elwha Llc Bipolar logic gates on MOS-based memory chips
IT202000029771A1 (it) * 2020-12-03 2022-06-03 Sk Hynix Inc Architettura di latch

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4541075A (en) * 1982-06-30 1985-09-10 International Business Machines Corporation Random access memory having a second input/output port
US4685088A (en) * 1985-04-15 1987-08-04 International Business Machines Corporation High performance memory system utilizing pipelining techniques

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KR900008669A (ko) 1990-06-04
US5086414A (en) 1992-02-04

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