JP4121948B2 - 集積回路及び当該集積回路をテストするための方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
自身の動作モードをセットするための制御信号を受信するための第一の入力部を有する複数のユニットを有し、前記ユニットは、ファンクショナルモードと、スキャンインモードと、スキャンアウトモードとを有し、前記ファンクショナルモードにおいて、論理動作が一つ又はそれより多くの第二の入力部において受信される信号で行われ、当該論理動作の結果が内部ノードを介して出力部にもたらされ、前記スキャンインモードにおいて、スキャン入力部における値が前記内部ノードに記憶され、前記スキャンアウトモードにおいて、前記内部ノードにおける前記値が前記出力部にもたらされる集積回路である。
【０００２】
非同期回路は、同期回路以上に多大な利点をもたらす。当該利点として、設計自由度、クロックスキューの不存在、より低い消費電力に対する可能性、及びワースト条件ではなくて平均の速度レートにおける性能が挙げられる。当該回路において行われるべき前記論理動作は、論理積（ＡＮＤ）及び論理和（ＯＲ）のような組み合わせ動作であってもよいが、そうでなければ、順序動作、例えばラッチであってもよい。
【０００３】
しかしながら、非同期回路は、同期回路よりもテストするのが難しい。
【０００４】
【従来の技術】
非同期回路をテストするための方法は、Ｏ．Ｐｅｔｌｉｎ及びＳ．Ｆｕｒｂｅｒの「テスタビィティのためのＣ素子の設計（Ｄｅｓｉｇｎｉｎｇ Ｃ−ｅｌｅｍｅｎｔｓ ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ）」（テクニカルレポート（Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ）ＵＭＣＳ−９５−１０−２）に記載されている。２１頁における図１０は、トランジスタの直列接続形態で構成されている対称な態様のＣ素子を示している。Ｃ素子は擬似スタティック（ｐｓｅｕｄｏ−ｓｔａｔｉｃ）、すなわち内部ノードｎｃを形成する自身の出力部が反転バッファのための入力部をもたらし、それのファンクショナル出力部ｃは反転フィードバックバッファを介して内部ノードｎｃに弱結合し戻されている。擬似スタティックＣ素子０３は、スキャンテスト可能なユニットの一部であり、図１に概略的に示されている。そのため、Ｃ素子０３は、信号Ｔによって、ディスエーブルされた状態とイネーブルされた状態との間で制御可能である。内部ノードｎｃとファンクショナル出力部ｃとの間の反転バッファ０１４は、信号Ｃｌｋバーによって、イネーブルされた状態とディスエーブルされた状態との間で制御可能である。また、内部ノードｎｃは、トライステート反転バッファ０９を介してテスト出力部Ｓｏｕｔに結合されている。後者のインバータも、信号Ｃｌｋバーによってイネーブル／ディスエーブルされる。更に、テスト入力部０８は、トライステート反転バッファ０７を介してファンクショナル出力部ｃに結合されている。当該反転バッファ０７は、テスト信号Ｃｌｋによって制御可能である。ユニット０１は、ファンクショナルモード、又は、前記回路がＣ素子０３の仕様に従って動作するノーマル動作モードを有している。当該モードにおいて、信号ＴとＣｌｋとは、それぞれ値０と０とを有している。それからＣ素子０３はイネーブルされる。また、前記出力信号をファンクショナル出力部ｃ及びテスト出力部Ｓｏｕｔにもたらすトライステート反転バッファ０１４及び０９がその後イネーブルされる。前記テスト入力部を出力部ｃに結合しているトライステート反転バッファ０７がノーマルモードにおいてディスエーブルされる。スキャンインモードにおいて、信号ＴとＣｌｋとはそれぞれ値１と１とを有しており、入力部０８におけるテスト値がファンクショナル出力部ｃにロードされると共に、反転フィードバックバッファ０１５を介して反転形態で内部ノードｎｃにロードされる。スキャンアウトモードにおいて、Ｔの値は１に保たれ、Ｃｌｋの値は０にセットされる。この場合、テスト出力部０１０における反転バッファ０９はイネーブルされるので、前記テスト値がテスト出力部０１０において活性化されると共に、テストチェーンの一部を形成する次段の回路にロードされ得る。
【０００５】
前記チェーンにおけるユニットのＣ素子０３がテストされなければならない場合、前段の回路のファンクショナル出力部におけるテスト値は、信号Ｃｌｋを０にセットすることによってイネーブルされなければならない。同時に、Ｃ素子０３は信号Ｔを０にセットすることによってイネーブルされなければならない。しかしながらこのことは、前記ユニットにファンクショナルに結合されている素子が独立にテストされ得ないという不利点を有している。
【０００６】
【発明が解決しようとする課題】
このことは、チェーンを形成するように互いに結合されている四つのユニット、Ｃ１、Ｃ２、Ｃ３、及びＣ４を有する集積回路を示している図２によって明らかとなる。それ以外に、Ｃ素子はファンクショナルにも結合されている。前記ファンクショナル結合は、論理回路Ｄを有していてもよい。図２に示されている例において、第一のユニットＣ１のファンクショナル出力部ｃは前記チェーンにおける第三のユニットＣ３の入力部ｂにファンクショナルに結合されており、第二のユニットＣ２のファンクショナル出力部ｃは第三のユニットＣ３の入力部ａにファンクショナルに結合されている。ファンクショナルモードにおいて、ユニットＣ１乃至Ｃ４及び論理回路Ｄは、非同期に動作している。この場合、論理ユニットＣ１乃至Ｃ４が、図１に関連した上記の前記回路によって構成されており、制御信号ｃｎｔｒｌ１及びｃｎｔｒｌ２が信号Ｔ及びＣｌｋであると見なされる場合、前記テストプロシージャは以下のようになる。まず、信号Ｔを１にセットすると共に信号Ｃｌｋを値０と値１との間で交互に切り替えることによって、テストベクトルが前記チェーンＣ１乃至Ｃ４にロードされる。前記テストベクトルに対するＣファンクション（Ｃ−ｆｕｎｃｔｉｏｎ）を評価するために、Ｔの値が０にセットされ、Ｃｌｋの値は０にセットされる。この場合、例えば入力部ａ及びｂに対する素子Ｃ３の応答が演算される。前記応答は、ここでもファンクショナル出力部０１１における特定のディレイの後、内部ノードｎｃにおいて活性化されるであろう。そのとき、前記応答はノードｃにロードされているテストベクトルの値を上書きする。このことが発生することを防止するために、Ｃ素子０３に対するトライステート手段０５は、前記ユニットが前記評価モードになった後、短い期間ディスエーブルされていなければならない。これには正確なタイミングが必要となり、実現困難となっている。
【０００７】
【課題を解決するための手段】
本発明の目的は、前記スキャンチェーンの前記ユニットが非常に簡単な構成をとると共に確実にテストされ得る、冒頭の段落の集積回路を提供することにある。当該目的によれば、本発明の集積回路は、前記入力信号での前記論理動作の結果が前記内部ノードに記憶されると共に、前記ユニットの前記出力部がディスエーブルされる評価モードを更に有していることを特徴とする。本発明による前記集積回路における前記評価モードにより、前記ユニットにロードされる前記スキャン値を上書きすることなく、前記ユニットの論理素子の応答を評価することが可能となる。好ましくは、前記評価の結果は、ダイナミックに記憶されるので、前記スキャンチェーンの前記ユニットが簡単な構成となり得る。
【０００８】
本発明による前記集積回路の実施例は、前記ユニットが、第二の入力部において受信される信号で論理動作を行うための論理回路を有し、第一の制御信号に依存している前記内部ノードに前記論理回路の出力部を結合させるための第一のトライステート手段と、第二の制御信号に依存している前記内部ノードに前記スキャン入力部を結合させるための第二のトライステート手段と、第三の制御信号に依存している前記出力部に前記内部ノードを結合させるための第三のトライステート手段とを有していることを特徴とする。前記トライステート手段により、異なるノード間の簡単なスイッチングが可能となる。前記トライステート手段は、異なる態様、例えば反転バッファ又は伝達若しくはパスゲート（ｐａｓｓ ｇａｔｅ）によって構成されてもよい。
【０００９】
【発明の実施の形態】
本発明の当該及び他の態様は、図面に関連してより詳細に記載されている。
【００１０】
図３は、本発明による集積回路のユニット１を示している。ユニット１は、自身の動作モードをセットするための制御信号ｎ、ｓ、及びｔをそれぞれ受信するための第一の入力部２ａ、２ｂ、及び２ｃを有している。ユニット１は更に、第二の入力部４ａ及び４ｂにおいて受信される信号ａ及びｂで論理動作を行うための論理回路３を有している。前記ユニットは、第一の制御信号ｎに依存している内部ノード６に論理回路３の出力部を結合させるための第一のトライステート手段５を有している。論理回路３及びトライステート手段５は、第一のトライステートバッファリング手段としての役割を果たす。前記ユニットは、第二の制御信号ｓに依存している内部ノード６にスキャン入力部８を結合させるための第二のトライステートバッファリング手段７と、第三の制御信号ｔに依存している、ユニット１の出力部１０に内部ノード６を結合させるための第三のトライステートバッファリング手段９とを有している。出力部１０は、スキャンアウト信号Ｓｏｕｔをもたらすためにスキャン出力部として機能する。示されている実施例において、出力部１０は、ファンクショナル出力信号ｃをもたらすために更なる出力部１１に直接結合されている。
【００１１】
ユニット１は、制御信号ｎ、ｓ、及びｔが、それぞれ値１、０、及び１にセットされると、ファンクショナルモードになる。前記ファンクショナルモードにおいて、トライステートバッファリング手段５及び９がイネーブルされる。この結果、論理回路３によって、入力部において受信される信号ａ及びｂで論理動作が行われる。図３の実施例において、内部ノード６に対して活性化されている論理回路３の出力値がトライステートバッファリング手段９を介して前記論理回路の他の入力部４ｃにフィードバックされるので、論理回路３はトライステートバッファリング手段５と９との組み合わせでシーケンシャルな素子として機能する。これにより、前記ファンクショナルモードにおいてスタティックな記憶が可能となる。
【００１２】
本発明によるユニット１のチェーンを有する集積回路において、代わりに前記チェーンをスキャンインモード及びスキャンアウトモードにセットすることによって、テストベクトルが前記チェーンにロードされ得る。スキャンインモードとスキャンアウトモードとの両方において、論理回路３を内部ノード６に結合させるための第一のトライステートバッファ手段５はディスエーブルされる。スキャンインモードにおいて、第二のトライステートバッファ手段７はイネーブルされ、第三のトライステートバッファ手段９はディスエーブルされるので、スキャン入力部８における値は、内部ノード６にダイナミックに記憶される。スキャンアウトモードにおいて、第三のトライステートバッファ手段９はイネーブルされる一方、第二のトライステートバッファ手段７はディスエーブルされる。当該モードにおいて、内部ノード６における値は、出力部１０に供給され、そこでダイナミックに記憶される。スキャンインモードとスキャンアウトモードとの間で交互にスイッチングすることによって、テストベクトルが前記スキャンチェーンにロードされるか、又は前記スキャンチェーンにロードされる応答が前記スキャンチェーンから読み出され得る。
【００１３】
本発明による集積回路は、更に評価モードを有している。前記評価モードにおいて、第一のトライステートバッファ手段５のみがイネーブルされ、第二及び第三のトライステートバッファ手段７及び９はディスエーブルされる。前記評価モードにおいて、入力信号ａ及びｂでの前記論理動作の結果が、内部ノード６にダイナミックに記憶される。前記評価の結果は、Ｓｏｕｔの現時点の状態にも依存しており、出力部１０から入力部４ｃへの前記フィードバック部のテスティングが可能となる。トライステートバッファ手段５、７、及び９により、信号伝送は一方向態様、すなわち入力部８から内部ノード６への方向、及び内部ノード６から出力部１０への方向でのみなされ、他の態様でなされ得ないことが実現される。論理回路３は通常バッファとして機能する。
【００１４】
トライステートバッファ手段５、７、及び９は、様々な態様で実現され得る。
【００１５】
図４は、前記トライステートバッファ手段がトライステート反転バッファである実施例を示している。図４において、図３に対応する素子は、２０だけ高い参照番号を有している。前記ユニットは、六つの制御信号ｎ、ｎバー、ｓ、ｓバー、ｔ、及びｔバーによって制御される。第一のトライステートバッファ手段は、論理回路２３を正のレール（ｒａｉｌ）に結合する第一のスイッチング可能な半導体素子２５ａと、論理回路２３を負のレールに結合する第二のスイッチング可能な半導体素子２５ｂとを有している。制御信号ｎが値１を有し、制御信号ｎバーが値０を有する場合、第一のトライステートバッファ手段２５ａ及び２５ｂはイネーブルされる。制御信号ｎが値０を有し、制御信号ｎバーが値１を有する場合、第一のトライステートバッファ手段２５ａ及び２５ｂはディスエーブルされる。第二のトライステートバッファ手段は、直列に接続されている第三、第四、第五、及び第六のスイッチング可能な半導体素子２７ａ、２７ｂ、２７ｃ、及び２７ｄによって実現される。制御信号ｓ及びｓバーがそれぞれ値１及び０を有する場合、当該トライステートバッファ手段２７ａ乃至２７ｄはイネーブルされる。前記イネーブルされた状態において、トライステートバッファ手段２７ａ乃至２７ｄは、反転バッファとして動作する。制御信号ｓ及びｓバーがそれぞれ値０及び１を有する場合、当該トライステートバッファ手段２７ａ乃至２７ｄはディスエーブルされる。第三のトライステートバッファ手段２９ａ乃至２９ｄの構成は、第二のトライステートバッファ手段の構成と同様である。第三のトライステートバッファ手段２９ａ乃至２９ｄは、値１及び０をそれぞれ有する制御信号ｔ及びｔバーによってイネーブルされ、値０及び１をそれぞれ有する制御信号ｔ及びｔバーによってディスエーブルされる。
【００１６】
他の実施例において、前記トライステートバッファ手段は、伝達ゲート（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ）とバッファリング素子との組み合わせによって実現されてもよい。図５は、本発明による集積回路におけるユニット４１を示している。その中で、論理回路４５は、伝達ゲート４３との組み合わせで、第一のトライステートバッファ手段としての役割を果たしている。第二のトライステートバッファ手段は、反転バッファ４７ａと伝達ゲート４７との組み合わせによって形成される。第三のトライステートバッファ手段は、反転バッファ４９ａと伝達ゲート４９との組み合わせによって形成される。図５において、図３に対応する部分は、４０だけ高い参照番号を有している。
【００１７】
ＣＭＯＳにおける論理段は反転されている。ＣＭＯＳは現在何れの極性が選択されてもよい技術であるため、図３、４、及び５の好ましい実施例は、符号で示されているように反転段を含んでいる。そもそも非反転段を使用することも可能である。トライステート素子としてのパスゲート６７ａ及び６９ａの使用との組み合わせによる、当該非反転段使用の場合の構成が図６に示されている。その中で、図３に対応する素子は６０だけ高い参照番号を有している。また、異なる種類の複数のトライステートバッファ手段が、一つのユニット内に使用されてもよい。
【００１８】
図４に示されている実施例において、ユニット２１は、六つの制御信号ｎ、ｎバー、ｓ、ｓバー、ｔ、及びｔバーによって制御されるが、代わりに三つの制御信号ｎ、ｓ、及びｔによって制御されることが可能であり、制御信号ｎバー、ｓバー、及びｔバーは、ユニット２１において制御信号ｎ、ｓ、及びｔを反転することによってもたらされる。これにより、前記ユニットへの接続数が低減される。
【００１９】
図１４は、本発明の前記集積回路をテストするための方法を概略的に示している。当該方法によれば、前記集積回路は、スキャンインモードＳ１にセットされ、その後スキャンアウトモードＳ２にセットされる。当該ステップは、複数回繰り返されるので、テストベクトルは、本発明によるユニット１によって形成される前記チェーンにロードされ得る。ステップの当該繰り返しの場合、前記テストベクトルの素子は、その後ユニット１の内部ノード６、前記ユニットの出力部１０及び次段のユニットの入力部８によって形成されるノード、並びに次段のユニット６の内部ノード６等にロードされる。次に、前記集積回路は、評価モードＳ３にセットされ、ユニット１の前記チェーンにロードされる前記テストベクトルに対する応答が評価される。当該評価モードの後、前記テストベクトルに対する応答は、ここでもスキャンインモードＳ１とスキャンアウトモードＳ２との間で繰り返し交互に切り替えることによって、ユニット１の前記チェーンから取り込まれ得る。スキャンインモード、スキャンアウトモード、及び評価モードとは別に、本発明による前記集積回路は、自身のファンクショナルモードＳ４を有している。当該四つのモードは、二つの制御信号、すなわちクロック信号Ｃｌｋ及びモード信号Ｍによって、次のテーブルに示されているように符号化され得る。
【００２０】
【表１】

【００２１】
場合によっては、スキャンインモードＳ１が、スキャンアウトモードＳ２によってすぐに後続される場合、及びその逆の場合、前記テストベクトル又はそれに対する応答の情報は失われることが起きてもよい。本発明による方法の好ましい実施例は、アイドルモード（ｉｄｌｅ ｍｏｄｅ）Ｓ５を更に有する、本発明による集積回路に適用される。当該モードにおいて、第一のトライステートバッファ手段５、第二のトライステートバッファ手段７、及び第三のトライステートバッファ手段９は、それぞれディスエーブル（すなわちそれぞれのトライステートモード）される。本発明の前記実施例において、前記集積回路をスキャンインモードＳ１、スキャンアウトモードＳ２、又は評価モードＳ３にセットする各々のステップは、前記集積回路をアイドルモードＳ５にセットすることによって先行されている。これについては、図１５において概略的に示されている。次のテーブルは、前記ファンクショナルモードを含む、当該モードのそれぞれに対して必要とされる制御信号ｎ、ｓ、及びｔを示している。
【００２２】
【表２】

【００２３】
三つの制御信号は、本発明の前記集積回路のユニットにおいて、前記三つのトライステートゲートを制御する必要があるが、ピン数を少なく保つと共にチップ面積を節減するように可能な限り少ない制御ラインによって異なる状態をセットすることは好ましい。この目的のために、前記集積回路は、好ましくは、第一のＣｌｋ及び第二の入力制御信号Ｍを第一の制御信号ｎ、第二の制御信号ｓ、及び第三の制御信号ｔに復号化するためのデコーダ論理部によって特徴付けられる。当該デコーダ論理部は、例えば前記入力制御信号用の入力ピンの近くに一旦もたらされ得るが、代わりに前記集積回路の各ユニットにももたらされ得る。そうでなければ、前記集積回路は、各々が当該デコーダを有するユニットのグループを有し得る。当該デコーダ論理部の好ましい実施例は、図７Ａに示されている。
【００２４】
その中に示されている前記デコーダ論理部は、第一及び第二の二相回路３２及び３３を含む第一の段３７Ａを有している。第一の二相回路３２は、入力制御信号Ｃｌｋを第一及び第二の出力クロック信号ｃ０及びｃ１に変換する。前記二相回路は、それ自体知られているように、図７Ｂにおいてより詳細に示されている。第一の二相回路３２は、出力クロック信号ｃ０及び反転出力クロック信号ｃ１を生成し、前記クロック信号のうちの一方は交互に第一の論理値を有し、前記クロック信号は共に、前記クロック信号のうちの一方が第一の論理値を有する状態から前記クロック信号のうちの他方が第一の論理値を有する状態へのそれぞれの交互の切り替えの間で第二の逆論理値を有している。
【００２５】
第二の二相回路３３は、第一の二相回路と同様の態様で、入力制御信号Ｍを出力モード信号ｍ０及び反転出力モード信号ｍ１に変換する。第二の段３７Ｂにおいて、前記制御信号ｓ、ｎ、及びｔは、信号ｃ０、ｃ１、ｍ０、及びｍ１から演算される。
【００２６】
制御信号ｎは、出力モード信号ｍ０と等しい。
【００２７】
制御信号ｓ及びｔは、論理積ゲート３４、３５、及び３６、並びに論理和ゲート３７によって、次のように演算される。
ｓ＝ｃ０ ＡＮＤ ｍ１
ｔ＝（ｃ１ ＡＮＤ ｍ１） ＯＲ （ｃ０ ＡＮＤ ｍ０）
【００２８】
【表３】

【００２９】
上記テーブルにおいて、０＜＞１によって示されているように、０から１、又は１から０への信号Ｃｌｋの遷移後の期間インタバルの間、前記二相回路の両方の出力信号は、論理的に０となっていることがわかる。このことは、前記制御信号ｎ、ｓ、及びｔの各々が論理的に０となっているので、前記集積回路は、スキャンイン状態とスキャンアウト状態との間の中間の状態として常にアイドル状態を有していることを暗に示している。同様に、前記集積回路は、前記スキャンアウト状態から前記評価状態に遷移するとき、前記アイドル状態になっていることが分かる。しかしながら、これを実現するために二つの制御信号しか必要とされない。
【００３０】
図８乃至１３は、本発明による集積回路におけるユニットのいくつかの例を示している。例によれば、第一、第二、及び第三のトライステートバッファ手段は、反転トライステートバッファとして構成され、バー（−）及び反転記号（Ｏ）によって概略的に示されている。
【００３１】
図８に示されている例において、図３に対応する部分は、１００だけ高い参照番号を有している。当該実施例における論理回路１０３は、論理積ゲートである。
【００３２】
図９に示されている例において、図３に対応する部分は、２００だけ高い参照番号を有している。当該実施例における論理回路２０３は、単一の入力部２０４ａにしか依存しない出力部を有している。示されている実施例において、当該出力部はコネクション２０３であるが、そうでなければ、インバータ又はディレイ素子となり得る。
【００３３】
図３、４、及び６は、二つの論理段、すなわち３及び９から構成されるリングが、スキャンチェーンで実現され得る態様を示している。当該態様は、二つより多い段から構成されるリングに対しても可能であり、奇数の段から構成されるリングに対してさえ可能である。例えば、三つの論理段から構成されるリングオッシレータが、出力部２１１ｃと入力部２０４ａとの間にインバータを挿入することによって、図９から構成され得る。
【００３４】
図１０に示されている例において、図３に対応する部分は、３００だけ高い参照番号を有している。その中の論理回路３０３’は、多重化ユニット（ｍｕｌｔｉｐｌｅｘｉｎｇ ｕｎｉｔ）である。多重化ユニット３０３’は、第二の入力信号として入力部３０４ｂ及び３０４ｃを有していると共に、信号入力部３０４ｂと３０４ｃとの間で選択するための選択入力部３０４ａを有している。多重化ユニット３０３’の信号入力部３０４ｃは、フィードバック部３０３”を介して、前記多重化ユニットの出力部に結合されている。多重化ユニット３０３’とフィードバック部３０３”とが共にラッチを形成する。フィードバック部３０３”を含む、本発明の回路によるユニット３０１における当該構成により、ラッチ３０３’及び３０３”が容易にテストされ得る。
【００３５】
図１１及び図１２に示されている例において、図３に対応する部分は、４００及び５００だけ高い参照番号をそれぞれ有している。図１１及び図１２は共に、論理素子４０３’及び４０４’が、第三のトライステートバッファ手段４０９及び５０９と、前記トライステート手段の出力部４１０及び５１０から論理回路４０３’及び５０３’の入力部４０４ｃ及び５０４ｃのうちの一つへのフィードバック部４０３”と５０３”との組み合わせで、非対称な態様のＣ素子となっている例を示している。また、本発明の回路によるユニット４０１及び５０１のそれぞれにおける構成により、非対称な態様のＣ素子４０３’＋４０９＋４０３”及び５０３’＋５０９＋５０３”が容易にテストされ得る。
【００３６】
図１３に示されている例において、図３に対応する部分は、６００だけ高い参照番号を有している。図１３は、論理素子６０３’が、第三のトライステートバッファ手段６０９と、前記トライステート手段６０９の出力部６１０から論理回路６０３’の入力部６０４ｃへのフィードバック部６０３”との組み合わせで、対称な態様のＣ素子となっている例を示している。本発明の回路によるユニット６０１における構成により、対称な態様のＣ素子６０３’＋６０３”が容易にテストされ得る。
【００３７】
図１６に示されている例において、図３に対応する部分は、７００だけ高い参照番号を有している。その中に示されているユニットにおいて、内部ノード７０６は、バッファ７１１及びコネクション７１２を有するパスを介して論理回路７０３の入力部７０４ｃに結合されている。当該パスは、内部ノード７０６から出力部７１０へのパスから分離されている。当該実施例は、内部ノード７０６のフィードバック部が出力部７１０から十分に切り離されているという利点を有している。これにより、スタンダードセルとして好ましいものとなる。
【図面の簡単な説明】
【図１】 従来技術において記載されている、スキャン可能なユニットを示している。
【図２】 複数のユニットを有する集積回路を示している。
【図３】 本発明による集積回路を示している。
【図４】 図３に示されているユニットの第一の構成を示している。
【図５】 図３のユニットの第三の構成を示している。
【図６】 図３のユニットの第四の構成を示している。
【図７Ａ】 図３によるユニットの第二の構成のための復号化ユニットを示している。
【図７Ｂ】 図７Ａの復号化ユニットの詳細を示している。
【図８】 図３のユニットにおける論理回路の第一の例を示している。
【図９】 図３のユニットにおける論理回路の第二の例を示している。
【図１０】 図３のユニットにおける論理回路の第三の例を示している。
【図１１】 図３のユニットにおける論理回路の第四の例を示している。
【図１２】 図３のユニットにおける論理回路の第五の例を示している。
【図１３】 図３のユニットにおける論理回路の第六の例を示している。
【図１４】 本発明による第一の方法を示している。
【図１５】 本発明による第二の方法を示している。
【図１６】 本発明による一体型ユニットの更なる例を示している。

Claims (12)

1. 自身の動作モードをセットするための制御信号を受信するための第一の入力部を有する複数のユニットを有する集積回路であって、前記ユニットは、ファンクショナルモードと、スキャンインモードと、スキャンアウトモードとを有し、
   前記ファンクショナルモードにおいて、論理動作が、一つ又はそれより多くの第二の入力部において受信される信号で行われ、当該論理動作の結果が内部ノードを介して出力部にもたらされ、
   前記スキャンインモードにおいて、スキャン入力部における値が前記内部ノードに記憶され、
   前記スキャンアウトモードにおいて、前記内部ノードにおける前記値が前記出力部にもたらされる
   集積回路において、前記集積回路は、前記一つ又はそれより多くの第二の入力部において受信される信号での前記論理動作の結果が、前記内部ノードに記憶されると共に、前記ユニットの前記出力部がディスエーブルされる評価モードを更に有し、前記ユニットが、前記第二の入力部において受信される前記信号で論理動作を行うための論理回路を有し、前記論理回路が、第一の制御信号に依存して前記内部ノードに前記論理回路の出力部を結合させるための第一のバッファリングトライステートバッファ手段と、第二の制御信号に依存して前記内部ノードに前記スキャン入力部を結合させるための第二のバッファリングトライステート手段と、第三の制御信号に依存して前記出力部に前記内部ノードを結合させるための第三のバッファリングトライステート手段とを含み、前記第三のバッファリングトライステート手段の出力部が前記論理回路の入力部に結合されることを特徴とする集積回路。
2. 第一及び第二の入力制御信号を前記第一の制御信号、前記第二の制御信号、及び前記第三の制御信号に復号化するためのデコーダ論理部によって特徴付けられる請求項１に記載の集積回路。
3. 前記デコーダ論理部が、第一及び第二の二相回路を含む第一の段を有し、前記第一の二相回路は前記第一の入力制御信号を出力クロック信号及び反転出力クロック信号に変換し、前記クロック信号のうちの一方は交互に第一の論理値を有し、前記クロック信号は共に、前記クロック信号のうちの一方が前記第一の論理値を有する状態から前記クロック信号のうちの他方が前記第一の論理値を有する状態への各々の遷移の間に第二の逆論理値を有し、前記第二の二相回路は前記第二の入力制御信号を出力モード信号及び反転出力モード信号に変換し、前記クロック信号は共に、前記クロック信号のうちの一方が前記第一の論理値を有する状態から前記クロック信号のうちの他方が前記第一の論理値を有する状態への各々の遷移の間に第二の逆論理値を有し、前記デコーダ論理部は前記第一の制御信号、前記第二の制御信号、及び前記第三の制御信号が前記出力クロック信号、前記反転出力クロック信号、前記出力モード信号、及び前記反転出力モード信号から演算される第二の段を更に有することを特徴とする請求項２に記載の集積回路。
4. 前記論理回路が、信号入力にしか依存しない出力部を有することを特徴とする請求項１に記載の集積回路。
5. 前記論理回路が論理積ゲートであることを特徴とする請求項１に記載の集積回路。
6. 前記論理回路が、前記第三のバッファリングトライステート手段と、前記第三のバッファリングトライステート手段の出力部を前記論理回路の入力部に結合するフィードバック部との組み合わせで、ラッチを形成することを特徴とする請求項１に記載の集積回路。
7. 前記論理回路が、前記第三のバッファリングトライステート手段と、前記第三のバッファリングトライステート手段の出力部を前記論理回路の入力部に結合するフィードバック部との組み合わせで、非対称な態様のＣ素子を形成することを特徴とする請求項１に記載の集積回路。
8. 前記論理回路が、前記第三のバッファリングトライステート手段と、前記第三のバッファリングトライステート手段の出力部を前記論理回路の入力部に結合するフィードバック部との組み合わせで、対称な態様のＣ素子を形成することを特徴とする請求項１に記載の集積回路。
9. 前記第一のバッファリングトライステート手段、前記第二のバッファリングトライステート手段、及び前記第三のバッファリングトライステート手段が各々ディスエーブルされるアイドルモードによって特徴付けられる請求項１乃至８の何れか一項に記載の集積回路。
10. 前記内部ノードが、前記内部ノードから前記出力部へのパスから分離されているパスを介して前記論理回路の入力部に結合されることを特徴とする請求項１に記載の集積回路。
11. 請求項１乃至１０の何れか一項に記載の集積回路をテストするための方法において、
    ａ．前記集積回路をスキャンインモードにセットするステップと、
    ｂ．前記集積回路をスキャンアウトモードにセットするステップと、
    ｃ．ステップａからｂまでを複数回繰り返すステップと、
    ｄ．前記集積回路を評価モードにセットするステップと、
    ｅ．ステップａからｂまでを複数回繰り返すステップと
    有することを特徴とする方法。
12. 請求項９に記載の集積回路をテストするための方法において、前記方法は、
    ａ．前記集積回路をスキャンインモードにセットするステップと、
    ｂ．前記集積回路をスキャンアウトモードにセットするステップと、
    ｃ．ステップａからｂまでを複数回繰り返すステップと、
    ｄ．前記集積回路を評価モードにセットするステップと、
    ｅ．ステップａからｂまでを複数回繰り返すステップと
    を有し、前記集積回路をスキャンインモード、スキャンアウトモード、又は評価モードにセットする各々の前記ステップが、前記集積回路を前記アイドルモードにセットするステップによって先行されることを特徴とする方法。

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