CN100477522C

CN100477522C - 集成电路和用于测试该集成电路的方法

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Publication number: CN100477522C
Application number: CNB028117212A
Authority: CN
Inventors: C·H·范贝尔克尔; A·M·G·佩特尔斯
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2001-06-12
Filing date: 2002-06-10
Publication date: 2009-04-08
Anticipated expiration: 2022-06-10
Also published as: WO2002101926A2; WO2002101926A3; EP1402636A2; US20050076275A1; CN1515074A; JP2004521352A; JP4121948B2

Abstract

根据本发明的一集成电路包括多个单元(C1、C2、C3、C4；1)，具有用于接收控制信号(n、s、t)的第一输入(2a、2b、2c)，用于设置单元(1)的一个操作模式。单元(1)具有一个功能模式、一个扫描输入模式、一个扫描输出模式。在该功能模式(n＝1、s＝0、t＝1)中，对在一个或者多个第二输入(4a、4b)接收的信号(a、b)执行一个逻辑操作。该逻辑操作的结果通过内部节点(6)提供到一个输出(10)。在扫描输入模式(n＝0、s＝1、t＝0)中，扫描输入的一个值存储在该内部节点(6)。在扫描输出模式(n＝0、s＝0、t＝1)中，内部节点(6)的值被提供到该输出(10)。根据本发明的集成电路还具有一个评估模式(n＝1、s＝0、t＝0)，其中该输入信号(a、b)的逻辑操作的结果被存储在该内部节点(6)，并且其中该单元的输出(10)被禁止。

Description

集成电路和用于测试该集成电路的方法

技术领域

包括多个单元的集成电路，具有用于接收设置该单元的一个工作方式的控制信号的第一输入，该单元具有一个功能模式、一个扫描输入模式、和一个扫描输出模式，其中的功能模式对于在一个或多个第二输入接收的信号执行一个逻辑操作，该逻辑操作的结果通过一个内部节点提供到一个输出，其中的扫描输入模式将扫描输入的值存储在该内部节点，其中的扫描输出模式将该内部节点的值提供到该输出。

背景技术

异步电路提供超过同步电路的大量优点。某些优点是设计灵活性、不存在时钟相位差、低功耗的可能以及其平均速率的性能而不是最糟情况。那些电路中执行的逻辑操作可以是组合操作，例如AND、OR，但是可以是不同的时序操作，例如锁存操作。

然而，异步电路比同步电路难于测试。

用于测试异步电路的一个方法在0.Petlin和S.Furber在95年10月2日的技术报告(Technical Report)UMCS的″设计用于可测试性的C-元件″一文中作了描述。21页的图10示出以晶体管串联形式实现的一个对称的C-元件。该C元件在形成一个内部节点nc的输出是伪静态的，提供用于一个反相缓冲器的输入，一个操作输出c，该输出c通过一个反相反馈缓存器弱耦合回到该内部节点nc。该伪静态C元件03是扫描可测试单元的一部分，在图1中示意地示出。为了该目的，该C元件03利用一个信号T在一个禁止并且一个允许状态之间是可控的。在内部节点nc和功能输出c之间的反相缓冲器014利用一个信号Clk在一个允许状态和一个禁止状态之间实现可控。而且该内部节点nc通过一种三态反相缓存器09耦合到一个测试输出Sout。后一个反相器也借助信号Clk启动/禁止。而且一个测试输入08通过三态反相缓存器07耦合到功能输出c。此反相缓冲器07是利用测试信号Clk控制的。单元01具有功能模式或正常工作模式，其中该电路根据该C元件03的规范执行这些模式。在此模式中，信号T、Clk分别具有0、0值。然后启动C元件03。而且随后启动三态反相器缓冲器014和09，提供用于功能输出c和测试输出Sout的输出信号。在该正常模式中，把测试输入耦合到该输出c的该三态反相缓存器07被禁止。扫描输入模式中，信号T和Clk具有一个值1、1，输入08的测试值被加载到功能输出c，并且在反相形式中，通过反相反馈缓存器015加载到该内部节点nc。在扫描输出模式中该T的值保持1，并且Clk的值设置为0。现在启动测试输出010的反相缓冲器09，使得在该测试输出010可得到该测试值，并且能够加载到形成测试链的一部分的随后电路中。

当必须检测该检测链中的一个单元的C元件03时，必须通过把信号Clk设置到0而启动一个先前电路的功能输出的测试值。同时必须通过把信号T设置为0而启动C元件03。但是这样作的缺点是不能独立地检测功能上耦合到该单元的元件。

利用图2阐明这一点，图2示出一个集成电路，包括彼此耦合而形成一个链的四个单元C1、C2、C3、C4。该C元件的一部分也被功能耦合。功能耦合可以包括逻辑电路D。图2所示的实例中的第一单元C1的功能输出c被功能耦合到该链中的第三单元C3的输入b，并且该第二单元C2的功能输出c耦合到第三单元C3的输入a。在功能模式中，单元C1...C4和逻辑电路D异步操作。如果现在假设该逻辑单元C1...C4用参照图1所述的电路实现，并且控制信号cntr11和cntr12是信号T和Clk，则测试步骤应该如下。首先通过设置信号T为1并且在0和1之间更改信号Clk，把一个测试矢量加载到链C1...C4中。为了估算用于该测试矢量的C函数，T的值设置为0，而Clk的值设置为0。现在计算元件C3对其输入a和b的响应。在确定延迟之后，在内部节点可得到响应，同样在功能输出011可得到响应。在那时该响应重写装入在节点c中的该测试矢量的值。为了防止此情况出现，用于该C元件03的三态装置05必须在该单元已经假设该评估模式之后立刻禁止。这要求一个难于实现的精确定时。

发明内容

本发明的一个目的是提供一个根据介绍段落的一个集成电路，其中扫描链的单元能够是相当简单的结构并且能够被可靠地检测。根据此目的，本发明的集成电路的特征在于，该集成电路还具有一个评估模式，其中该输入信号的逻辑操作的结果被存储在该内部节点，并且其中该单元的输出被禁止根据本发明的集成电路中的评估模式使得有可能评估该单元的逻辑元件的响应，而不必重写装入在该单元中的该扫描值。该评估的结果最好是动态存储，使得该扫描链的单元能够是一个简单结构。

根据本发明的该集成电路的一个实施例，本发明特征在于，该单元具有用于对在该第二输入接收的该信号执行一个逻辑操作的一个逻辑电路，根据一个第一控制信号而用于把该逻辑电路的一个输出耦合到内部节点的第一三态装置，根据一个第二控制信号而用于把该扫描输入耦合到该内部节点的第二三态装置，以及根据一个第三控制信号而用于把该内部节点耦合到该输出的第三三态装置。该三态装置实现了在不同模式之间的简单切换。该三态装置可以用不同方式实现，例如通过反相缓冲器或通过传输-或通道门电路实现。

根据本发明的一种包括多个单元的集成电路，具有：

用于接收控制信号的第一输入，用于设置单元的一个操作模式，该单元被安排为在所述控制信号的控制下，用于执行到一个功能模式、一个扫描输入模式、一个扫描输出模式的切换；该单元被安排为在功能模式中用于在一个或多个第二输入接收的信号执行一个异步的逻辑操作，把该逻辑操作的结果通过一个内部节点而提供到一个输出，该输出在时间上连续地返回耦合，作为所述逻辑操作的输入；被安排为用于存储在一个扫描输入上的值的该单元在扫描输入模式中被存储在该内部节点上，

该单元被安排为在扫描输出模式中将在该内部节点的值提供到该输出，

该集成电路的特征在于，该单元还被安排为在所述控制信号的控制下，用于实现向一个评估模式的切换，单元在评估模式中存储在该内部节点上输入信号上的该逻辑操作的结果，并且，禁止所述单元的输出的所述单元被禁止。

本发明还提供了一种测试集成电路的方法，其特征在于该方法包括：

a.将该集成电路设置成扫描输入模式，

b.将该集成电路设置成扫描输出模式，

c.重复步骤a到b多次，

d.将该集成电路设置成一个评估模式，

e.重复步骤a到b多次。

附图说明

参照附图，更详细地描述本发明的这些和其它方面。在其中：

图1示出已有技术中描述的一个能扫描单元；

图2示出包括多个单元的集成电路；

图3示出根据本发明的一个集成电路的一个单元；

图4示出如图3所示的一个单元的第一实施方案；

图5示出如图3所示的该单元的第三实施方案；

图6示出如图3所示的该单元的第四实施方案；

图7A所示用于根据图3的单元的一个第二实施方案的解码单元；

图7B示出图7A的解码单元的详细资料；

图8示出图3的单元中的一个逻辑电路的第一实例；

图9示出图3的单元中的一个逻辑电路的第二实例；

图10示出图3的单元中的一个逻辑电路的第三实例；

图11示出图3的单元中的一个逻辑电路的第四实例；

图12示出图3的单元中的一个逻辑电路的第五实例；

图13示出图3的单元中的一个逻辑电路的第六实例；

图14所示根据本发明的第一方法；

图15所示根据本发明的第二方法；

图16示出根据本发明的一集成单元的另外的实例。

具体实施方式

图3示出根据本发明的一个集成电路的一个单元1。单元1具有第一输入2a、2b、2c，用于分别地接收控制信号n、s、t，以便设置该单元1的一个操作模式。其还具有逻辑电路3，用于对在第二输入4a、4b接收的信号a、b执行一个逻辑操作。该单元包括第一三态装置5，用于根据一个第一控制信号n把该逻辑电路3的输出耦合到一个内部节点6。该逻辑电路3和该三态装置5起到第一三态缓存装置的作用。其具有第二三态缓存装置7，用于根据一个第二控制信号s把一个扫描输入8耦合到内部节点6，以及第三三态缓存装置9，用于根据一个第三控制信号t把该内部节点6耦合到该单元1的一个输出10。输出10起到一个扫描输出的作用，用于提供该扫描输出信号Sout。在示出的实施例中，其被直接耦合到另外的输出11，用于提供一个功能输出信号c。

当控制信号n、s、t分别设置在1、0、1值时，单元1假设一个功能模式。在该功能模式中，该三态缓存装置5和9被启动。具有的结果是，通过该逻辑电路3对在其输入接收的信号a、b执行一个逻辑操作。在图3的实施例中，逻辑电路3与三态缓存装置5、9结合起到一个时序元件的作用，该内部节点6可得到的该逻辑电路3的输出值通过该三态缓存装置9而被反馈到该逻辑电路的另外输入4c。这样实现功能模式中的一个静态存储器。

在根据本发明的包括一连串单元1的一个集成电路中，通过把该链交替地设置为一个扫描输入模式和一个扫描输出模式，能够把一个测试矢量装入在该链中。在该扫描输入模式和该扫描输出模式中，都禁止用于把该逻辑电路3耦合到内部节点6的该第一三态缓冲器装置5。在该扫描输入模式中，该第二三态缓冲器装置7被启动，并且该第三三态缓冲器装置9被禁止，以使在扫描输入8的一个值被动态地存储在该内部节点6。在该扫描输出模式中，该第二三态缓冲器装置7被禁止，而该第三三态缓冲器装置9被启动。在此模式中，内部节点6的值被提供到该输出10并且动态地存储在那里。通过交替地在扫描输入和扫描输出模式之间切换，能够把一个测试矢量装入在该扫描链中，或能够从该扫描链中读出装入在该扫描链中的一个响应。

根据本发明的集成电路还具有一个评估模式。在该评估模式中仅启动第一三态缓冲器装置5，第二和第三三态缓冲器装置7、9被禁止。在该评估模式中，对于输入信号a、b的逻辑操作的结果被动态地存储在该内部节点6。该评估的结果还取决于Sout的当前状态，该结果实现来自输出10到输入4c的反馈的测试。三态缓冲器装置5、7、9实现该信号传输只能在一个方向进行，即从输入8到内部节点6，并且从该内部节点6到该输出10，而不是，而不在相反方向进行。逻辑电路3通常起一个缓存器的作用。

该三态缓冲器装置5、7和9能够以各种方式实现。

图4示出一个实施例，其中该三态缓冲器装置是三态反相缓冲器。在图4中，对应于图3的那些元件具有高于20的标号。该单元由六个控制信号控制：n、n、s、s、t和t。该第一三态缓冲器装置包括第一可切换的半导体单元25a，把逻辑电路23耦合到该正栅；和一个第二可切换的半导体元件25b，把逻辑电路23耦合到该负栅。如果控制信号n具有值1而控制信号n具有值0，则第一三态缓冲器装置25a、25b被启动。如果控制信号n具有值0而控制信号n具有值1，则第一三态缓冲器装置25a、25b被禁止。第二三态缓冲器装置是通过串联连接的第三、第四、第五和第六可切换的半导体元件27a、27b、27c、27d实现的。如果控制信号s和s具有值1和0值，则此三态缓冲器装置27a-27d被启动。在该启动状态中，该三态缓冲器装置27a-27d操作为一个反相缓冲器。如果控制信号s和s分别具有0值和1值，则其被禁止。该第三三态缓冲器装置29a-29d的实现与第二三态缓冲器装置的实现相似。通过分别具有1值和0值的控制信号t和t启动，而当信号t和t分别具有0值和1值时禁止。

在其它实施例中的三态缓冲器装置可以通过组合一个传输门电路和一个缓存单元而实现。图5示出根据本发明的一个集成电路的一个单元41。在其中逻辑电路43与传输门电路45结合，用作第一三态缓冲器装置。该第二三态缓冲器装置由反相缓冲器47a和传输门电路47的组合形成。该第三三态缓冲器装置由反相缓冲器49a和传输门电路49的组合形成。在图5中，对应于图3的那些部分具有高于40的标号。

CMOS中的一个逻辑级被反向。由于CMOS是当今选择的技术，所以图3、4和5的最佳实施例包括符号指示的倒相级。自然，其也可能使用非倒相级。与通道门电路67a、69a结合使用而作为三态单元的一个实施方案在图6中示出。对应于图3的那些元件具有高于60的标号。而且，在一个单元中可使用不同种类的几个三态缓冲器装置。

虽然在图4所示实施例中该单元21由六个控制信号n、n、s、s、t和t控制，但是其能够交替地通过三个控制信号n、s、t控制，通过在单元21中反相该控制信号n、s、t而获得信号n、s、t。这将降低连接到单元的元件数量。

图14示意地示出用于测试本发明的集成电路的一个方法，根据该方法，该集成电路被设置到扫描输入模式S1，随后设置到扫描输出模式S2。这些步骤被重复多次，以使一个测试矢量能够被装入到由根据本发明的单元1形成的链中。据此步骤的重复，测试矢量的要素被随后装入单元1的内部节点6、装入该单元的输出10形成的节点以及下一个单元的输入8、装入下一个单元6的内部节点6等等。随后，集成电路被设置成一个评估模式S3，其中估算对于装入在单元1的链中的该测试矢量的响应。在此评估模式之后，能够从单元1的链中检取对该测试矢量的响应。通过再一次重复在扫描输入模式S1和扫描输出模式S2之间交替。除了扫描输入模式、扫描输出模式、评估模式以外，根据本发明的集成电路具有其操作模式S4。这四个模式能够用两个控制信号、一个时钟信号Clk和一个模式信号M编码，如在下列表格中所示。

模式 Clk M

S1：扫描输入 1 0

S2：扫描输出 0 0

S3：评估 0 1

S4：功能 1 1

如果该扫描输入模式S1直接由扫描输出模式S2跟随，则某些情况下可能出现测试矢量的信息或响应信号的丢失，反之亦然。根据本发明方法的一个最佳实施例被用于根据本发明的一个集成电路，其另具有一个空闲模式S5。在此模式中，第一三态缓冲器装置5，第二和第三三态缓冲器装置7、9被禁止，即在其三态模式中。本发明中所说的实施例中，在扫描输入模式S1、扫描输出模式S2或评估模式S3设置该集成电路的每个步骤之前都先把该集成电路设置为空闲模式S5。这一点在图15中示出。下列表格示出用于包括功能模式在内的每一模式需要的控制信号n、s和t。

模式 n s t

S1：扫描输入 0 1 0

S2：扫描输出 0 0 1

S3：评估 1 0 0

S4：功能 1 0 1

S5：空闲 0 0 0

虽然要求三个控制信号来控制本发明集成电路的一个单元中的三个三态门，但是希望通过尽可能更少的控制线来设置不同状态，以便保持低数目的管脚以及节省芯片区域。为此目的，该集成电路最好是特征在于：用于把一个第一Clk和一个第二输入控制信号M解码成第一控制信号n、第二控制信号s和第三控制信号t的解码器逻辑。这种解码器逻辑例如能够靠近用于该输入控制信号的输入引脚出现一次，但是也可以出现于集成电路的每个单元。另外，该集成电路能够具有单元组，每个单元组具有这样一个解码器。图7A示出这种解码器逻辑的一个最佳实施例的实例。

在其中示出的解码器逻辑包括第一级3 7A，有第一和第二双相电路32、33。该第一双相电路32把输入控制信号Clk转换成第一和第二输出时钟信号c0和c1。被公知的该双相电路在图7B中更详细地示出。第一双相电路32产生一个输出时钟信号c0和一个反相输出时钟信号c1，其中该时钟信号之一交替地具有一个第一逻辑值，在每个时钟信号从具有第一逻辑值的一个状态到其中另一时钟信号具有第一逻辑值的一个状态交替转换之间，两个时钟信号都具有一个第二相反逻辑值。

该第二双相电路33以相似于第一双相电路的方式把输入控制信号M转换成一个输出模式信号m0和一个反相输出模式信号m1。在第二阶段37B，从信号c0、c1、m0、m1计算该控制信号s、n、t。

该控制信号n与输出模式信号m0相同。

利用AND门电路34、35和35以及OR门电路37计算的控制信号s和t如下所示。

s＝c0 AND m1

t＝(c1 AND m1)OR(c0 AND m0)

Clk M c0 c1 m0 m1 n s t 模式

1 0 1 0 0 1 0 1 0 S1：扫描输入

0<>1 0 0 0 0 1 0 0 0 S5：空闲

0 0 0 1 0 1 0 0 1 S2：扫描输出

0 0<>1 0 1 0 0 0 0 0 S5：空闲

0 1 0 1 1 0 1 0 0 S3：评估

1 1 1 0 1 0 1 0 1 S4：功能

在上面的表格中看出，在信号C1从0到1或从1到0的一个过渡以后的时间间隔由0<>1指示，该双相电路的输出信号都是逻辑0。这意味着控制信号n、s、t的每一个都是逻辑0值，使得该集成电路总是具有空闲状态，作为在扫描输入状态和扫描输出状态之间而一个中间状态。当其变化从扫描输出状态到评估状态时，以同样的方式确定该集成电路设定该空闲状态。然而，为实现这一点仅需要两个控制信号。

图8到13示出根据本发明的集成电路中的单元的一些实例。第一、第二和第三三态缓冲器装置以实例的方式实施为一个反相三态缓冲器，并且利用条形线(-)和反向符号(o)示意地指示。

在图8示出的实例中，对应于图3的那些元件具有高于100的标号。在本实施例中的逻辑电路103是一个AND门。

在图9示出的实例中，对应于图3的那些元件具有高于200的标号。在本实施例中的逻辑电路203具有一个仅取决于单个输入204a的输出。在所示的实施例中，该逻辑电路是一个连接线203，但是其可以是一个反相器或一个延迟元件。

图3、4和6示出由两个逻辑级组成一个环的方式，即3和9能够结合在一条扫描链中。也可能有多于两级的环路，甚至包括奇数级的环路。例如，通过能够在输出211c和输入204a之间添加一个反相器而从图9构成包括三个逻辑级的一个环路振荡器。

在图10示出的实例中，对应于图3的那些元件具有高于300的标号。其中的逻辑电路303′是一个多路复用单元。多路复用单元303′具有第二输入信号输入304b和304c，以及一个选择输入304a，用于在信号输入304b和304c之间进行选择。多路复用单元303′的信号输入304c通过一个反馈303″耦合到该多路复用单元的输出。多路复用单元303′和反馈303″一起形成一个锁存器。在根据本发明的电路的一个单元301中的包括该反馈303″的实施方案使得该锁存器303′、303″容易被检测。

在图11和图12示出的实例中，对应于图3的那些部件分别具有高于400和500的标号。图11和图12都示出了一个实例，其中该逻辑元件403′、404′与该第三三态缓冲器装置409、509结合，并且从该三态装置的输出410、510到该逻辑电路403′、503′的反馈403″、503″是一个非对称的C元件。分别在根据本发明电路的单元401和501中的实施方案同样使得该非对称C元件403′+409+403″和503′+509+503″被容易地检测。

在图13示出的实例中，对应于图3的那些元件具有高于600的标号。图13示出一个实例，其中的逻辑元件603′与该第三三态缓冲器装置609结合，并且从该第三三态缓冲器装置609的输出610到该逻辑电路603′的输入604c的一个反馈603″是一个对称的C元件。在根据本发明电路的一个单元601中的实施方案使得该对称C元件603′+603″被容易地检测。

在图16示出的实例中，对应于图3的那些元件具有高于700的标号。在其中所示的单元中的内部节点706通过包括缓存器711和连接线712的一个路径而耦合到该逻辑电路703的一个输入。此路径与从内部节点706到该输出710的路径分离。本实施例具有的优点是该内部节点706的反馈从该输出710完全分离。这将使得其适于作为一个标准单元。

Claims

1.包括多个单元(C1、C2、C3、C4；1)的集成电路，具有：

用于接收控制信号(n、s、t)的第一输入(2a、2b、2c)，用于设置单元(1)的操作模式，该单元被安排为在所述控制信号的控制下，用于执行到功能模式、扫描输入模式、扫描输出模式的切换，

在该功能模式中，该单元被安排为在一个或多个第二输入(4a、4b)接收的信号(a、b)上执行异步的逻辑操作，把该逻辑操作的结果通过内部节点(6)而提供到输出(10)，该输出在时间上连续地返回耦合，作为所述逻辑操作的输入；

在该扫描输入模式中，该单元被安排为将在扫描输入上的值存储在该内部节点(6)上；

在该扫描输出模式中，该单元被安排为将在该内部节点(6)的值提供到该输出(10)，

该集成电路的特征在于，该单元还被安排为在所述控制信号的控制下，用于实现向评估模式的切换，在该评估模式中，将在该输入信号(a、b)上进行的该逻辑操作的结果存储在该内部节点(6)上，并且，所述单元的输出(10)被禁止。

2.根据权利要求1的集成电路，其特征在于：单元(1)具有逻辑电路(3)，用于对在第二输入(4a、4b)上接收的信号(a、b)执行该逻辑操作，该逻辑电路包括：第一三态缓冲器装置(5)，用于根据第一控制信号(n)而把该逻辑电路(3)的输出耦合到该内部节点(6)，每个单元包括第二三态缓冲器装置(7)，用于根据第二控制信号(s)而把该扫描输入(8)耦合到该内部节点(6)，第三三态缓冲器装置(9)，用于根据第三控制信号(t)把该内部节点(6)耦合到该输出(10)。

3.根据权利要求2的集成电路，其特征在于：该第三三态缓冲器装置(9)的输出(10)耦合到该逻辑电路(3)的第三输入(4c)。

4.根据权利要求3的集成电路，其特征在于：用于把第一输入控制信号(Clk)和第二输入控制信号(M)解码成第一控制信号(n)、第二控制信号(s)和第三控制信号(t)的解码器逻辑(32)。

5.根据权利要求4的集成电路，其特征在于：该解码器逻辑包括第一级(37A)，该第一级(37A)包括第一和第二双相电路(32、33)以及反相输出时钟信号(c1)，该第一双相电路(32)把第一输入控制信号(Clk)转换成输出时钟信号(c0)，其中该时钟信号之一交替地具有第一逻辑值，在从该时钟信号之一具有第一逻辑值的状态到另一时钟信号具有第一逻辑值的状态的每个过渡期间，两个时钟信号都具有第二相反逻辑值，该第二双相电路(33)把该第二输入控制信号(M)转换成输出模式信号(m0)和反相输出模式信号(m1)，该解码器逻辑进一步包括第二级(37B)，其中：

-第一控制信号(n)是从输出模式信号(m0)形成的，

-第二控制信号的计算是对应于在输出时钟信号(c0)和反相输出模式信号(m1)上所进行的逻辑AND，以及

-第三控制信号的计算是对应于输出时钟信号(c0)和输出模式信号(m0)的逻辑AND与反相输出时钟信号(c1)和反相输出模式信号(m1)的逻辑AND的逻辑OR。

6.根据权利要求2的集成电路，其特征在于：该逻辑电路是反相器，它具有仅取决于单个输入的输出。

7.根据权利要求2的集成电路，其特征在于：该逻辑电路是AND门。

8.根据权利要求3的集成电路，其特征在于：该逻辑电路(303′)与该第三三态缓冲器装置(309)和反馈(303″)结合而形成锁存器，其中该反馈(303″)把该第三三态缓冲器装置(309)的输出(310)耦合到该逻辑电路(303′)的输入(304c)。

9.根据权利要求3的集成电路，其特征在于：该逻辑电路(403′；503′)被安排为用于形成输出信号，此输出信号对应于在所述第二输入接收的信号中的第一个及逻辑AND上进行的逻辑NOR，该逻辑AND是在来自第三三态缓冲器装置(409；509)的输出信号与第二输入接收的信号中的第二个上进行的，或者，所形成的输出信号对应于在第二输入上接收的信号中的第一个及逻辑OR上所进行的逻辑NAND，该逻辑OR是在来自第三三态缓冲器装置(409；509)的输出信号及第二输入接收的信号中的第二个上进行的。

10.根据权利要求3的集成电路，其特征在于：该逻辑电路(603′)被安排为用于形成输出信号，此输出信号对应于在第一、第二和第三中间逻辑值上所进行的逻辑NOR，该第一中间逻辑值对应于在第三三态缓冲器装置(609)的输出(610)及第二输入接收的信号的第一个上所进行的一个AND，该第二中间逻辑值对应于在所述第三三态缓冲器装置(609)的输出(610)及第二输入接收的信号中的第二个上所进行的一个AND，所述第三中间逻辑值对应于在所述第二输入接收的信号中的第一和第二个上所进行的一个AND。

11.根据权利要求2的集成电路，其特征在于：该单元被安排为用于空闲模式，其中该第一三态缓冲器装置(5)、第二三态缓冲器装置(7)和第三三态缓冲器装置(9)每一个都被禁止。

12.根据权利要求2的集成电路，其特征在于：内部节点(706)通过一条路径(711、712)耦合到该逻辑电路(703)的输入，该路径(711、712)与从该内部节点(706)到输出(710)的路径分离。

13.用于测试根据权利要求1到12之一的集成电路的方法，其特征在于该方法包括：

a.将该集成电路设置成扫描输入模式(S1)，

b.将该集成电路设置成扫描输出模式(S2)，

c.重复步骤a到b多次，

d.将该集成电路设置成评估模式(S3)，

e.重复步骤a到b多次。

14.根据权利要求13的用于测试根据权利要求10的集成电路的方法，其特征在于：在把该集成电路设置成扫描输入模式(S1)、扫描输出模式(S2)或评估模式(S3)的每个步骤之前都先把该集成电路设置为空闲模式(S5)，在该空闲模式中，该第一三态缓冲器装置(5)、第二三态缓冲器装置(7)和第三三态缓冲器装置(9)每一个都被禁止。