JPS5915208B2 - パワ−・オン・リセツト回路 - Google Patents
パワ−・オン・リセツト回路Info
- Publication number
- JPS5915208B2 JPS5915208B2 JP53067296A JP6729678A JPS5915208B2 JP S5915208 B2 JPS5915208 B2 JP S5915208B2 JP 53067296 A JP53067296 A JP 53067296A JP 6729678 A JP6729678 A JP 6729678A JP S5915208 B2 JPS5915208 B2 JP S5915208B2
- Authority
- JP
- Japan
- Prior art keywords
- power
- stage
- inverter
- output
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Description
【発明の詳細な説明】
本発明は、論理集積回路においてマイクロプロセッサ内
のフリップ・フロップ回路などに対して電源投入直後の
瞬時に安全な初期設定をするパワー・オン・リセット回
路に関するものである。
のフリップ・フロップ回路などに対して電源投入直後の
瞬時に安全な初期設定をするパワー・オン・リセット回
路に関するものである。
従来から、電源投入時の論理回路の初期設定を行うパワ
ー・オン・リセット回路として、第１図Ａに示すような
抵抗ＲとコンデンサＣとで構成された微分回路あるいは
第１図Ｂに示すような積分回路がよく使われている。
ー・オン・リセット回路として、第１図Ａに示すような
抵抗ＲとコンデンサＣとで構成された微分回路あるいは
第１図Ｂに示すような積分回路がよく使われている。
それぞれの動作波形図を第２図Ａ、Ｂに示す。
動作を説明すると、電圧ＶｃがスイッチＳにより微分回
路（あるいは積分回路）にｔ。
路（あるいは積分回路）にｔ。
の時点で投入されると、出力電圧■１は微分（あるいは
積分）され、ＣＲの時定数でＶｃから立下がり（あるい
はＶｃまで立上がり）はじめる。
積分）され、ＣＲの時定数でＶｃから立下がり（あるい
はＶｃまで立上がり）はじめる。
つぎに論理回路のスレッショルド電圧をｖｔｈとすると
、Ｖｌがｖｔｈに達する時点ｔ１までの時間Ｔ ＝ Ｃ
Ｒｌｎ （Ｖｃ ／Ｖ ｔｈ）の幅をもったパワー・オ
ン・リセット信号を得ることができる。
、Ｖｌがｖｔｈに達する時点ｔ１までの時間Ｔ ＝ Ｃ
Ｒｌｎ （Ｖｃ ／Ｖ ｔｈ）の幅をもったパワー・オ
ン・リセット信号を得ることができる。
しかし、この種のＣＲを用いたパワー・オン・リセット
回路を論理回路と同一チップ内でＩＣ化しようとすると
、特にＣの製造に要するチップ面積は、通常の単位ゲー
トを構成する半導体素子に比べて大きくなる欠点があっ
た。
回路を論理回路と同一チップ内でＩＣ化しようとすると
、特にＣの製造に要するチップ面積は、通常の単位ゲー
トを構成する半導体素子に比べて大きくなる欠点があっ
た。
そのため従来ではＣを外付けにすることが多く、これは
ＩＣのピン数および外付個別部品の増加とそれに伴なう
価格の上昇を招く欠点があった。
ＩＣのピン数および外付個別部品の増加とそれに伴なう
価格の上昇を招く欠点があった。
また、第３図Ａ、Ｂは他の従来例であって、単にインバ
ータを多段縦続接続した構成を示す。
ータを多段縦続接続した構成を示す。
Ａは初段インバータにそのスレッショルド電圧より低い
レベルを入力したものであり、Ｂは逆に高いレベルを入
力したものである。
レベルを入力したものであり、Ｂは逆に高いレベルを入
力したものである。
ここで、すべてのインバータが同じ特性を持っているも
のとして、電源投入直後の過渡現象を考えると、何段口
の出力が高いレベル、あるいは低いレベルになるかは、
そのインバータの入力となる前段インバータの出力との
関係からも一義的に定まらない。
のとして、電源投入直後の過渡現象を考えると、何段口
の出力が高いレベル、あるいは低いレベルになるかは、
そのインバータの入力となる前段インバータの出力との
関係からも一義的に定まらない。
しかし初段インバータの入力から、必然的に決まる定常
的な出力と矛盾する出力を、過渡現象として発生したイ
ンパークが存在すれば、これが初段に近い場合は、伝達
遅延時間の遅れをもって順次後段のインバータに反転情
報が伝達してゆく。
的な出力と矛盾する出力を、過渡現象として発生したイ
ンパークが存在すれば、これが初段に近い場合は、伝達
遅延時間の遅れをもって順次後段のインバータに反転情
報が伝達してゆく。
また論理ＩＣ素子によっては、すべてのインバータの出
力が電源投入直後の過渡現象として、高いレベルになる
傾向を有するものがあり、この場合それが初段インバー
タの入力や前段の出力と矛盾を生じたインバータから、
伝達遅延時間の遅れをもって順次後段のインバータを反
転させていく。
力が電源投入直後の過渡現象として、高いレベルになる
傾向を有するものがあり、この場合それが初段インバー
タの入力や前段の出力と矛盾を生じたインバータから、
伝達遅延時間の遅れをもって順次後段のインバータを反
転させていく。
したがって、インバータの数が多いほど、前記矛盾を発
生する割合が多くなり、確実にパワー・オン・リセット
信号を発生させることができる。
生する割合が多くなり、確実にパワー・オン・リセット
信号を発生させることができる。
しかしＩＣのチップ面積配分上、パワー・オン・リセッ
ト信号発生のためにのみ、無方針にインバータの段数を
増加させることはできないという欠点があった。
ト信号発生のためにのみ、無方針にインバータの段数を
増加させることはできないという欠点があった。
本発明は論理回路の中で最も簡単なインバータを多段縦
続接続し、電源投入直後に起こる前段インバータの状態
変化が後段に用意された数段外のインバータの伝達遅延
時間相当の遅れを有することを利用して、必要なパワー
・オン・リセット信号時間をうろことを特徴とし、その
目的は初期設定を必要とする論理回路とともにＩＣ化を
可能ならしめ、初期設定のための外付個別部品とＩＣの
ピン数を不要にせしめることにある。
続接続し、電源投入直後に起こる前段インバータの状態
変化が後段に用意された数段外のインバータの伝達遅延
時間相当の遅れを有することを利用して、必要なパワー
・オン・リセット信号時間をうろことを特徴とし、その
目的は初期設定を必要とする論理回路とともにＩＣ化を
可能ならしめ、初期設定のための外付個別部品とＩＣの
ピン数を不要にせしめることにある。
第４図は本発明の動作を少ないインバータ数で確実にす
るための基本的な実施例を示したものである。
るための基本的な実施例を示したものである。
電源投入直後の過渡現象により、すべてのインバータが
初段入力から決まる定常的な出力と矛盾する出力を故意
に発生するように、奇数段と偶数段に電源投入時の過渡
特性に差を付けたものである。
初段入力から決まる定常的な出力と矛盾する出力を故意
に発生するように、奇数段と偶数段に電源投入時の過渡
特性に差を付けたものである。
説明の便宜上電位的に高いレベルをｇ ｌ Ｉ＋１低い
レベルを“０”′と約束した正論理で説明を行う。
レベルを“０”′と約束した正論理で説明を行う。
電源投入直後に出力“１″に立ち上がるインバータをＸ
１出力“０″のままであるインバータをＹと置くと、第
４図Ａは奇数段にインバータ￥１偶数段にインバータＸ
を配置し、その初段インバータＹに′０″を入力させた
ものであり、逆に第４図Ｂは奇数段にインバータＸ１偶
数段にインバータＹを配置し、その初段インバータＸに
１９１を入力させたものである。
１出力“０″のままであるインバータをＹと置くと、第
４図Ａは奇数段にインバータ￥１偶数段にインバータＸ
を配置し、その初段インバータＹに′０″を入力させた
ものであり、逆に第４図Ｂは奇数段にインバータＸ１偶
数段にインバータＹを配置し、その初段インバータＸに
１９１を入力させたものである。
第５図は第４図Ａの回路動作を説明するためのタイムチ
ャートを示すものであり、第４図Ａの図中に示した如く
■は電源、■は初段の出力および２段目の入力、■は２
段目の出力および３段目の入力、■は３段目の出力およ
び４段目の入力、を表わす。
ャートを示すものであり、第４図Ａの図中に示した如く
■は電源、■は初段の出力および２段目の入力、■は２
段目の出力および３段目の入力、■は３段目の出力およ
び４段目の入力、を表わす。
つぎに第４図Ａの回路動作を説明する。
第５図ｔｏの時点でスイッチＳを閉じると電源Ｖｃが回
路に投入され、第５図■のように電源は４Ｔ＋に立ち上
がる。
路に投入され、第５図■のように電源は４Ｔ＋に立ち上
がる。
入力が“０″である初段インバータの出力は、その伝達
遅延時間をτとし、ｔｏからほぼτ時間後に立ち上がる
とすれば、第５図■のようにｔｌの時点で“１′”に立
ち上がる。
遅延時間をτとし、ｔｏからほぼτ時間後に立ち上がる
とすれば、第５図■のようにｔｌの時点で“１′”に立
ち上がる。
初段の出力を入力とし、電源投入直後にはｉｌ＋になっ
ている２段目のインバータは第５図■のようにｔ。
ている２段目のインバータは第５図■のようにｔ。
の時点で“１′′に立ち上がるが、その入力である初段
の出力が１１の時点で立ち上がっているので、ｔｌから
τ時間後の時点ｔ２で“０″に反転する。
の出力が１１の時点で立ち上がっているので、ｔｌから
τ時間後の時点ｔ２で“０″に反転する。
２段目の出力を入力とし電源投入直後には“０″である
３段目のインバータは第５図■のように１２の時点まで
は“０″のままであるが、２段目の出力がｔ２の時点“
０″に反転してからτ時間後のｔ３の時点で初めて“ｌ
ｔ＋に立ち上がる。
３段目のインバータは第５図■のように１２の時点まで
は“０″のままであるが、２段目の出力がｔ２の時点“
０″に反転してからτ時間後のｔ３の時点で初めて“ｌ
ｔ＋に立ち上がる。
以下同様に■、■、・・・に示すように、初段インバー
タのｌｌｊ＋、“０″反転の情報が単位遅延時間τずつ
遅れて後段へ伝達されてゆく。
タのｌｌｊ＋、“０″反転の情報が単位遅延時間τずつ
遅れて後段へ伝達されてゆく。
このようにして偶数段目のインバータ出力から正のパル
ス、また奇数段目のインバータ出力からは負のパルスが
得られ、Ｎ段目のパルス幅はＮ１時間となる。
ス、また奇数段目のインバータ出力からは負のパルスが
得られ、Ｎ段目のパルス幅はＮ１時間となる。
以上のように、電源投入直後から、安定にある一定な時
間Ｎτだけパルスが発生されるので、このパルス信号を
従来のパワー・オン・リセット信号として利用できる。
間Ｎτだけパルスが発生されるので、このパルス信号を
従来のパワー・オン・リセット信号として利用できる。
この場合必要なパワー・オン・リセット信号が正のパル
スなのか、負のパルスなのか、またその信号幅がどれだ
けなのかが決まれば、上述の関係から、縦続接続するイ
ンバータの段数を決定すればよい。
スなのか、負のパルスなのか、またその信号幅がどれだ
けなのかが決まれば、上述の関係から、縦続接続するイ
ンバータの段数を決定すればよい。
また第４図Ｂの回路動作は、第２図の電源を除く各タイ
ムチャートにおいて、時点ｔ。
ムチャートにおいて、時点ｔ。
以降の論理“１１９１．ＭＱＩ＋をすべて反転させたも
のに対応し、基本的には上述した第４図Ａと同様である
。
のに対応し、基本的には上述した第４図Ａと同様である
。
第６図Ａ、ＢはＩＣ素子のうちＣ−ＭＯＳを利用したと
きに、実際にインパークＸおよびＹの動作を実現するた
めの実施例で、Ａは初段のインバータの入力が低いレベ
ルの場合、Ｂは高いレベルの場合を示すもので奇数段目
と偶数段目のインバータの入力あるいは出力をプル・ア
ップ抵抗で高いレベルに、あるいはプル・ダウン抵抗で
低いレベルに接続クランプしたものである。
きに、実際にインパークＸおよびＹの動作を実現するた
めの実施例で、Ａは初段のインバータの入力が低いレベ
ルの場合、Ｂは高いレベルの場合を示すもので奇数段目
と偶数段目のインバータの入力あるいは出力をプル・ア
ップ抵抗で高いレベルに、あるいはプル・ダウン抵抗で
低いレベルに接続クランプしたものである。
なお第６図では煩雑さを避けるためインバータ自身への
電源配線は省略しである゛。
電源配線は省略しである゛。
第７図はＩＣ素子のうちＩＩＬを用いた場合のＩＣへの
適用実施例であって、第６図における抵抗のプル・アッ
プ、プル・ダウンの効果をコンデンサに置換して実現し
ている。
適用実施例であって、第６図における抵抗のプル・アッ
プ、プル・ダウンの効果をコンデンサに置換して実現し
ている。
これは一般にごく小容量で実現できる。
なおＩＩＬのインジェクタは定電流記号で表わしである
。
。
図中１はインジェクタ、２はエミッタ、３１〜３４はベ
ース、４はコレクタ、５は配線用コンタクトを示す。
ース、４はコレクタ、５は配線用コンタクトを示す。
ＩＩＬの過渡特性は電源投入と同時に高いレベルになる
傾向があるので、奇数段目の入力に接続されているコン
デンサにプル・ダウンの効果を持たせている。
傾向があるので、奇数段目の入力に接続されているコン
デンサにプル・ダウンの効果を持たせている。
またＩＣＭ造上、このコンデンサは奇数段目のトランジ
スタのベース、エミッタ間の接合容量で実現することが
容易なので、具体的には偶数段より奇数段のトランジス
タのベース、エミッタ間の接合容量を第８図のように接
合面積にアンバランスを付加したレイアウトにすること
によって達成している。
スタのベース、エミッタ間の接合容量で実現することが
容易なので、具体的には偶数段より奇数段のトランジス
タのベース、エミッタ間の接合容量を第８図のように接
合面積にアンバランスを付加したレイアウトにすること
によって達成している。
このようにして少ないチップ面積上に簡単にアンバラン
スを付加し、多段縦続接続されたインパークをうろこと
ができ、電源投入直後に“′１”に立ち上がるインバー
タと０″のままであるインバータとを再現性よく設定す
るこ七ができる。
スを付加し、多段縦続接続されたインパークをうろこと
ができ、電源投入直後に“′１”に立ち上がるインバー
タと０″のままであるインバータとを再現性よく設定す
るこ七ができる。
アンバランスの付加によるインバータ１段当りの伝達遅
延時間は同一サイズのインバータの遅延時間と多少異な
るが、１段当りの伝達遅延時間の整数倍に近い正あるい
は負のパルスを容易に得ることができ、この出力を利用
して電源投入時のパワー・オン・リセット信号とすれば
、パワー・オン・リセットのための外付個別部品と外出
ピンを必要としなくなる。
延時間は同一サイズのインバータの遅延時間と多少異な
るが、１段当りの伝達遅延時間の整数倍に近い正あるい
は負のパルスを容易に得ることができ、この出力を利用
して電源投入時のパワー・オン・リセット信号とすれば
、パワー・オン・リセットのための外付個別部品と外出
ピンを必要としなくなる。
以上説明したように、本発明によるパワー・オン・リセ
ット回路によれば、電源投入時にフリップ・フロップの
ような２安定回路を有するデジタルＩＣの初期設定を、
同一チップ上の少ない面積で外付個別部品と外出ピンを
必要としないで実現できる。
ット回路によれば、電源投入時にフリップ・フロップの
ような２安定回路を有するデジタルＩＣの初期設定を、
同一チップ上の少ない面積で外付個別部品と外出ピンを
必要としないで実現できる。
パワー・オン・リセット回路を同一チップ上に付加した
ことによるチップ面積やロジックの増加がＩＣ全体の価
格に及ぼす影響は、ロジックが大規模になればなるほど
少なくなる上に外付個別部品と外出ピンを必要としたパ
ワー・オン・リセット回路に比して、価格の大幅な低減
をはかることができる等の効果を有する。
ことによるチップ面積やロジックの増加がＩＣ全体の価
格に及ぼす影響は、ロジックが大規模になればなるほど
少なくなる上に外付個別部品と外出ピンを必要としたパ
ワー・オン・リセット回路に比して、価格の大幅な低減
をはかることができる等の効果を有する。
第１図Ａ、Ｂは従来のパワー・オン・リセット回路例、
第２図Ａ、Ｂは第１図の信号波形図、第３図Ａ、Ｂはパ
ワー・オン・リセット回路の他の従来例、第４図Ａ、Ｂ
は本発明に従う基本的かつ概略的実施例、第５図は第４
図Ａの信号波形図、第６図Ａ、ＢはＣ−ＭＯＳにおける
第４図の詳細な実施例、第７図はＩＩＬにおける第４図
の詳細な実施例、第８図は第７図のＩＣのパターンレイ
アウト例を示す。 Ｘ・・・・・・電源投入直後に出力４１１９１に立ち上
がるインパーク、Ｙ・・・・・・電源直後に出力が“０
″のままであるインバータ、１・・・・・・インジェク
タ、２・・・・・・エミッタ、３１〜３４・・・・・・
ベース、４・・・・・・コレクタ、５・・・・・・配線
用コンタクト。
第２図Ａ、Ｂは第１図の信号波形図、第３図Ａ、Ｂはパ
ワー・オン・リセット回路の他の従来例、第４図Ａ、Ｂ
は本発明に従う基本的かつ概略的実施例、第５図は第４
図Ａの信号波形図、第６図Ａ、ＢはＣ−ＭＯＳにおける
第４図の詳細な実施例、第７図はＩＩＬにおける第４図
の詳細な実施例、第８図は第７図のＩＣのパターンレイ
アウト例を示す。 Ｘ・・・・・・電源投入直後に出力４１１９１に立ち上
がるインパーク、Ｙ・・・・・・電源直後に出力が“０
″のままであるインバータ、１・・・・・・インジェク
タ、２・・・・・・エミッタ、３１〜３４・・・・・・
ベース、４・・・・・・コレクタ、５・・・・・・配線
用コンタクト。
Claims (1)
- １ 多段縦続接続されたインバータ群において、初段イ
ンバータの入力設定によって決まる定常的な出力状態と
、電源投入直後に生ずる過渡出力とが矛盾するように、
前記インバータの段間にプル・アップ素子あるいはプル
・ダウン素子を付加し、前記インバータ群のうち少くと
も１つの反転出力を論理回路の初期設定信号としたこと
を特徴とするパワー・オン・リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53067296A JPS5915208B2 (ja) | 1978-06-06 | 1978-06-06 | パワ−・オン・リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53067296A JPS5915208B2 (ja) | 1978-06-06 | 1978-06-06 | パワ−・オン・リセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54158843A JPS54158843A (en) | 1979-12-15 |
| JPS5915208B2 true JPS5915208B2 (ja) | 1984-04-07 |
Family
ID=13340878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53067296A Expired JPS5915208B2 (ja) | 1978-06-06 | 1978-06-06 | パワ−・オン・リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5915208B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH038007Y2 (ja) * | 1984-06-21 | 1991-02-27 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4367422A (en) * | 1980-10-01 | 1983-01-04 | General Electric Company | Power on restart circuit |
| JPS57194628A (en) * | 1981-05-27 | 1982-11-30 | Nec Corp | Initializing circuit |
| JPS59163916A (ja) * | 1983-03-08 | 1984-09-17 | Matsushita Electric Ind Co Ltd | リセツトパルス発生装置 |
| AU6214700A (en) * | 1999-07-16 | 2001-02-05 | Thomson Licensing S.A. | Tristate circuit for power up conditions |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4710443U (ja) * | 1971-03-09 | 1972-10-07 |
-
1978
- 1978-06-06 JP JP53067296A patent/JPS5915208B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH038007Y2 (ja) * | 1984-06-21 | 1991-02-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54158843A (en) | 1979-12-15 |
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