JPH0324815A - 雑音除去回路 - Google Patents

雑音除去回路

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JPH0324815A
JPH0324815A JP1158188A JP15818889A JPH0324815A JP H0324815 A JPH0324815 A JP H0324815A JP 1158188 A JP1158188 A JP 1158188A JP 15818889 A JP15818889 A JP 15818889A JP H0324815 A JPH0324815 A JP H0324815A
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
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  • Manipulation Of Pulses (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明は、所定周期以下のパルス信号（雑音信号）を
除去する雑音除去回路に関する。
〔従来技術〕
従来の雑音除去回路としては，例えば．特開昭６１−７
７１８号公報に記載されているものかある。
上記の従来例は、ＴＶ等の信号処理に用いられるディジ
タル回路用雑音除去回路であり、概説すると、入力信号
の立ち上がり時に１ショットパルスを発生する回路にお
いて，雑音（所定幅以下のパルス）によって誤って応動
することを防止するため，入力信号Ａがｘｉ　１　ｐｐ
、出力信号Ｂがｉｔ　Ｏ　ｕのときに限ってカウント動
作を行なうブリップフロップを設け、該フリップフロッ
プのカウント幅より長い期間のパルスでのみ１ショット
パルスを発生する構或としている。
上記のような考え方を１？ヨットパルス発生回路のみで
はなく信号伝播経路に用いることも容易に考えられる。
しかしながら、上記の方式では、入カ状態Ａがｉｔ　１
　ｔｐ，出力信号Ｂが″′０″の時に限ってカウント動
作を行なうフリップフロップのカウント幅より長い期間
のパルスのみを通過させる構成としているため，雑音除
去可能な期間は出力状態が゛′０″の時に限られる。し
たがって第１３図に示すように、出力状態が″０′″の
ときに発生するＡＡのような雑音パルスは除去可能であ
るが、出力状態が“ｌ′″のときに発生するＢＢのよう
な雑音パルスは除去不能である。
そのため、車両のように信号ハーネス間干渉等によって
ＡＡ．ＢＢのいずれの雑音も存在する環境においては，
前記のごとき従来方式では雑音除去を十分に行なうこと
が出来ない。
上記の問題を改善した回路として、例えば、実開昭６１
−７５６３７号公報に記載されているものがある。
第１１図は上記従来例のブロック図、第１２図はその信
号波形図である。
この従来例は、所定周波数以上の人力信号を除去する雑
音除去回路であり、以下、その動作を第ｌ２図に基づい
て概説する。
入力端子７から印加される入力信号が“Ｌ　ｏｊｊ−＋
　”　Ｈｉ”に切り換わると、ＮｃｈＭＯＳＦＥＴ５と
コンデンサ１１とで構成される放電経路でノード２６は
放電される。モしてノード２６の電位がＮＯＲ回路２１
のしきい値３０を切るとＮｃｈＭＯＳＦＥＴ２５によっ
て急速に放電され、インバータ１３を介して出力端子１
５に“Ｈｉ”が伝えられる。しかし、ノード２６の電位
がＮＯＲ回路２１のしきい値３０を切る前に入力信号が
再び“Ｈｉ”→“Ｌｏ”に切り換わると、ＰｃｈＭＯＳ
ＦＥＴ２３によって急速に充電され，出力端子１５は“
Ｌｏ”のままになる。
入力信号が“ｔ　Ｈ　ｉ　Ｉｔ→１１　Ｌ　Ｏｔ＋に切
り換わる時は、上記動作の逆で、ノード２６がＰｃｈＭ
ＯＳＦＥＴ３とコンデンサ１ｌとで構成される充電経路
で充電され、ＮＡＮＤ回路１９のしきい値３１を越える
か否かで信号の伝達が決定される。
したがって，上記の回路においては、コンデンサ１１と
Ｎ　ｃ　ｈ　Ｍ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔ　５で構成される
放電回路またはコンデンサ１１とＰｃｈＭＯＳＦＥＴ３
で構成される充電回路の時定数で定まる所定時間よりも
短いパルスは、“１”か″０”かに拘りなく除去するこ
とが出来る。
〔発明が解決しようどする課題〕
しかし、上記のような従来の雑音除去回路においては、
ＰｃｈＭＯＳＦＥＴ３、ＮｃｈＭＯＳＦＥＴ５．コンデ
ンサ１１、ＮＡＮＤ回路２３のしきい値３１およびＮＯ
Ｒ回路２５のしきい値３０によって雑音除去時間が決定
される構成となっているため、各素子の製造上のバラツ
キ、温度、電圧変化に伴う特性変化によって雑音除去時
間の変動幅が大きくなり、そのため真の信号と雑音との
周波数差が小さい場合には有効に動作しない、という問
題があった。
また雑音除去時間を長くとる必要がある場合には、時定
数を決定するトランジスタおよびコンデンサのサイズが
大きくなるので、集積回路化した場合にチップ面積の増
加に伴うコストアップも予想されるという問題があった
。
この発明は、上記のごとき従来技術の問題を解決するこ
とを目的とするものである。
〔課題を解決するための手段〕
上記の目的を達成する丸め、本発明においては、特許請
求の範囲に記載するように構成している。
すなわち、本発明においては、雑音除去時間を、基準ク
ロックで動作するシフトレジスタのシフト時間で決定す
る構成とすることにより、上記問題点を解決したもので
ある。
〔発明の実施例〕
第１図は本発明の一実施例図であり，Ｄフリップフロッ
プ（以下、Ｄ−ＦＦと略記する）を用いたスタティック
型シフトレジスタを基本とした回路構成を示したもので
ある。
第１図の回路は，シフトクロックｆＦＩＬの立ち上がり
のタイミングで入力信号ＩＮを出力信号ＯＵＴヘビット
シフ１−するＤ　−　Ｆ　Ｆ　２　０　１、２０２で構
成されるシフトレジスタと 人力信号ＩＮと出力信号ＯＵＴのＡＮＤ信号によって上
記Ｄ−ＦＦ２０１、２０２のセット動作を行なうＡＮＤ
回８２０３と 入力信号ＩＮと出力信号ＯＵＴのＮＯＴ−ＯＲ信号によ
って上記Ｄ−ＦＦ２０１、２０２のリセット動作を行な
うＮＯＲ回路２０４と、で構威される。なお、２０５は
Ｄ−ＦＦ２０１の出力である。
第２図は、上記第ｌ図の回路の信号波形図である。
以下、第工図の回路の作用を第２図に基づいて説明する
。
入力信号ＩＮが、出力状態の反対論理の信号状態である
期間を信号発生期間（すなわち、出力がｔＬ　Ｏ　ＩＩ
のときは入力１１　１　ＰＩのときが信号発生期間，出
力が゛′ｌ”のときは入力“Ｏ′″のときが信号発生期
間）とすれば、 ■信号発生期間中に、第２図の３０２，３０４のように
シフトクロックｆＦＩＬの立ち上がりエッジが２回存在
する場合は２回目のタイミングで信号が出力に伝搬され
る。
■信号発生期間中に，第２図の３０１、３０３のように
シフトクロックｆＦＩＬの立ち上がりエッジがｌ回しか
存在しない場合は信号が除去され、出力信号は変化しな
い。
すなわち、Ｄ−ＦＦ２０２に信号がシフトされる前に入
力信号ＩＮが出力信号ＯＵＴと同じ状態に戻った場合は
、そのタイミングでＤ　−　Ｆ　Ｉ？　２　０工、２０
２は下記動作となり、出力信号は変化しない。
上記のように，本実施例においては、シフトクロック２
周期より長い信号は通過させ、シフトクロック１周期よ
り短い信号は除去するようになっている。したがって，
信号除去時間がクロックに応じて正確に管理することが
可能となっている。
また、上記の信号とは、前記のように出力状態と逆の入
力信号を意味するから、出力信号の状態に拘らず常に雑
音信号を除去することが出来る。
また，従来のようにアナログ回路が混在していると、試
験モードを切り換える必要があるため、試験工数が増加
するが、本実施例は，全てディジタル回路で構成されで
いるので、１チップ化した場合の試験の効率化も図るこ
とが出来る。
次に、第３図は、本発明の第２の実施例図である。
この実施例は、シフトレジスタをダイナミック回路で構
成することによって回路規模を抑えたものである。
まず構或を説明すると、第１の夕ロックＣＫＩのクロッ
クによってスイッチングされるトランスミッションゲー
ト１０５と，第２のクロツクＣＫ２のクロツクによって
スイッチングされる１〜ランスミッションゲート１０６
と，インバータ上１３とで構成されるダイナミック型シ
フトレジスタにおいて、下記のごとき充放電回路を備え
た構戒となっている。
すなわち、上記充放電回路は，トランスミッションゲー
ト１０５とインバータ１１３とを接続するノード１１７
を入力端とし、 入力端子１０王の信号ＩＮをインバータ１０４を介して
反転させたゲート信号１１８でスイッチングされるＰｃ
ｈＭＯＳＦＥＴ１　１０及びＮｃｈＭＯＳＦＥＴＩＩＩ
と、 １、ランスミッションゲ−１−　１　０　６と出力用イ
ンバータ１０７とを接続するノード１１６の信号でスイ
ッチングされるＰ　ｃ　ｈ　Ｍ　Ｏ　Ｓ　Ｆ　Ｅ　Ｔ　
１　０　９およびＮｃｈＭＯＳＦＥＴ１１２とを備え、
かつインバータ１１３とトランスミッションゲート１０
６とを接続するノード１１４を出力端とするものである
。
次に、第４図に示すタイミングチャー１〜に基づいて動
作を説明する。
人力端子１０１の入力信号ＩＮがＩｔ　Ｌ　ＯＩＩ→”
　Ｉ−Ｉ　ｉ”に変化したのち、第１のクロックＣＫＩ
が“ＬＩ　ｉ”となり，トランスミッションゲート１０
５が″○Ｎ　ＩＴすると、ノード１↓７は’Ｊ｛ｉ”と
なると共にインバータ１１３の出力ノード１ｌ４は“Ｌ
ｏ”となる。この・ときＰ　ｃ　ｈ　Ｍ．　Ｏ　Ｓ　Ｆ
　ＥＴＩＩＯ，ＮｃｈＭＯＳＦＥＴ１１２が“ＯＮ”Ｐ
ｃｈＭＯＳＦＥＴ１０９、ＮｃｈＭＯＳＦＥＴ１１１は
′″Ｏ　Ｆ　Ｆ　”であるので，ノード１１７に充放電
回路は接続されない。
次に第２のクロックＣＫ２がＩｔ　Ｈ　ｉ”となり、ト
ランスミッションゲート１０６が１１　Ｑ　Ｎ　１９す
ると、インバータ１０７を介して出力端子１０８が“Ｈ
ｉ”となる。このときノード１１７はＰｃｈＭＯＳＦＥ
Ｔ１０９，１１０が“ＯＮ”となるのでｔｌ　Ｈ　ｉ”
となる。
ここで、第２のクロックＣＫ２が“Ｈｉ”になる前に入
力端子１０１が“Ｌｏ”に戻ると、ＮｃｈＭＯｓＦＥＴ
１　１　１、１１２が“ＯＮ”となり、ノード１１７は
“Ｌｏ”となるため、次に第２のクロックＣＫ２が“Ｈ
ｉ”となっても出力端子１０８にはＩｔ　Ｈ　ｉ”は伝
送されない。
上記の動作は入力信号が“Ｈｉ”→″ＬＯ”に変化する
時も同様である。すなわち、第１のクロックＣＫＩの立
ち下がりエッヂから第２のクロックＧＫ２の立ち上がり
エッヂにかかる信号は出力信号として伝達されることに
なる。したがって、雑音除去時間は入力信号のタイミン
グと第１のクロックＣＫＩのタイミングに依存し、第５
図に示すように期間１２０が信号がパスする最小期間（
ＦＰＡＳＳ　ＭＩＮ）となり、期間１２１が信号が除去
される最大期間（ＦＦＡＨ，　Ｍ＾Ｘ）ということにな
る。
また、期間１２３は雑音除去不定期間となる。
雑音除去時間の精度を上げるために、上記の雑音除去不
定期間１２３を短くする方法としては、第６図に示すよ
うに第１のクロックＣＫ１の立ち下がりエッヂから第２
のクロックＣＫ２の立ち下がりエッヂまでの期間を可能
な限り長くとるといった方法が考えられる。また、この
ようなクロックを発生させる回路は、例えば、第７図に
示すような簡単な回路で構成することが出来る。
さらに雑音除去不定期間１２３を短くする方法としては
、第８図に示すような構成が考えられる。
第８図の回路は、第３図に示したＰｃｈＭＯＳＦＥＴ１
０９、１１０．ＮｃｈＭＯＳＦＥＴ１１１，１１２．イ
ンバータ１１３で構成されるシフトレジスタのコア回路
１１５をもう１段追加したものである。この回路におい
ては，第９図に示すように，信号通過最小期間（ＦＰＡ
ＳＳ　ＭＩＮ）は期間ｌ３０となり、信号除去最大期間
（ＦＦ＾ＩＬ　ＨＡＸ）は期間１３１となる。
さらに第８図に示す構成で、コア回路１１５をもう１段
追加した回路においては、第１０図に示すように、信号
通過最小期間（ＦＰＡＳＳ　ＭＩＮ）は期間１４０、信
号除去最大期間（ＦＦＡＩＬ　ＭＡＸ）は期間１４１と
なる。
すなわち、雑音除去不定期間１２３は、入力信号ＩＮと
第１のクロックＣＫＩのタイミングによって発生し、第
ｌのクロックＣＫＩの１クロック分となるため、シフト
レジスタを多段化することによって雑音除去時間に対す
る第ｌのクロックＣＫ１の１クロック分の割合を少なく
することにより、雑音除去不定期間１２３を短くするこ
とが可能である。
また多段化することで構成回路は増加するが、動作がク
ロックで制御されるダイナミック型であるため、各素子
は最小サイズで十分なので、集積回路化した際における
全体チップ面積に対する面積増加分は極めて少ない。
また第ｌのクロックＣＫＩ、第２のクロックＣＫ２を発
生するクロック発生回路も必要となるが、その構成とし
ては第７図に示す簡単なもので十分であり、また一般に
集積回路には複数の雑音除去回路を備える必要があるが
、クロック発生回路は共通でよいため、全体構或回路に
対する増加分はほとんど無視してよいレベルである。
〔発明の効果〕
以上説明してきたように、この発明によれば、その構成
を雑音除去時間をシフトレジスタのシフＩ・タイミング
によって決定する構或としたため、雑音除去時間を基準
クロックで精度よく決定することが可能となり、またダ
イナミック型の回路構成とすることで回路規模の小型化
を図ることができるため、今まで困難であった数Ｌｏｏ
ｋ！Ｉｚ以上の雑音が頻繁に発生する車両内での多重通
信クラスＢ以上（伝送レート数１０ｋ｝Ｉｚ以上）もコ
ストアップなしに実現可能になるという効果が得られる
。
【図面の簡単な説明】 第１図は本発明の一実施例図、第２図は第１図の回路の
信号波形図、第３図は本発明の他の実施例図、第４図は
第３図の回路の信号波形図，第５図は第３図の実施例に
おける雑音除去時間を示す特性図、第６図はクロックタ
イミング図、第７図は第６図のクロックを発生するクロ
ック発生回路、第８図は本発明の他の実施例図、第９図
および第１０図は実施例におけるクロックタイミング図
、第ｌ１図は従来装置の一例の回路図、第工２図は第ｌ
１図の回路の信号波形図、第１３図は他の従来装置の信
号波形図である。 〈符号の説明〉 ２０１、２０２・・・Ｄフリップフロップ２０３・・・
ＡＮＤ回路 ２０４・・・ＮＯＲ回路

Claims (1)

    【特許請求の範囲】
  1. １つもしくは複数のクロックに応じてビットシフトする
    シフトレジスタと、該シフトレジスタの入力端の状態と
    出力端の状態の組合せに応動するセット回路とリセット
    回路とを有し、上記シフトレジスタの各ビットのセット
    端子に上記セット回路の出力を接続し、上記シフトレジ
    スタの各ビットのリセット端子に上記リセット回路の出
    力を接続して構成したことを特徴とする雑音除去回路。
JP1158188A 1989-06-22 1989-06-22 雑音除去回路 Expired - Lifetime JP2653177B2 (ja)

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