JPS617718A - 雑音除去回路 - Google Patents
雑音除去回路Info
- Publication number
- JPS617718A JPS617718A JP59128541A JP12854184A JPS617718A JP S617718 A JPS617718 A JP S617718A JP 59128541 A JP59128541 A JP 59128541A JP 12854184 A JP12854184 A JP 12854184A JP S617718 A JPS617718 A JP S617718A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- gate circuit
- input
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はテレビ等で信号処理に用いられるデジタル回路
の入力データの雑音除去回路に関するも従来デジタル回
路の入力データ雑音除去回路としては第３図、第４図及
び第６図のものが用いられていた。
の入力データの雑音除去回路に関するも従来デジタル回
路の入力データ雑音除去回路としては第３図、第４図及
び第６図のものが用いられていた。
第３図は抵抗几とコンデンサＣによる平滑回路であり、
入力データのパルス幅よりも小さな時定数になる様に抵
抗几とコンデンサＣとの時定数を選ぶ事により、入力デ
ータのパルス幅よりも十分に小さなパルス幅を持つ雑音
を除去することができる。しかし、第３図の回路で拡コ
ンデンサＣと抵抗几とを集積回路（以下、ＩＣという）
内に作った埴合には、コンデンサＣの容量は１０％程度
ばらつき、一方抵抗凡の抵抗値は３０％程度ばらつき、
かつこれら容量値と抵抗値は温度依存性を持つため、抵
抗ＲとコンデンサＣとの時定数をあまり入力データのパ
ルス幅に近づけられない。従って、入力データのパルス
幅よりもかなり小さなパルス幅の雑音しか除去できない
という欠点がある。又、入力データを伝送する場合の伝
搬遅延時間も、抵抗凡の抵抗値とコンデンサＣの容量値
とのばらつきに伴なってばらつくという欠点を有してい
る。
入力データのパルス幅よりも小さな時定数になる様に抵
抗几とコンデンサＣとの時定数を選ぶ事により、入力デ
ータのパルス幅よりも十分に小さなパルス幅を持つ雑音
を除去することができる。しかし、第３図の回路で拡コ
ンデンサＣと抵抗几とを集積回路（以下、ＩＣという）
内に作った埴合には、コンデンサＣの容量は１０％程度
ばらつき、一方抵抗凡の抵抗値は３０％程度ばらつき、
かつこれら容量値と抵抗値は温度依存性を持つため、抵
抗ＲとコンデンサＣとの時定数をあまり入力データのパ
ルス幅に近づけられない。従って、入力データのパルス
幅よりもかなり小さなパルス幅の雑音しか除去できない
という欠点がある。又、入力データを伝送する場合の伝
搬遅延時間も、抵抗凡の抵抗値とコンデンサＣの容量値
とのばらつきに伴なってばらつくという欠点を有してい
る。
第４図の雑音除去回路はマスタースレーブ７す、プ１と
これの出力を入力クロック〆に対し半クロ、り分遅らせ
るためのディレィラッチ２とンリップンロップ１１及び
ディレィラッチ１２の各出力の論３ｍ！積をとり微分パ
ルスを得るゲート回路１３から々っている。この回路の
雑音除去の機能は、マスタースレイブフリップフロップ
１１が有している。その動作はまず入力クロッフグが高
レベルの時に雑音成分を含むデータ入力信号Ａが７リツ
プフ０ツブ１１のマスター７リツプフロツプに書き込ま
れ、次に入力クロ、クダが低レベルの時にマスターフリ
ップフロップに書き込まれた内容がスレイブフリップフ
ロップへと書き込まれる。従って、第５図の様にクロッ
フグが高レベルの時にマスターフリップフロップ側に書
き込まれる可能性のある雑音成分についてはクロッフグ
が低レベルの時に書き込みとなるスレイブフリップフロ
ップには書き込まねなく、この様な雑音成分に対しては
除去効果が有る。又、第５図のタイミングチャートから
明らかな様にゲート回路１３の出力は、入力クロックダ
に対し半りロック分に相当するパルス幅を有し、クロッ
フグの立下りに同期した出力パルスＢが得られるため他
の回路へのトリガー信号として有効である。
これの出力を入力クロック〆に対し半クロ、り分遅らせ
るためのディレィラッチ２とンリップンロップ１１及び
ディレィラッチ１２の各出力の論３ｍ！積をとり微分パ
ルスを得るゲート回路１３から々っている。この回路の
雑音除去の機能は、マスタースレイブフリップフロップ
１１が有している。その動作はまず入力クロッフグが高
レベルの時に雑音成分を含むデータ入力信号Ａが７リツ
プフ０ツブ１１のマスター７リツプフロツプに書き込ま
れ、次に入力クロ、クダが低レベルの時にマスターフリ
ップフロップに書き込まれた内容がスレイブフリップフ
ロップへと書き込まれる。従って、第５図の様にクロッ
フグが高レベルの時にマスターフリップフロップ側に書
き込まれる可能性のある雑音成分についてはクロッフグ
が低レベルの時に書き込みとなるスレイブフリップフロ
ップには書き込まねなく、この様な雑音成分に対しては
除去効果が有る。又、第５図のタイミングチャートから
明らかな様にゲート回路１３の出力は、入力クロックダ
に対し半りロック分に相当するパルス幅を有し、クロッ
フグの立下りに同期した出力パルスＢが得られるため他
の回路へのトリガー信号として有効である。
しかし、この従来回路ではクロッフグが高レベルから低
レベルに変化する間に雑音成分が存在する場合には、マ
スタフリップフロップ側に誉き込けれた雑音成分はスレ
イブフリ、プフロ、プ側にも書き込まれ、ゲート回路３
の出力にも机われて雑音除去効果を持たない。更に雑音
成分のパルス幅が入力クロックグの１クロック分以上有
石と、入力クロックが高レベルから低レベルに変化する
時にも雑音成分は必ず存在することになるので、このよ
うな広いパルス幅を持つ雑音成分は除去できないという
欠点を有する。
レベルに変化する間に雑音成分が存在する場合には、マ
スタフリップフロップ側に誉き込けれた雑音成分はスレ
イブフリ、プフロ、プ側にも書き込まれ、ゲート回路３
の出力にも机われて雑音除去効果を持たない。更に雑音
成分のパルス幅が入力クロックグの１クロック分以上有
石と、入力クロックが高レベルから低レベルに変化する
時にも雑音成分は必ず存在することになるので、このよ
うな広いパルス幅を持つ雑音成分は除去できないという
欠点を有する。
第６図はデータ読み込み信号（以下クロッフグと呼ぶ）
の前縁で入力データを読み込み、読み込んだデータをク
ロッフグの後縁で出力する記憶回路２１とこの記憶回路
２１の出力とクロッフグを入力とするゲート回路２２と
ゲート回路２２の出・力をクロック入力としかつ、入力
データをリセット信号とするｎ段の計数回路２３とを有
している。
の前縁で入力データを読み込み、読み込んだデータをク
ロッフグの後縁で出力する記憶回路２１とこの記憶回路
２１の出力とクロッフグを入力とするゲート回路２２と
ゲート回路２２の出・力をクロック入力としかつ、入力
データをリセット信号とするｎ段の計数回路２３とを有
している。
計数回路２３は入力データが低レベル時（又は高レベル
時）にはこれをリセット信号として受け℃おり、この時
にはリセット状態にあるため、計数回路２３の出力Ｑｎ
はディスエーブル状態にある。
時）にはこれをリセット信号として受け℃おり、この時
にはリセット状態にあるため、計数回路２３の出力Ｑｎ
はディスエーブル状態にある。
次に入力データが高レベル時（又鉱低レベル時）には、
計数回路２３のリセット入力は、反転するため計数回路
２３はクロッフグの入力を受は入れ。
計数回路２３のリセット入力は、反転するため計数回路
２３はクロッフグの入力を受は入れ。
計数を開始する。計数回路２３はゲート回路２２を介し
クロッフグを計数するが、ゲート回路２２の一方の入力
には記憶回！８２１の出力が接続されているため、これ
がイネーブル状態になってから計数回路２３のクロック
入力にクロッフグが伝達される。記憶回路２１の出力は
クロッフグの後縁で変化するため、これがイネーブル状
態になるのは、入力データが高レベルになってから第１
回目のクロッフグの後縁のタイミングである。すなわち
、入力データが高レベルになってから第１回目のクロッ
フグの後縁で入力データはゲート回路２２に与えられ、
ゲート回路２２はイネーブル状態となり、クロ、フグを
計数回ｐ！Ｊ２３へ伝達し１、計数回路２３はクロッフ
グを計数する。入力データのパルス幅がクロッフグの周
期のｎ倍より長ければ計数回路２３のＱ、はアクティブ
状態になり入力データを出力することとなる。
クロッフグを計数するが、ゲート回路２２の一方の入力
には記憶回！８２１の出力が接続されているため、これ
がイネーブル状態になってから計数回路２３のクロック
入力にクロッフグが伝達される。記憶回路２１の出力は
クロッフグの後縁で変化するため、これがイネーブル状
態になるのは、入力データが高レベルになってから第１
回目のクロッフグの後縁のタイミングである。すなわち
、入力データが高レベルになってから第１回目のクロッ
フグの後縁で入力データはゲート回路２２に与えられ、
ゲート回路２２はイネーブル状態となり、クロ、フグを
計数回ｐ！Ｊ２３へ伝達し１、計数回路２３はクロッフ
グを計数する。入力データのパルス幅がクロッフグの周
期のｎ倍より長ければ計数回路２３のＱ、はアクティブ
状態になり入力データを出力することとなる。
逆に、入力データのパルス幅がクロッフグの周期のｎ倍
より短かければ、計数回路２３の出力Ｑｎがアクティブ
状態にならないうちに入力データは低レベルに戻り、計
数回路２３はリセットされ、入力データは計数回路２３
の出力Ｑｎに現われない。
より短かければ、計数回路２３の出力Ｑｎがアクティブ
状態にならないうちに入力データは低レベルに戻り、計
数回路２３はリセットされ、入力データは計数回路２３
の出力Ｑｎに現われない。
すなわち、この回路は、クロッタグの周期のｎ倍より長
いパルス幅の入力データは伝達し、これより短いパルス
幅の雑音を除去する効果を有する。
いパルス幅の入力データは伝達し、これより短いパルス
幅の雑音を除去する効果を有する。
しかし、この従来回路で出力パルス幅を決めるのは入力
データの後縁であり、出力パルスの幅が不安となる計数
回路２３の出力Ｑｎがアクティブになった直後に入力デ
ータが低レベルになると出力パルス幅は、過渡スパイク
となって出力・される。
データの後縁であり、出力パルスの幅が不安となる計数
回路２３の出力Ｑｎがアクティブになった直後に入力デ
ータが低レベルになると出力パルス幅は、過渡スパイク
となって出力・される。
この信号を受ける回路の伝搬遅延時間がこの信号のパル
ス幅よりも広いと回路は動作しなくなるという欠点があ
る。更に、この信号を複数の回路に伝送する場合動作す
る回路と動作しない回路が出てくるという欠点を有する
。
ス幅よりも広いと回路は動作しなくなるという欠点があ
る。更に、この信号を複数の回路に伝送する場合動作す
る回路と動作しない回路が出てくるという欠点を有する
。
（発明が解決しようとする問題点）
本発明の目的は入力データのパルス幅に近い程の大きな
パルス幅の雑音成分迄をも除去し、デジタル回路で有用
な一定幅のトリガーパルスを発生することのできる雑音
除去回路を提供することにある。
パルス幅の雑音成分迄をも除去し、デジタル回路で有用
な一定幅のトリガーパルスを発生することのできる雑音
除去回路を提供することにある。
（問題点を解決するための手段）
本発明によれば、入力データを記憶回路のデータ入力端
子に接続し、データ読み込み信号を記憶回路のクロック
入力端子に接続し、記憶回路の出力とデータ読み込み信
号とを第１のゲート回路の相異なる入力端子に各々接続
し、第１ゲート回路の出力を計数回路のクロック入力端
子と第２のゲート回路の一方の入力に接続し、計数回路
の出力を１ｇ３のゲート回路の一方の入力に接続し、ｔ
ｌＩＪ３のゲート回路の出力を第２のゲート回路の他方
の入力へ接続し、第２のゲート回路の出力を第３のゲー
ト回路の他方の入力と第４のゲート回路の入力へ接続し
、入力データと第４のゲート回路の出力を第５のゲート
回路の相異なる入力に各々接続し、第５のゲート回路の
出力を記憶回路のリセット入力端子に接続し、第２のゲ
ート回路の出力をデータ出力端子とする事をした入力デ
ータの雑音除去回路を得る。
子に接続し、データ読み込み信号を記憶回路のクロック
入力端子に接続し、記憶回路の出力とデータ読み込み信
号とを第１のゲート回路の相異なる入力端子に各々接続
し、第１ゲート回路の出力を計数回路のクロック入力端
子と第２のゲート回路の一方の入力に接続し、計数回路
の出力を１ｇ３のゲート回路の一方の入力に接続し、ｔ
ｌＩＪ３のゲート回路の出力を第２のゲート回路の他方
の入力へ接続し、第２のゲート回路の出力を第３のゲー
ト回路の他方の入力と第４のゲート回路の入力へ接続し
、入力データと第４のゲート回路の出力を第５のゲート
回路の相異なる入力に各々接続し、第５のゲート回路の
出力を記憶回路のリセット入力端子に接続し、第２のゲ
ート回路の出力をデータ出力端子とする事をした入力デ
ータの雑音除去回路を得る。
（実施例）
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例による雑音除去回路、データ
読み込み信号（以下クロッタグと呼ぶ）の前縁で入力デ
ータを読み込み、読み込んだデータをクロッタグの後縁
で出力する記憶回路１と、この記憶回路１の出力とクロ
ッタグとを入力とするゲート回Ｗ８２と、計数口［４の
出力とゲート回路６の出力を各々入力とするゲート回路
５と、ゲート回路２とゲート回路５の出力を各々入力と
するゲート回路６と、ゲート回路６の出力を入力とする
ゲート回路７と、入力データとゲート回路７の出力を各
々入力とするゲート回路３と、ゲート回路２の出力をク
ロック入力とし、かつゲート回路３の出力をリセット入
力とする計数回路４とを有し℃いる。
読み込み信号（以下クロッタグと呼ぶ）の前縁で入力デ
ータを読み込み、読み込んだデータをクロッタグの後縁
で出力する記憶回路１と、この記憶回路１の出力とクロ
ッタグとを入力とするゲート回Ｗ８２と、計数口［４の
出力とゲート回路６の出力を各々入力とするゲート回路
５と、ゲート回路２とゲート回路５の出力を各々入力と
するゲート回路６と、ゲート回路６の出力を入力とする
ゲート回路７と、入力データとゲート回路７の出力を各
々入力とするゲート回路３と、ゲート回路２の出力をク
ロック入力とし、かつゲート回路３の出力をリセット入
力とする計数回路４とを有し℃いる。
次に、第２図のタイミングチャートも合わせて参照して
本発明の実施例の動作を説明する。
本発明の実施例の動作を説明する。
入力データが低レベルのとき（又は高レベルの時）これ
をリセット信号とするｎ段の計数回路４はリセット状態
にあるため、計数回路４の出力Ｑｎはｆイスエーブル状
態にある。次に、入力データが高レベルの時（又は低レ
ベル時）には計数回路４のリセット入力は反転するため
、計数回路４はクロック入力を受は入れ、計数を開始す
る。計数口Ｗ８４は、ゲート回路２を介しクロッタグを
計数するがゲート回ｉｆ！ｉ２の一方の入力には記憶回
路１の出力が接続されているため、これがイネーブル状
態になってから計数回路４のクロック入力にクロッタグ
が伝達される。記憶回路１の出力は、クロ、り〆の後縁
で変化するため、これがイネーブル状態になるのは入力
データが高レベルになってから第１回目のクロッタグの
後縁のタイミングである。すなわち、入力データが高レ
ベルになってから第１回目のクロッタグの後縁で入力デ
ータはゲート回路２に与えられ、ゲート回路２はイネー
ブル状態となり、クロ、フグを計数回路４へ伝達し、計
数回路４゛はクロッタグを計数する。
をリセット信号とするｎ段の計数回路４はリセット状態
にあるため、計数回路４の出力Ｑｎはｆイスエーブル状
態にある。次に、入力データが高レベルの時（又は低レ
ベル時）には計数回路４のリセット入力は反転するため
、計数回路４はクロック入力を受は入れ、計数を開始す
る。計数口Ｗ８４は、ゲート回路２を介しクロッタグを
計数するがゲート回ｉｆ！ｉ２の一方の入力には記憶回
路１の出力が接続されているため、これがイネーブル状
態になってから計数回路４のクロック入力にクロッタグ
が伝達される。記憶回路１の出力は、クロ、り〆の後縁
で変化するため、これがイネーブル状態になるのは入力
データが高レベルになってから第１回目のクロッタグの
後縁のタイミングである。すなわち、入力データが高レ
ベルになってから第１回目のクロッタグの後縁で入力デ
ータはゲート回路２に与えられ、ゲート回路２はイネー
ブル状態となり、クロ、フグを計数回路４へ伝達し、計
数回路４゛はクロッタグを計数する。
入力データのパルス幅がクロッタグの周期のｎ倍よりも
長ければ、計数回路４のＱｎはアクティブ状態となりゲ
ート回路５に入力される。ゲート回回路５の出力は、ゲ
ート回路６の一方の入力に入力されゲート回路６の出力
がアクティブ状態となり入力データを出力する事となる
。
長ければ、計数回路４のＱｎはアクティブ状態となりゲ
ート回路５に入力される。ゲート回回路５の出力は、ゲ
ート回路６の一方の入力に入力されゲート回路６の出力
がアクティブ状態となり入力データを出力する事となる
。
更にゲート回路６の出力はゲート回路７に入力されゲー
ト回路７の出力はゲート回路３の一方の入力に入力され
る。ゲート回路３の出力は計数回路４のυセット端子に
入力され、計数回路がリセットされて初期状態に戻る。
ト回路７の出力はゲート回路３の一方の入力に入力され
る。ゲート回路３の出力は計数回路４のυセット端子に
入力され、計数回路がリセットされて初期状態に戻る。
一方、ゲート回路６の他方の入力にはゲート回路２の出
力が入力されておりゲート回路６の出力をリセットしト
リガーパルスを作成する。
力が入力されておりゲート回路６の出力をリセットしト
リガーパルスを作成する。
又、入力データのパルス幅がクロッフグの周期のｎ倍よ
りも短かい場合−計数回路４のＱｎ出方がアクティブ状
態に々らないうちに入力データは低レベルに戻る。入力
データはゲート回路３の他方の入力端子に接続されてお
り、ゲート回路３の出力により計数回路３は、リセット
され、入力データは出力されずに初期状態に戻る。
りも短かい場合−計数回路４のＱｎ出方がアクティブ状
態に々らないうちに入力データは低レベルに戻る。入力
データはゲート回路３の他方の入力端子に接続されてお
り、ゲート回路３の出力により計数回路３は、リセット
され、入力データは出力されずに初期状態に戻る。
すなわち本回路はクロ、りｌの周期のｎ倍より長いパル
ス幅の入力データを伝達してトリガーパルスを発生し、
クロッフグの周期のｎ倍より短かいパルス幅の雑音を除
去する効果を有する。
ス幅の入力データを伝達してトリガーパルスを発生し、
クロッフグの周期のｎ倍より短かいパルス幅の雑音を除
去する効果を有する。
（発明の効果）
本発明はクロッフグの周期と計数回路の段数ｎを選ぶこ
とにより、任章のパルス幅の雑音を除去できるため、目
的とする入力データのパルス幅に近いパルス幅の雑音を
も除去でき、テレビ等の同期信号系のデジタル処理に用
いると同期信号に含まれる鍵音成分を除去し弱電界での
雑音による同期の乱れを大きく改善できる。
とにより、任章のパルス幅の雑音を除去できるため、目
的とする入力データのパルス幅に近いパルス幅の雑音を
も除去でき、テレビ等の同期信号系のデジタル処理に用
いると同期信号に含まれる鍵音成分を除去し弱電界での
雑音による同期の乱れを大きく改善できる。
第１図は本発明の一実施例を示すブロック図、第２図は
本発明の一実施例の動作を説明するタイミングチャート
である。第３図は第１の従来例を示す回路図である。第
４図は第２の従来例を示すプロ、り図、第５図はそのタ
イミングチャートである。第６図は第３図の従来例を示
すプロ、り図、第７図はタイミングチャートである。 ｌ・・・・・・記憶回路、２・・・・・・ゲート回路、
３・・・・・・ゲート回路、４・・・・・・計数回路、
５・・・・・・ゲート回路、６・・・・・・ゲート回路
、７・・・・・・ゲート回路、１１・旧・・マスター・
スレープフリップンロップ、１２・・・・・・ディレィ
ラッチ、１３・・・・・・ゲート回路、２１・・自・・
記憶回路、２２・・・・・・ゲート回路、２３・・団・
計数回路 λ− φ〉 ′／ 希２′図 一一一一り−「］− −７−一「し−一一一一一
本発明の一実施例の動作を説明するタイミングチャート
である。第３図は第１の従来例を示す回路図である。第
４図は第２の従来例を示すプロ、り図、第５図はそのタ
イミングチャートである。第６図は第３図の従来例を示
すプロ、り図、第７図はタイミングチャートである。 ｌ・・・・・・記憶回路、２・・・・・・ゲート回路、
３・・・・・・ゲート回路、４・・・・・・計数回路、
５・・・・・・ゲート回路、６・・・・・・ゲート回路
、７・・・・・・ゲート回路、１１・旧・・マスター・
スレープフリップンロップ、１２・・・・・・ディレィ
ラッチ、１３・・・・・・ゲート回路、２１・・自・・
記憶回路、２２・・・・・・ゲート回路、２３・・団・
計数回路 λ− φ〉 ′／ 希２′図 一一一一り−「］− −７−一「し−一一一一一
Claims (1)
- 入力データを記憶回路のデータ入力端子に加え、データ
読み込み信号を前記記憶回路のクロック入力端子に加え
、前記記憶回路の出力と前記データ読み込み信号とを第
１のゲート回路の相異なる入力端子に各々接続し、該第
１のゲート回路の出力を前記計数回路の前記クロック入
力端子と第２ゲート回路の一方の入力に接続し、前記計
数回路の出力を第３のゲート回路の一方の入力に接続し
、該第３のゲート回路の出力を前記第２のゲート回路の
他方の入力へ接続し、前記第２のゲート回路の出力を前
記第３のゲート回路の他方の入力と第４のゲート回路の
入力へ接続し、前記入力データと前記第４のゲート回路
の出力を第５のゲート回路の相異なる入力に各々接続し
、前記第５のゲート回路の出力を前記記憶回路のリセッ
ト入力端子に接続し、前記第２のゲート回路の出力をデ
ータ出力端子とする事を特徴とする雑音除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128541A JPS617718A (ja) | 1984-06-22 | 1984-06-22 | 雑音除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59128541A JPS617718A (ja) | 1984-06-22 | 1984-06-22 | 雑音除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS617718A true JPS617718A (ja) | 1986-01-14 |
Family
ID=14987305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59128541A Pending JPS617718A (ja) | 1984-06-22 | 1984-06-22 | 雑音除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS617718A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4019659A1 (de) * | 1989-06-22 | 1991-01-10 | Nissan Motor | Digitaler entstoerer |
| JP2010204000A (ja) * | 2009-03-05 | 2010-09-16 | Denso Corp | 回転角検出装置 |
| US8400143B2 (en) | 2009-03-05 | 2013-03-19 | Denso Corporation | Signal processing circuit of rotation detector and rotation angle detector |
-
1984
- 1984-06-22 JP JP59128541A patent/JPS617718A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4019659A1 (de) * | 1989-06-22 | 1991-01-10 | Nissan Motor | Digitaler entstoerer |
| US5151612A (en) * | 1989-06-22 | 1992-09-29 | Nissan Motor Co., Ltd. | Circuit for eliminating digital noise or short pulses utilizing set/reset shift register |
| DE4019659C2 (ja) * | 1989-06-22 | 1992-10-22 | Nissan Motor Co., Ltd., Yokohama, Kanagawa, Jp | |
| JP2010204000A (ja) * | 2009-03-05 | 2010-09-16 | Denso Corp | 回転角検出装置 |
| US8400143B2 (en) | 2009-03-05 | 2013-03-19 | Denso Corporation | Signal processing circuit of rotation detector and rotation angle detector |
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