JP2619448B2 - ディジタル式位相比較回路 - Google Patents
ディジタル式位相比較回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Measuring Phase Differences (AREA)
Description
【発明の詳細な説明】 〔概 要〕 ディジタル式位相比較回路に関し、 トランジスタの数を削減してIC化を容易にすると共
に、位相比較出力として“H"レベルまたは“L"レベルの
いずれのパルスでも利用できるように次段の回路に対し
て便宜を図ることを目的とし、２つの２入力NAND回路の
互いの出力が他方の２入力NAND回路の一方の入力端子に
接続され、他方の入力端子をそれぞれセット端子及びリ
セット端子とし、セット端子を有する方の２入力NAND回
路の出力端子が出力端子となり、リセット端子を有する
方の２入力NAND回路の出力端子が反転出力端子となる第
１のフリップフロップ回路と、一方の入力端子が前記第
１のフリップフロップ回路のセット端子と共通に接続さ
れて検出入力となり、他方の入力端子が前記第１のフリ
ップフロップ回路の出力端子に接続され、出力端子が前
記第１のフリップフロップ回路のリセット端子と共通に
接続されて検出出力となる２入力NAND回路とを備えて構
成された第１の立上り検出回路と、２つの２入力NAND回
路の互いの出力が他方の２入力NAND回路の一方の入力端
子に接続され、他方の入力端子をそれぞれセット端子及
びリセット端子とし、セット端子を有する方の２入力NA
ND回路の出力端子が出力端子となり、リセット端子を有
する方の２入力NAND回路の出力端子が反転出力端子とな
る第２のフリップフロップ回路と、一方の入力端子が前
記第２のフリップフロップ回路のセット端子と共通に接
続されて検出入力となり、他方の入力端子が前記第２の
フリップフロップ回路の出力端子に接続され、出力端子
が前記第２のフリップフロップ回路のリセット端子と共
通に接続されて検出出力となる２入力NAND回路とを備え
て構成された第２の立上り検出回路と、２つの２入力NA
ND回路の互いの出力が他方の２入力NAND回路の一方の入
力端子に接続され、他方の入力端子をそれぞれセット端
子及びリセット端子とし、セット端子を有する方の２入
力NAND回路の出力端子が出力端子となり、リセット端子
を有する方の２入力NAND回路の出力端子が反転出力端子
となり、前記第１の立上り検出回路の検出出力に応答し
てセットされる第３のフリップフロップ回路と、２つの
２入力NAND回路の互いの出力が他方の２入力NAND回路の
一方の入力端子に接続され、他方の入力端子をそれぞれ
セット端子及びリセット端子とし、セット端子を有する
方の２入力NAND回路の出力端子が出力端子となり、リセ
ット端子を有する方の２入力NAND回路の出力端子が反転
出力端子となり、前記第２の立上り検出回路の検出出力
に応答してセットされる第４のフリップフロップ回路
と、前記第３及び第４のフリップフロップ回路のそれぞ
れの出力端子を入力とし、且つ出力が前記第３及び第４
のフリップフロップ回路のそれぞれのリセット端子に接
続されたリセット用２入力NAND回路とを具備し、前記第
１の立上り検出回路の検出入力としての第１のディジタ
ル入力信号と前記第２の立上り検出回路の検出入力とし
ての第２のディジタル入力信号との間の位相差に相当す
るパルス信号を前記第３のフリップフロップ回路又は第
４のフリップフロップ回路のいずれかの出力端子と反転
出力端子から取り出すように構成する。
に、位相比較出力として“H"レベルまたは“L"レベルの
いずれのパルスでも利用できるように次段の回路に対し
て便宜を図ることを目的とし、２つの２入力NAND回路の
互いの出力が他方の２入力NAND回路の一方の入力端子に
接続され、他方の入力端子をそれぞれセット端子及びリ
セット端子とし、セット端子を有する方の２入力NAND回
路の出力端子が出力端子となり、リセット端子を有する
方の２入力NAND回路の出力端子が反転出力端子となる第
１のフリップフロップ回路と、一方の入力端子が前記第
１のフリップフロップ回路のセット端子と共通に接続さ
れて検出入力となり、他方の入力端子が前記第１のフリ
ップフロップ回路の出力端子に接続され、出力端子が前
記第１のフリップフロップ回路のリセット端子と共通に
接続されて検出出力となる２入力NAND回路とを備えて構
成された第１の立上り検出回路と、２つの２入力NAND回
路の互いの出力が他方の２入力NAND回路の一方の入力端
子に接続され、他方の入力端子をそれぞれセット端子及
びリセット端子とし、セット端子を有する方の２入力NA
ND回路の出力端子が出力端子となり、リセット端子を有
する方の２入力NAND回路の出力端子が反転出力端子とな
る第２のフリップフロップ回路と、一方の入力端子が前
記第２のフリップフロップ回路のセット端子と共通に接
続されて検出入力となり、他方の入力端子が前記第２の
フリップフロップ回路の出力端子に接続され、出力端子
が前記第２のフリップフロップ回路のリセット端子と共
通に接続されて検出出力となる２入力NAND回路とを備え
て構成された第２の立上り検出回路と、２つの２入力NA
ND回路の互いの出力が他方の２入力NAND回路の一方の入
力端子に接続され、他方の入力端子をそれぞれセット端
子及びリセット端子とし、セット端子を有する方の２入
力NAND回路の出力端子が出力端子となり、リセット端子
を有する方の２入力NAND回路の出力端子が反転出力端子
となり、前記第１の立上り検出回路の検出出力に応答し
てセットされる第３のフリップフロップ回路と、２つの
２入力NAND回路の互いの出力が他方の２入力NAND回路の
一方の入力端子に接続され、他方の入力端子をそれぞれ
セット端子及びリセット端子とし、セット端子を有する
方の２入力NAND回路の出力端子が出力端子となり、リセ
ット端子を有する方の２入力NAND回路の出力端子が反転
出力端子となり、前記第２の立上り検出回路の検出出力
に応答してセットされる第４のフリップフロップ回路
と、前記第３及び第４のフリップフロップ回路のそれぞ
れの出力端子を入力とし、且つ出力が前記第３及び第４
のフリップフロップ回路のそれぞれのリセット端子に接
続されたリセット用２入力NAND回路とを具備し、前記第
１の立上り検出回路の検出入力としての第１のディジタ
ル入力信号と前記第２の立上り検出回路の検出入力とし
ての第２のディジタル入力信号との間の位相差に相当す
るパルス信号を前記第３のフリップフロップ回路又は第
４のフリップフロップ回路のいずれかの出力端子と反転
出力端子から取り出すように構成する。
本発明はディジタル式位相比較回路に関する。本発明
による回路は、位相固定閉ループ（Phase Locked Loop;
PLL）を必要とする装置、例えばステレオ、テレビ等の
音響機器、周波数シンセサイザ、通信機器等、多分野の
機器において利用され得る。
による回路は、位相固定閉ループ（Phase Locked Loop;
PLL）を必要とする装置、例えばステレオ、テレビ等の
音響機器、周波数シンセサイザ、通信機器等、多分野の
機器において利用され得る。
第７図には従来形の一例としてのディジタル式位相比
較回路の構成が示される。第７の例示は、米国特許第3,
610,954号に開示されている。
較回路の構成が示される。第７の例示は、米国特許第3,
610,954号に開示されている。
同図の回路は、ディジタル入力信号f1、f2が“L"レベ
ルに変した時点で回路が動作するようになっており、例
えば、入力信号f1が入力信号f2に対して位相的に進んで
いる場合には、その位相差に相当するパルス幅の信号は
端子Ａに出力され、逆に、入力信号f1が入力信号f2に対
して位相的に遅れている場合には、その位相差に相当す
るパルス幅の信号は端子Ｂに出力されるようになってい
る。この場合、位相比較出力として各端子Ａ、Ｂに現れ
るパルスの形態は、“L"レベルのパルスである。
ルに変した時点で回路が動作するようになっており、例
えば、入力信号f1が入力信号f2に対して位相的に進んで
いる場合には、その位相差に相当するパルス幅の信号は
端子Ａに出力され、逆に、入力信号f1が入力信号f2に対
して位相的に遅れている場合には、その位相差に相当す
るパルス幅の信号は端子Ｂに出力されるようになってい
る。この場合、位相比較出力として各端子Ａ、Ｂに現れ
るパルスの形態は、“L"レベルのパルスである。
上述した従来形の回路においては、ナンドゲートとし
て最小単位の２入力タイプの他に、３入力タイプおよび
４入力タイプのナンドゲートが用いられており、入力数
の増加に応じて使用するトランジスタの数も必然的に多
くなる。これは、半導体基板上で占めるトランジスタ形
成用の領域が増大することを意味するもので、集積回路
（IC）化という観点から、好ましいとは言えない。従っ
て、可能ならばトランジスタの数を削減出来れば好適で
ある。
て最小単位の２入力タイプの他に、３入力タイプおよび
４入力タイプのナンドゲートが用いられており、入力数
の増加に応じて使用するトランジスタの数も必然的に多
くなる。これは、半導体基板上で占めるトランジスタ形
成用の領域が増大することを意味するもので、集積回路
（IC）化という観点から、好ましいとは言えない。従っ
て、可能ならばトランジスタの数を削減出来れば好適で
ある。
また、上述した従来形の回路構成によれば、位相比較
に基づいて出力されるパルスは、“L"レベルの形態に固
定化されている。しかしながら、この位相比較回路の次
段に継続される回路にとっては、位相比較出力として
“H"レベルのパルスを用いた方が便利である場合も考え
られる。このような場合、上述した従来形の回路におい
ては出力端子にそれぞれ並列にインバータを追加し、次
段の回路に適合化させる必要がある。仮に、インバータ
を相補型金属・絶縁物・半導体（CMOS）構成の１対のト
ランジスタによって形成するものとすれば、上述の適合
化によって４個のトランジスタを新たに追加しなければ
ならないことになる。これは、結局、IC化の妨げになる
ので好ましくない。
に基づいて出力されるパルスは、“L"レベルの形態に固
定化されている。しかしながら、この位相比較回路の次
段に継続される回路にとっては、位相比較出力として
“H"レベルのパルスを用いた方が便利である場合も考え
られる。このような場合、上述した従来形の回路におい
ては出力端子にそれぞれ並列にインバータを追加し、次
段の回路に適合化させる必要がある。仮に、インバータ
を相補型金属・絶縁物・半導体（CMOS）構成の１対のト
ランジスタによって形成するものとすれば、上述の適合
化によって４個のトランジスタを新たに追加しなければ
ならないことになる。これは、結局、IC化の妨げになる
ので好ましくない。
本発明は、上述した従来技術における問題点に鑑み創
作されたもので、トランジスタの数を削減してIC化を容
易にすると共に、高精度な位相比較出力を提供し、また
位相比較出力として“H"レベルまたは“L"レベルのいず
れのパルスでも利用できるように次段の回路に対して便
宜を図った、ディジタル式位相比較回路を提供すること
を目的としている。
作されたもので、トランジスタの数を削減してIC化を容
易にすると共に、高精度な位相比較出力を提供し、また
位相比較出力として“H"レベルまたは“L"レベルのいず
れのパルスでも利用できるように次段の回路に対して便
宜を図った、ディジタル式位相比較回路を提供すること
を目的としている。
上述した従来技術における問題点を解決するため、本
発明に係るディジタル式位相比較回路は、 ２つの２入力NAND回路の互いの出力が他方の２入力NA
ND回路の一方の入力端子に接続され、他方の入力端子を
それぞれセット端子及びリセット端子とし、セット端子
を有する方の２入力NAND回路の出力端子が出力端子とな
り、リセット端子を有する方の２入力NAND回路の出力端
子が反転出力端子となる第１のフリップフロップ回路
と、一方の入力端子が前記第１のフリップフロップ回路
のセット端子と共通に接続されて検出入力となり、他方
の入力端子が前記第１のフリップフロップ回路の出力端
子に接続され、出力端子が前記第１のフリップフロップ
回路のリセット端子と共通に接続されて検出出力となる
２入力NAND回路とを備えて構成された第１の立上り検出
回路と、 ２つの２入力NAND回路の互いの出力が他方の２入力NA
ND回路の一方の入力端子に接続され、他方の入力端子を
それぞれセット端子及びリセット端子とし、セット端子
を有する方の２入力NAND回路の出力端子が出力端子とな
り、リセット端子を有する方の２入力NAND回路の出力端
子が反転出力端子となる第２のフリップフロップ回路
と、一方の入力端子が前記第２のフリップフロップ回路
のセット端子と共通に接続されて検出入力となり、他方
の入力端子が前記第２のフリップフロップ回路の出力端
子に接続され、出力端子が前記第２のフリップフロップ
回路のリセット端子と共通に接続されて検出出力となる
２入力NAND回路とを備えて構成された第２の立上り検出
回路と、 ２つの２入力NAND回路の互いの出力が他方の２入力NA
ND回路の一方の入力端子に接続され、他方の入力端子を
それぞれリセット端子及びリセット端子とし、セット端
子を有する方の２入力NAND回路の出力端子が出力端子と
なり、リセット端子を有する方の２入力NAND回路の出力
端子が反転出力端子となり、前記第１の立上り検出回路
の検出出力に応答してセットされる第３のフリップフロ
ップ回路と、 ２つの２入力NAND回路の互いの出力が他方の２入力NA
ND回路の一方の入力端子に接続され、他方の入力端子を
それぞれセット端子及びリセット端子とし、セット端子
を有する方の２入力NAND回路の出力端子が出力端子とな
り、リセット端子を有する方の２入力NAND回路の出力端
子が反転出力端子となり、前記第２の立上り検出回路の
検出出力に応答してセットされる第４のフリップフロッ
プ回路と、 前記第３及び第４のフリップフロップ回路のそれぞれ
の出力端子を入力とし、且つ出力が前記第３及び第４の
フリップフロップ回路のそれぞれのリセット端子に接続
されたリセット用２入力NAND回路とを具備し、 前記第１の立上り検出回路の検出入力としての第１の
ディジタル入力信号と前記第２の立上り検出回路の検出
入力としての第２のディジタル入力信号との間の位相差
に相当するパルス信号を前記第３のフリップフロップ回
路又は第４のフリップフロップ回路のいずれかの出力端
子と反転出力端子から取り出すことを特徴とする。
発明に係るディジタル式位相比較回路は、 ２つの２入力NAND回路の互いの出力が他方の２入力NA
ND回路の一方の入力端子に接続され、他方の入力端子を
それぞれセット端子及びリセット端子とし、セット端子
を有する方の２入力NAND回路の出力端子が出力端子とな
り、リセット端子を有する方の２入力NAND回路の出力端
子が反転出力端子となる第１のフリップフロップ回路
と、一方の入力端子が前記第１のフリップフロップ回路
のセット端子と共通に接続されて検出入力となり、他方
の入力端子が前記第１のフリップフロップ回路の出力端
子に接続され、出力端子が前記第１のフリップフロップ
回路のリセット端子と共通に接続されて検出出力となる
２入力NAND回路とを備えて構成された第１の立上り検出
回路と、 ２つの２入力NAND回路の互いの出力が他方の２入力NA
ND回路の一方の入力端子に接続され、他方の入力端子を
それぞれセット端子及びリセット端子とし、セット端子
を有する方の２入力NAND回路の出力端子が出力端子とな
り、リセット端子を有する方の２入力NAND回路の出力端
子が反転出力端子となる第２のフリップフロップ回路
と、一方の入力端子が前記第２のフリップフロップ回路
のセット端子と共通に接続されて検出入力となり、他方
の入力端子が前記第２のフリップフロップ回路の出力端
子に接続され、出力端子が前記第２のフリップフロップ
回路のリセット端子と共通に接続されて検出出力となる
２入力NAND回路とを備えて構成された第２の立上り検出
回路と、 ２つの２入力NAND回路の互いの出力が他方の２入力NA
ND回路の一方の入力端子に接続され、他方の入力端子を
それぞれリセット端子及びリセット端子とし、セット端
子を有する方の２入力NAND回路の出力端子が出力端子と
なり、リセット端子を有する方の２入力NAND回路の出力
端子が反転出力端子となり、前記第１の立上り検出回路
の検出出力に応答してセットされる第３のフリップフロ
ップ回路と、 ２つの２入力NAND回路の互いの出力が他方の２入力NA
ND回路の一方の入力端子に接続され、他方の入力端子を
それぞれセット端子及びリセット端子とし、セット端子
を有する方の２入力NAND回路の出力端子が出力端子とな
り、リセット端子を有する方の２入力NAND回路の出力端
子が反転出力端子となり、前記第２の立上り検出回路の
検出出力に応答してセットされる第４のフリップフロッ
プ回路と、 前記第３及び第４のフリップフロップ回路のそれぞれ
の出力端子を入力とし、且つ出力が前記第３及び第４の
フリップフロップ回路のそれぞれのリセット端子に接続
されたリセット用２入力NAND回路とを具備し、 前記第１の立上り検出回路の検出入力としての第１の
ディジタル入力信号と前記第２の立上り検出回路の検出
入力としての第２のディジタル入力信号との間の位相差
に相当するパルス信号を前記第３のフリップフロップ回
路又は第４のフリップフロップ回路のいずれかの出力端
子と反転出力端子から取り出すことを特徴とする。
今仮に、第１のディジタル入力信号が第２のディジタ
ル入力信号に対し位相的に進んでいるものとする。
ル入力信号に対し位相的に進んでいるものとする。
この状態において、まず、第１の立上り検出回路は第
１の入力信号の立上りの時点を検出し、これによって第
１のフリップフロップがセットされ、該フリップフロッ
プからは互いに逆論理の２つの出力が第１および第２の
出力端子に出力される。次いで、第２の立上り検出回路
は第２の入力信号の立上りの時点を検出し、これによっ
て第２のフリップフロップがセットされ、該フリップフ
ロップからは互いに逆論理の２つの出力が第３および第
４の出力端子に出力される。
１の入力信号の立上りの時点を検出し、これによって第
１のフリップフロップがセットされ、該フリップフロッ
プからは互いに逆論理の２つの出力が第１および第２の
出力端子に出力される。次いで、第２の立上り検出回路
は第２の入力信号の立上りの時点を検出し、これによっ
て第２のフリップフロップがセットされ、該フリップフ
ロップからは互いに逆論理の２つの出力が第３および第
４の出力端子に出力される。
この時、リセット用２入力ナンドゲートは、第１およ
び第２のフリップフロップのそれぞれの反転出力に応答
して該フリップフロップを共にリセット状態にする。こ
れによって、第１および第２のフリップフロップの各１
対の出力の状態が変化する。この場合には、第１のフリ
ップフロップの方が第２のフリップフロップよりも先に
セット状態となっているので、セット状態となった時点
からリセット状態となった時点までの期間は、第１およ
び第２の入力信号の位相差に相当する時間に対応し、そ
の出力は、第１および第２の出力端子に現れる。
び第２のフリップフロップのそれぞれの反転出力に応答
して該フリップフロップを共にリセット状態にする。こ
れによって、第１および第２のフリップフロップの各１
対の出力の状態が変化する。この場合には、第１のフリ
ップフロップの方が第２のフリップフロップよりも先に
セット状態となっているので、セット状態となった時点
からリセット状態となった時点までの期間は、第１およ
び第２の入力信号の位相差に相当する時間に対応し、そ
の出力は、第１および第２の出力端子に現れる。
このように本発明のディジタル式位相比較回路は、位
相比較出力として互いに逆論理の２種類のパルスを出力
するように構成されているので、次段に接続される回路
に対し便宜を与えることができる。また、ナンドゲート
として最小単位の２入力タイプが用いられているので、
トランジスタの数を従来形に比して相対的に削減するこ
とができ、IC化という観点から好適である。
相比較出力として互いに逆論理の２種類のパルスを出力
するように構成されているので、次段に接続される回路
に対し便宜を与えることができる。また、ナンドゲート
として最小単位の２入力タイプが用いられているので、
トランジスタの数を従来形に比して相対的に削減するこ
とができ、IC化という観点から好適である。
なお、本発明の他の構成上の特徴および作用の詳細に
ついては、添付図面を参照しつつ以下に記述する実施例
を用いて説明する。
ついては、添付図面を参照しつつ以下に記述する実施例
を用いて説明する。
第１図には本発明の一実施例としてのディジタル式位
相比較回路の構成が示される。同図に示されるように、
本実施例の回路は全て２入力ナンドゲートによって構成
されている。
相比較回路の構成が示される。同図に示されるように、
本実施例の回路は全て２入力ナンドゲートによって構成
されている。
第１図において、２つのナンドゲート１および２はRS
型フリップフロップFF1を構成し、同様に、ナンドゲー
ト３および４はRS型フリップフロップFF2を、ナンドゲ
ート５および６はRS型フリップフロップFF3を、ナンド
ゲート７および８はRS型フリップフロップFF4を、それ
ぞれ構成している。ここで、各フリップフロップに付与
されている、、Ｑおよびはそれぞれ、リセット入
力、セット入力、正論理の出力および出力Ｑの反転出力
を表している。例えば、フリップフロップFF1について
説明すると、ナンドゲート１の一方の入力端にはセット
入力が印加され、該ナンドゲート１の他方の入力端に
はナンドゲート２の出が印加されている。一方、ナン
ドゲート２の一方の入力端にはリセット入力が印加さ
れ、該ナンドゲート２の他方の入力端にはナンドゲート
１の出力Ｑが印加されている。他のフリップフロップFF
2〜FF4についても同様である。
型フリップフロップFF1を構成し、同様に、ナンドゲー
ト３および４はRS型フリップフロップFF2を、ナンドゲ
ート５および６はRS型フリップフロップFF3を、ナンド
ゲート７および８はRS型フリップフロップFF4を、それ
ぞれ構成している。ここで、各フリップフロップに付与
されている、、Ｑおよびはそれぞれ、リセット入
力、セット入力、正論理の出力および出力Ｑの反転出力
を表している。例えば、フリップフロップFF1について
説明すると、ナンドゲート１の一方の入力端にはセット
入力が印加され、該ナンドゲート１の他方の入力端に
はナンドゲート２の出が印加されている。一方、ナン
ドゲート２の一方の入力端にはリセット入力が印加さ
れ、該ナンドゲート２の他方の入力端にはナンドゲート
１の出力Ｑが印加されている。他のフリップフロップFF
2〜FF4についても同様である。
入力端子IN1は、フリップフロップFF1のセット入力
端に接続されると共に、ナンドゲート９の一方の入力端
に接続されている。このナンドゲート９の他方の入力端
にはフリップフロップFF1の反転出力Ｑ端が接続され、
ナンドゲート９の出力端はフリップフロップFF1のリセ
ット入力端に接続されている。このナンドゲート９は
フリップフロップFF1と共に立上り検出回路D1を構成し
ている。すなわち、この立上り検出回路D1は、入力端子
IN1に印加されたディジタル入力信号S1の立上りの時点
を検出する機能を有している。この立上り検出回路D1の
出力信号は、以下、参照符号S3によって表される。
端に接続されると共に、ナンドゲート９の一方の入力端
に接続されている。このナンドゲート９の他方の入力端
にはフリップフロップFF1の反転出力Ｑ端が接続され、
ナンドゲート９の出力端はフリップフロップFF1のリセ
ット入力端に接続されている。このナンドゲート９は
フリップフロップFF1と共に立上り検出回路D1を構成し
ている。すなわち、この立上り検出回路D1は、入力端子
IN1に印加されたディジタル入力信号S1の立上りの時点
を検出する機能を有している。この立上り検出回路D1の
出力信号は、以下、参照符号S3によって表される。
同様に、入力端子IN2は、フリップフロップFF2のセッ
ト入力端に接続されると共に、ナンドゲート10の一方
の入力端に接続されている。このナンドゲート10の他方
の入力端にはフリップフロップFF2の反転出力Ｑ端が接
続され、該ナンドゲート10の出力端はフリップフロップ
FF2のリセット入力端に接続されている。このナンド
ゲート10はフリップフロップFF2と共に立上り検出回路D
2を構成している。この立上り検出回路D2は、上述の立
上り検出回路D1と同様に、入力端子IN2に印加されたデ
ィジタル入力信号S2の立上り時点を検出する機能を有し
ている。この立上り検出回路D2の出力信号は、以下、参
照符号S4によって表される。
ト入力端に接続されると共に、ナンドゲート10の一方
の入力端に接続されている。このナンドゲート10の他方
の入力端にはフリップフロップFF2の反転出力Ｑ端が接
続され、該ナンドゲート10の出力端はフリップフロップ
FF2のリセット入力端に接続されている。このナンド
ゲート10はフリップフロップFF2と共に立上り検出回路D
2を構成している。この立上り検出回路D2は、上述の立
上り検出回路D1と同様に、入力端子IN2に印加されたデ
ィジタル入力信号S2の立上り時点を検出する機能を有し
ている。この立上り検出回路D2の出力信号は、以下、参
照符号S4によって表される。
立上り検出回路D1の出力端はフリップフロップFF3の
セット入力端に接続され、一方、立上り検出回路D2の
出力端はフリップフロップFF4のセット入力端に接続
されている。フリップフロップFF3の出力端は出力端
子OUT1に接続され（出力信号をS5とする）、反転出力Ｑ
端は、出力端子OUT2に接続される（出力信号をS6とす
る）と共に、ナンドゲート11の一方の入力端に接続され
ている。同様に、フリップフロップFF4の出力端は出
力端子OUT3に接続され（出力信号をS7とする）、反転出
力Ｑ端は、出力端子OUT4に接続される（出力信号をS8と
する）と共に、ナンドゲート11の他方の入力端に接続さ
れている。このナンドゲート11の出力端（出力信号をS9
とする）は、フリップフロップFF3およびFF4の各リセッ
ト入力端に接続されている。
セット入力端に接続され、一方、立上り検出回路D2の
出力端はフリップフロップFF4のセット入力端に接続
されている。フリップフロップFF3の出力端は出力端
子OUT1に接続され（出力信号をS5とする）、反転出力Ｑ
端は、出力端子OUT2に接続される（出力信号をS6とす
る）と共に、ナンドゲート11の一方の入力端に接続され
ている。同様に、フリップフロップFF4の出力端は出
力端子OUT3に接続され（出力信号をS7とする）、反転出
力Ｑ端は、出力端子OUT4に接続される（出力信号をS8と
する）と共に、ナンドゲート11の他方の入力端に接続さ
れている。このナンドゲート11の出力端（出力信号をS9
とする）は、フリップフロップFF3およびFF4の各リセッ
ト入力端に接続されている。
次に、第１図の回路の動作の一例について、第２図
（ａ）〜（ｋ）の同タイミング図を参照しながら説明す
る。今仮に、入力信号の一方S1が他方S2に対し位相差Φ
だけ進んでいるものとし、また、フリップフロップFF1
およびFF2は共にリセット状態にあるものとする。
（ａ）〜（ｋ）の同タイミング図を参照しながら説明す
る。今仮に、入力信号の一方S1が他方S2に対し位相差Φ
だけ進んでいるものとし、また、フリップフロップFF1
およびFF2は共にリセット状態にあるものとする。
まず、入力信号S1が入力端子IN1に印加され、時点t1
で“H"レベルに立上がると（第２図（ａ）参照）、立上
り検出回路D1の出力S3は“L"レベルに立下がる（第２図
（ｄ）参照）。これを受けてフリップフロップFF3の出
力（信号S5）は“L"レベルに立下がり（第２図（ｇ）
参照）、反転出力Ｑ（信号S6）は“H"レベルに立上がる
（第２図（ｈ）参照）。また、立上り検出回路D1におい
ては、ナンドゲート１、２および９の動作遅延に起因し
て、フリップフロップFF1の反転出力Ｑは時点t1より少
し遅れて“L"レベルに立下がる（第２図（ｃ）参照）。
この時、立上り検出回路D1の出力S3は“H"レベルに立上
がる。
で“H"レベルに立上がると（第２図（ａ）参照）、立上
り検出回路D1の出力S3は“L"レベルに立下がる（第２図
（ｄ）参照）。これを受けてフリップフロップFF3の出
力（信号S5）は“L"レベルに立下がり（第２図（ｇ）
参照）、反転出力Ｑ（信号S6）は“H"レベルに立上がる
（第２図（ｈ）参照）。また、立上り検出回路D1におい
ては、ナンドゲート１、２および９の動作遅延に起因し
て、フリップフロップFF1の反転出力Ｑは時点t1より少
し遅れて“L"レベルに立下がる（第２図（ｃ）参照）。
この時、立上り検出回路D1の出力S3は“H"レベルに立上
がる。
同様に、入力信号S1が入力端子IN1に印加され、時点t
2で“H"レベルに立上がると（第２図（ｂ）参照）、立
上り検出回路D2の出力S4は“L"レベルに立下がる（第２
図（ｆ）参照）。これを受けてフリップフロップFF4の
出力（信号S7）は“L"レベルに立下がり（第２図
（ｉ）参照）、反転出力Ｑ（信号S8）は“H"レベルに立
上がる（第２図（ｊ）参照）。また、立上り検出回路D2
においては、ナンドゲート３、４および10の動作遅延に
起因して、フリップフロップFF2の反転出力Ｑは時点t2
より少し遅れて“L"レベルに立下がる（第２図（ｅ）参
照）。この時、立上り検出回路D2の出力S4は“H"レベル
に立上がる。
2で“H"レベルに立上がると（第２図（ｂ）参照）、立
上り検出回路D2の出力S4は“L"レベルに立下がる（第２
図（ｆ）参照）。これを受けてフリップフロップFF4の
出力（信号S7）は“L"レベルに立下がり（第２図
（ｉ）参照）、反転出力Ｑ（信号S8）は“H"レベルに立
上がる（第２図（ｊ）参照）。また、立上り検出回路D2
においては、ナンドゲート３、４および10の動作遅延に
起因して、フリップフロップFF2の反転出力Ｑは時点t2
より少し遅れて“L"レベルに立下がる（第２図（ｅ）参
照）。この時、立上り検出回路D2の出力S4は“H"レベル
に立上がる。
t2の時点においてフリップフロップFF4の出力信号S8
が“H"レベルに立上がると、フリップフロップFF3の出
力信号S6は既に“H"レベルになっているので、ナンドゲ
ート11の出力は“L"レベルに立下がる（第２図（ｋ）参
照）。これを受けて、フリップフロップFF3およびFF4は
共にリセットされ、フリップフロップFF3の出力信号S5
は“H"レベルに、フリップフロップFF4の出力信号S7は
“H"レベルにそれぞれ変化する。
が“H"レベルに立上がると、フリップフロップFF3の出
力信号S6は既に“H"レベルになっているので、ナンドゲ
ート11の出力は“L"レベルに立下がる（第２図（ｋ）参
照）。これを受けて、フリップフロップFF3およびFF4は
共にリセットされ、フリップフロップFF3の出力信号S5
は“H"レベルに、フリップフロップFF4の出力信号S7は
“H"レベルにそれぞれ変化する。
しばらくして立上り検出回路D2の出力S4が“H"レベル
に立上がると、フリップフロップFF4の反転出力Ｑ（信
号S8）は“L"レベルに立下がる。フリップフロップFF3
の出力信号S6またはフリップフロップFF4の出力信号S8
のいずれか一方が“1"になった時、ナンドゲート11の出
力S9は“H"レベルに立上がり、フリップフロップFF3お
よびFF4は共にリセットが解除される。フリップフロッ
プFF3については、ナンドゲート11の出力が“L"レベル
になると、セット入力（信号S3）は“H"レベルにあるの
で、ゲート遅延だけで反転出力（S6）は“L"レベルに
立下がる。
に立上がると、フリップフロップFF4の反転出力Ｑ（信
号S8）は“L"レベルに立下がる。フリップフロップFF3
の出力信号S6またはフリップフロップFF4の出力信号S8
のいずれか一方が“1"になった時、ナンドゲート11の出
力S9は“H"レベルに立上がり、フリップフロップFF3お
よびFF4は共にリセットが解除される。フリップフロッ
プFF3については、ナンドゲート11の出力が“L"レベル
になると、セット入力（信号S3）は“H"レベルにあるの
で、ゲート遅延だけで反転出力（S6）は“L"レベルに
立下がる。
第２図の例示は第１図の回路の動作タイミングをかな
り厳密に図示したものであるが、実際の動作において
は、t2の時点からフリップフロップFF3の出力信号S5が
“H"レベルに立上るまでの時間、および、t2の時点から
フリップフロップFF3の出力信号S6が“L"レベルに立下
るまでの時間は、共に無視し得るほどに短い。それ故、
フリップフロップFF3の出力信号S5が“L"レベルになっ
ている期間、および、フリップフロップFF3の出力信号S
6が“H"レベルになっている期間は、共に、入力信号S1
およびS2の間の位相差Φに相当する時間間隔を示してい
る。
り厳密に図示したものであるが、実際の動作において
は、t2の時点からフリップフロップFF3の出力信号S5が
“H"レベルに立上るまでの時間、および、t2の時点から
フリップフロップFF3の出力信号S6が“L"レベルに立下
るまでの時間は、共に無視し得るほどに短い。それ故、
フリップフロップFF3の出力信号S5が“L"レベルになっ
ている期間、および、フリップフロップFF3の出力信号S
6が“H"レベルになっている期間は、共に、入力信号S1
およびS2の間の位相差Φに相当する時間間隔を示してい
る。
上述した実施例では入力信号の一方S1が他方S2に対し
位相的に進んでいる場合の動作態様について説明した
が、位相進みまたは位相遅れの形態については他に種々
考えられる。以下、第３図〜第６図を参照しながら他の
動作形態について説明する。
位相的に進んでいる場合の動作態様について説明した
が、位相進みまたは位相遅れの形態については他に種々
考えられる。以下、第３図〜第６図を参照しながら他の
動作形態について説明する。
第３図は、入力信号の一方S1が他方S2に対し位相的に
進んでいる場合の動作タイミングを簡略化して表したも
のであり、第２図に示す動作タイミング図と同様である
ので、その節名は省略する。ただしこの場合には、入力
信号S1およびS2の間の位相差Φ１は、フリップフロップ
FF3の出力Ｑ、によって表され、出力端子OUT1、OUT2
に現れる。
進んでいる場合の動作タイミングを簡略化して表したも
のであり、第２図に示す動作タイミング図と同様である
ので、その節名は省略する。ただしこの場合には、入力
信号S1およびS2の間の位相差Φ１は、フリップフロップ
FF3の出力Ｑ、によって表され、出力端子OUT1、OUT2
に現れる。
従って、このディジタル式位相比較回路の次段に接続
される回路の入力信号として“H"レベルのパルス信号の
方が好都合である場合には、出力端子OUT2に現れる位相
比較出力S6を利用すれば良いし、逆に、“L"レベルのパ
ルス信号の方が好都合である場合には、出力端OUT1に現
れる位相比較出力S5を利用すれば良い。
される回路の入力信号として“H"レベルのパルス信号の
方が好都合である場合には、出力端子OUT2に現れる位相
比較出力S6を利用すれば良いし、逆に、“L"レベルのパ
ルス信号の方が好都合である場合には、出力端OUT1に現
れる位相比較出力S5を利用すれば良い。
第４図は、入力信号の一方S1が他方S2に対し位相的に
遅れている場合の動作タイミングを簡略化して表したも
のであり、その動作態様については、回路の対称性から
第３図の場合に基づいて容易に類推されるので、その説
明は省略する。ただしこの場合には、入力信号S1および
S2の間の位相差Φ２は、フリップフロップFF4の出力
Ｑ、によって表され、出力端子OUT3、OUT4に現れる。
位相比較出力S7およびS8の利用の仕方については、第３
図の場合と同様であるので、その説明は省略する。
遅れている場合の動作タイミングを簡略化して表したも
のであり、その動作態様については、回路の対称性から
第３図の場合に基づいて容易に類推されるので、その説
明は省略する。ただしこの場合には、入力信号S1および
S2の間の位相差Φ２は、フリップフロップFF4の出力
Ｑ、によって表され、出力端子OUT3、OUT4に現れる。
位相比較出力S7およびS8の利用の仕方については、第３
図の場合と同様であるので、その説明は省略する。
第５図は、入力信号S1およびS2の双方が位相的に同期
している場合の動作タイミングを簡略化して表したもの
であり、その動作態様については、第３図および第４図
の場合に基づいて容易に類推されるので、その説明は省
略する。ただしこの場合には、入力信号S1およびS2の間
に位相差は存在しないので、各出力端子OUT1〜OUT4には
「ひげ」状の過渡的な信号が現れるに過ぎない。
している場合の動作タイミングを簡略化して表したもの
であり、その動作態様については、第３図および第４図
の場合に基づいて容易に類推されるので、その説明は省
略する。ただしこの場合には、入力信号S1およびS2の間
に位相差は存在しないので、各出力端子OUT1〜OUT4には
「ひげ」状の過渡的な信号が現れるに過ぎない。
第６図は、入力信号S1およびS2の双方に位相進みおよ
び位相遅れが混在している場合の動作タイミングを簡略
化して表したものであり、その動作態様については、前
述した各態様から容易に類推されるので、その説明は省
略する。
び位相遅れが混在している場合の動作タイミングを簡略
化して表したものであり、その動作態様については、前
述した各態様から容易に類推されるので、その説明は省
略する。
以上説明したように本発明のディジタル式位相比較回
路によれば、全て２入力ナンドゲートによって回路を構
成しているので、従来形に比べてトラジスタの数を削減
することができ、これによってIC化を容易に行うことが
可能となる。
路によれば、全て２入力ナンドゲートによって回路を構
成しているので、従来形に比べてトラジスタの数を削減
することができ、これによってIC化を容易に行うことが
可能となる。
また、入力信号の位相差を表す信号として“H"レベル
および“L"レベルの２種類のパルスを出力するよう構成
したので、次段の回路に対し便宜を図ることができる。
および“L"レベルの２種類のパルスを出力するよう構成
したので、次段の回路に対し便宜を図ることができる。
第１図は本発明の一実施例としてのディジタル式位相比
較回路の構成を示す回路図、 第２図は第１図の回路による動作の一例を説明するため
の動作タイミング図、 第３図は第１図の回路の、入力信号の一方が他方に対し
位相的に進んでいる場合の動作タイミング図、 第４図は第１図の回路の、入力信号の一方が他方に対し
位相的に遅れている場合の動作タイミング図、 第５図は第１図の回路の、入力信号の双方が位相的に同
期している場合の動作タイミング図、 第６図は第１図の回路の、入力信号の双方に位相進みお
よび位相遅れが混在している場合の動作タイミング図、 第７図は従来形の一例としてのディジタル式位相比較回
路の構成を示す回路図、 である。 （符号の説明） １〜11……２入力ナンドゲート、 FF1〜FF4……フリップフロップ、 D1,D2……立上り検出回路、 S1,S2……ディジタル入力信号、 S3,S4,S9……信号、 S5〜S8……位相比較出力信号、 IN1,IN2……入力端子、 OUT1〜OUT4……出力端子。
較回路の構成を示す回路図、 第２図は第１図の回路による動作の一例を説明するため
の動作タイミング図、 第３図は第１図の回路の、入力信号の一方が他方に対し
位相的に進んでいる場合の動作タイミング図、 第４図は第１図の回路の、入力信号の一方が他方に対し
位相的に遅れている場合の動作タイミング図、 第５図は第１図の回路の、入力信号の双方が位相的に同
期している場合の動作タイミング図、 第６図は第１図の回路の、入力信号の双方に位相進みお
よび位相遅れが混在している場合の動作タイミング図、 第７図は従来形の一例としてのディジタル式位相比較回
路の構成を示す回路図、 である。 （符号の説明） １〜11……２入力ナンドゲート、 FF1〜FF4……フリップフロップ、 D1,D2……立上り検出回路、 S1,S2……ディジタル入力信号、 S3,S4,S9……信号、 S5〜S8……位相比較出力信号、 IN1,IN2……入力端子、 OUT1〜OUT4……出力端子。
Claims (1)
- 【請求項１】２つの２入力NAND回路の互いの出力が他方
の２入力NAND回路の一方の入力端子に接続され、他方の
入力端子をそれぞれセット端子及びリセット端子とし、
セット端子を有する方の２入力NAND回路の出力端子が出
力端子となり、リセット端子を有する方の２入力NAND回
路の出力端子が反転出力端子となる第１のフリップフロ
ップ回路と、一方の入力端子が前記第１のフリップフロ
ップ回路のセット端子と共通に接続されて検出入力とな
り、他方の入力端子が前記第１のフリップフロップ回路
の出力端子に接続され、出力端子が前記第１のフリップ
フロップ回路のリセット端子と共通に接続されて検出出
力となる２入力NAND回路とを備えて構成された第１の立
上り検出回路と、 ２つの２入力NAND回路の互いの出力が他方の２入力NAND
回路の一方の入力端子に接続され、他方の入力端子をそ
れぞれセット端子及びリセット端子とし、セット端子を
有する方の２入力NAND回路の出力端子が出力端子とな
り、リセット端子を有する方の２入力NAND回路の出力端
子が反転出力端子となる第２のフリップフロップ回路
と、一方の入力端子が前記第２のフリップフロップ回路
のセット端子と共通に接続されて検出入力となり、他方
の入力端子が前記第２のフリップフロップ回路の出力端
子に接続され、出力端子が前記第２のフリップフロップ
回路のリセット端子と共通に接続されて検出出力となる
２入力NAND回路とを備えて構成された第２の立上り検出
回路と、 ２つの２入力NAND回路の互いの出力が他方の２入力NAND
回路の一方の入力端子に接続され、他方の入力端子をそ
れぞれセット端子及びリセット端子とし、セット端子を
有する方の２入力NAND回路の出力端子が出力端子とな
り、リセット端子を有する方の２入力NAND回路の出力端
子が反転出力端子となり、前記第１の立上り検出回路の
検出出力に応答してセットされる第３のフリップフロッ
プ回路と、 ２つの２入力NAND回路と互いの出力が他方の２入力NAND
回路の一方の入力端子に接続され、他方の入力端子をそ
れぞれセット端子及びリセット端子とし、セット端子を
有する方の２入力NAND回路の出力端子が出力端子とな
り、リセット端子を有する方の２入力NAND回路の出力端
子が反転出力端子となり、前記第２の立上り検出回路の
検出出力に応答してセットされる第４のフリップフロッ
プ回路と、 前記第３及び第４のフリップフロップ回路のそれぞれの
出力端子を入力とし、且つ出力が前記第３及び第４のフ
リップフロップ回路のそれぞれのリセット端子に接続さ
れたリセット用２入力NAND回路とを具備し、 前記第１の立上り検出回路の検出入力として第１のディ
ジタル入力信号と前記第２の立上り検出回路の検出入力
としての第２のディジタル入力信号との間の位相差に相
当するパルス信号を前記第３のフリップフロップ回路又
は第４のフリップフロップ回路のいずれかの出力端子と
反転出力端子から取り出すことを特徴とするディジタル
式位相比較回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325322A JP2619448B2 (ja) | 1987-12-24 | 1987-12-24 | ディジタル式位相比較回路 |
| EP88312141A EP0323124B1 (en) | 1987-12-24 | 1988-12-21 | Digital phase comparing circuit |
| US07/288,378 US4928026A (en) | 1987-12-24 | 1988-12-22 | Digital phase comparing circuit |
| KR8817318A KR920004926B1 (en) | 1987-12-24 | 1988-12-23 | Digital phase comparision circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325322A JP2619448B2 (ja) | 1987-12-24 | 1987-12-24 | ディジタル式位相比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01168118A JPH01168118A (ja) | 1989-07-03 |
| JP2619448B2 true JP2619448B2 (ja) | 1997-06-11 |
Family
ID=18175526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325322A Expired - Fee Related JP2619448B2 (ja) | 1987-12-24 | 1987-12-24 | ディジタル式位相比較回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4928026A (ja) |
| EP (1) | EP0323124B1 (ja) |
| JP (1) | JP2619448B2 (ja) |
| KR (1) | KR920004926B1 (ja) |
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| EP0483436A1 (en) * | 1990-10-31 | 1992-05-06 | International Business Machines Corporation | Clock frequency tester |
| FR2688956B1 (fr) * | 1992-03-17 | 1997-02-21 | Sgs Thomson Microelectronics Sa | Comparateur de phase/frequence |
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| DE10237120B3 (de) * | 2002-08-13 | 2004-04-15 | Infineon Technologies Ag | Phasendetektor |
| US7269814B1 (en) | 2002-10-08 | 2007-09-11 | Actel Corporation | Parallel programmable antifuse field programmable gate array device (FPGA) and a method for programming and testing an antifuse FPGA |
| DE10320793B4 (de) * | 2003-04-30 | 2005-04-21 | Infineon Technologies Ag | Schaltungs-Einrichtung, insbesondere Latch- oder Phasen-Detektor-Einrichtung |
| TWI231650B (en) * | 2004-06-03 | 2005-04-21 | Amic Technology Corp | Digital phase frequency discriminator |
| JP4039449B1 (ja) | 2006-08-29 | 2008-01-30 | 富士ゼロックス株式会社 | クリーニング装置及びプロセスカートリッジ並びに画像形成装置 |
Family Cites Families (10)
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|---|---|---|---|---|
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| US3610954A (en) * | 1970-11-12 | 1971-10-05 | Motorola Inc | Phase comparator using logic gates |
| GB1462408A (en) * | 1974-07-26 | 1977-01-26 | Mullard Ltd | Circuit for comparing two electrical waveforms |
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| US4291274A (en) * | 1978-11-22 | 1981-09-22 | Tokyo Shibaura Denki Kabushiki Kaisha | Phase detector circuit using logic gates |
| JPS5737252A (en) * | 1980-08-18 | 1982-03-01 | Nippon Steel Corp | Emission spectroscopic analysis for inclusion detection of steel |
| JPS6058609A (ja) * | 1983-09-12 | 1985-04-04 | Agency Of Ind Science & Technol | 半導体薄膜結晶層の製造方法 |
| US4739278A (en) * | 1985-11-12 | 1988-04-19 | Hughes Aircraft Company | Digital phase-frequency discriminator comprising simplified reset means and associated method |
| JP2718664B2 (ja) * | 1986-05-23 | 1998-02-25 | 株式会社日立製作所 | 位相同期検出回路 |
| US4764737A (en) * | 1987-11-20 | 1988-08-16 | Motorola, Inc. | Frequency synthesizer having digital phase detector with optimal steering and level-type lock indication |
-
1987
- 1987-12-24 JP JP62325322A patent/JP2619448B2/ja not_active Expired - Fee Related
-
1988
- 1988-12-21 EP EP88312141A patent/EP0323124B1/en not_active Expired - Lifetime
- 1988-12-22 US US07/288,378 patent/US4928026A/en not_active Expired - Lifetime
- 1988-12-23 KR KR8817318A patent/KR920004926B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US4928026A (en) | 1990-05-22 |
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