JPH0786919A - ハザード防止回路 - Google Patents

ハザード防止回路

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JPH0786919A
JPH0786919A JP5230443A JP23044393A JPH0786919A JP H0786919 A JPH0786919 A JP H0786919A JP 5230443 A JP5230443 A JP 5230443A JP 23044393 A JP23044393 A JP 23044393A JP H0786919 A JPH0786919 A JP H0786919A
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JP
Japan
Prior art keywords
signals
channel mos
circuit
supplied
mos transistors
Prior art date
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Withdrawn
Application number
JP5230443A
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English (en)
Inventor
Ryoichi Inagawa
亮一 稲川
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Publication of JPH0786919A publication Critical patent/JPH0786919A/ja
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Abstract

(57)【要約】 【目的】 本発明はハザード防止回路に関し、タイミン
グ設定の難かしいクロックを用いるフリップフロップを
必要とせず、出力信号の遅延時間を短縮化できることを
目的とする。 【構成】 複数の遅延回路(22,23)は、複数の信
号夫々を少なくとも複数の信号間のレベル切換わりのエ
ッジの時間差だけ遅延する。複数のPチャンネルMOS
トランジスタ(P3,P4)は、複数の信号が夫々のゲ
ートに供給される複数のPチャンネルMOSトランジス
タ夫々のドレインとソースとを順に接続した縦型接続部
(P1,P2)に挿入接続され、上記複数の遅延回路夫
々で遅延された複数の信号を夫々のゲートに供給され
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はハザード防止回路に関
し、組合せ回路の出力信号にハザードが発生することを
防止するハザード防止回路に関する。
【0002】
【従来の技術】図6は従来のC−MOS(コンプクメン
タリー・メタル・オキサイド・シリコン)構成のノア回
路の回路図を示す。同図中、端子10に入来する図7
(A)に示す如き信号aはPチャンネルMOSトランジ
スタP1及びNチャンネルMOSトランジスタN1夫々
のゲートに供給され、端子11に入来する図7(B)に
示す如き信号bはPチャンネルMOSトランジスタP2
及びNチャンネルMOSトランジスタN2夫々のゲート
に供給される。これによりMOSトランジスタP2,N
1,N2の共通接続されたドレインより端子12を通し
て信号a,bのノア演算された信号が出力される。
【0003】ここで、信号a,b夫々のレベル切換わり
のエッジに時間差dがある場合、出力信号には図7
(C)に示す如きハザードHZが発生する。
【0004】従来、上記のハザードを除去するには図8
に示す如く、ノア回路14出力をD形フリップフロップ
15のデータ入力端子Dに供給し、このフリップフロッ
プ15に図7(D)に示すクロックCを供給する。フリ
ップフロップ15は図7(C)に示すハザードを含むノ
ア回路14出力をクロックCの立上り時にラッチして図
7(E)に示す如くハザードを除去した信号を得、端子
16より出力する。
【0005】
【発明が解決しようとする課題】従来のハザード防止回
路はフリップフロップを用いてクロックCの立上りタイ
ミングで組合せ回路出力をラッチつまりサンプルホール
ドしているため、クロックが必要となり、このクロック
の立上りタイミングがハザード部分を避けなければなら
ないためタイミングの取り方が難しく、また端子に出力
が1クロック周期遅延され、遅延時間が長くなるという
問題があった。
【0006】本発明は上記の点に鑑みなされたもので、
タイミング設定の難かしいクロックを用いるフリップフ
ロップを必要とせず、出力信号の遅延時間を短縮化でき
るハザード防止回路を提供することを目的とする。
【0007】
【課題を解決するための手段】本発明のハザード防止回
路は、複数の信号が夫々のゲートに供給される複数のP
チャンネルMOSトランジスタ夫々のドレインとソース
とを順に接続した縦型接続部と、上記複数の信号が夫々
のゲートに供給される複数のNチャンネルMOSトラン
ジスタのドレイン,ソース夫々を共通接続した並列接続
部とのドレインどうしを共通接続したノア回路のハザー
ド防止回路であって、上記複数の信号夫々を少なくとも
複数の信号間のレベル切換わりのエッジの時間差だけ遅
延する複数の遅延回路と、上記縦型接続部に挿入接続さ
れ、上記複数の遅延回路夫々で遅延された複数の信号を
夫々のゲートに供給される複数のPチャンネルMOSト
ランジスタとを有する。
【0008】また、複数の信号が夫々のゲートに供給さ
れる複数のNチャンネルMOSトランジスタ夫々のドレ
インとソースとを順に接続した縦型接続部と、上記複数
の信号が夫々のゲートに供給される複数のPチャンネル
MOSトランジスタのドレイン,ソース夫々を共通接続
した並列接続部とのドレインどうしを共通接続したナン
ド回路のハザード防止回路であって、上記複数の信号夫
々を少なくとも複数の信号間のレベル切換わりのエッジ
の時間差だけ遅延する複数の遅延回路と、上記縦型接続
部に挿入接続され、上記複数の遅延回路夫々で遅延され
た複数の信号を夫々のゲートに供給される複数のNチャ
ンネルMOSトランジスタとを有する。
【0009】
【作用】請求項1の発明においては、複数の信号間のレ
ベル切換わりのエッジの時間差のために、複数の信号が
全てローレベルとなったとき、遅延された複数の信号の
いずれかがハイレベルとなり、PチャンネルMOSトラ
ンジスタの縦型接続部が遮断状態となってハザードの発
生が防止される。
【0010】また、請求項2の発明においては、複数の
信号間のレベル切換わりのエッジの時間差のために、複
数の信号が全てハイレベルとなったとき、遅延された複
数の信号のいずれかがローレベルとなり、Nチャンネル
MOSトランジスタの縦型接続部が遮断状態となってハ
ザードの発生が防止される。
【0011】
【実施例】図1は本発明回路を適用したノア回路の一実
施例の回路図を示す。同図中、端子20,21夫々には
信号a,bが入来する。信号aはPチャンネルMOSト
ランジスタP1及びNチャンネルMOSトランジスタN
1夫々のゲート及び遅延回路22に供給される。信号b
はPチャンネルMOSトランジスタP2及びNチャンネ
ルMOSトランジスタN2夫々のゲート及び遅延回路2
3に供給される。遅延回路22,23夫々は信号a,b
を所定時間遅延してPチャンネルMOSトランジスタP
3,P4夫々に供給する。
【0012】MOSトランジスタP1はリースを電源V
DDに接続され、ドレインをMOSトランジスタP2のソ
ースに接続されている。MOSトランジスタP2のドレ
インにはPチャンネルMOSトランジスタP3のソース
が接続され、MOSトランジスタP3のドレインにはP
チャンネルMOSトランジスタP4のソースが接続され
て縦型接続部が形成されている。MOSトランジスタN
1,N2のソースは共通に電源VSSに接続され、夫々の
ドレインは共通にMOSトランジスタP4のドレイン及
び出力端子24に接続されて並列接続部が形成されてい
る。
【0013】ここで、遅延回路22,23夫々は図2に
示す如く、電源VDD,VSSにソースを接続したPチャン
ネルMOSトランジスタP10とNチャンネルMOSト
ランジスタとのドレインを共通接続して構成したインバ
ータを偶数個(例えば2個)縦続接続して構成する。そ
の遅延時間が信号a,b夫々のレベル切換わりのエッジ
の時間差d1 以上となるように縦続接続するインバータ
の個数を決定する。
【0014】ここで、信号a,bが夫々図3(A),
(B)に示す如く、レベル切換わりのエッジの時間差d
1 を持っているとき、遅延回路22,23夫々の出力す
る遅延信号da,dbは夫々図3(C),(D)に示す
如くなる。このため、従来ハザードが発生した時刻
0 ,t1 間では遅延信号daがハイレベルとなり、M
OSトランジスタP3が遮断する。これによって時刻t
0 ,t1 間で端子24出力は図3(E)に示す如くロー
レベルを維持し、ハザードの発生が防止される。
【0015】このように、複数の信号間のレベル切換わ
りの時間差のために、複数の信号が全てローレベルとな
ったとき、遅延された複数の信号のいずれかがハイレベ
ルとなり、PチャンネルMOSトランジスタの縦型接続
部が遮断状態となってハザードの発生が防止される。
【0016】従って上記ノア回路の後段に従来の如くフ
リップフロップを設ける必要がなくなり、また遅延時間
は入力信号のレベル切換わりのエッジの時間差d1 だけ
で済み、従来の遅延時間つまり1クロック周期よりも大
幅に短縮化される。
【0017】図4は本発明回路を適用したナンド回路の
一実施例の回路図を示す。同図中、端子30,31夫々
には信号c,dが入来する。信号cはPチャンネルMO
SトランジスタP11及びNチャンネルMOSトランジ
スタN11夫々のゲート及び遅延回路32に供給され
る。信号dはPチャンネルMOSトランジスタP12及
びNチャンネルMOSトランジスタN12夫々のゲート
及び遅延回路23に供給される。遅延回路32,33夫
々は信号c,dを所定時間遅延してNチャンネルMOS
トランジスタN13,N14夫々に供給する。
【0018】MOSトランジスタN12はリースを電源
SSに接続され、ドレインをMOSトランジスタN11
のソースに接続されている。MOSトランジスタN11
のドレインにはMOSトランジスタN14のソースが接
続され、MOSトランジスタN14のドレインにはMO
SトランジスタN13のソースが接続されて縦型接続部
が形成されている。MOSトランジスタP11,P12
のソースは共通に電源VDDに接続され、夫々のドレイン
は共通にMOSトランジスタN13のドレイン及び出力
端子34に接続されて並列接続部が形成されている。
【0019】ここで、遅延回路32,33夫々はインバ
ータを偶数個(例えば2個)縦続接続して構成し、その
遅延時間が信号c,d夫々のレベル切換わりのエッジの
時間差d2 以上となるように縦続接続するインバータの
個数を決定する。
【0020】ここで、信号a,bが夫々図5(A),
(B)に示す如く、レベル切換わりのエッジの時間差d
2 を持っているとき、遅延回路32,33夫々の出力す
る遅延信号da,dbは夫々図5(C),(D)に示す
如くなる。このため、従来ハザードが発生した時刻
2 ,t3 間では遅延信号ddがローレベルとなり、M
OSトランジスタN14が遮断する。これによって時刻
2 ,t3 間で端子34出力は図5(E)に示す如くロ
ーレベルを維持し、ハザードの発生が防止される。
【0021】このように、複数の信号間のレベル切換わ
りの時間差のために、複数の信号が全てハイレベルとな
ったとき、遅延された複数の信号のいずれかがローレベ
ルとなり、NチャンネルMOSトランジスタの縦型接続
部が遮断状態となってハザードの発生が防止される。
【0022】従って上記ナンド回路の後段に従来の如く
フリップフロップを設ける必要がなくなり、また遅延時
間は入力信号のレベル切換わりのエッジの時間差d2
けで済み、従来の遅延時間つまり1クロック周期よりも
大幅に短縮化される。
【0023】
【発明の効果】上述の如く、本発明のハザード防止回路
によれば、タイミングの設定の難かしいクロックを用い
るフリップフロップを必要とせず、出力信号の遅延時間
を短縮化でき、実用上きわめて有用である。
【図面の簡単な説明】
【図1】本発明回路を適用したノア回路の回路図であ
る。
【図2】遅延回路の回路図である。
【図3】図1を説明するための信号タイミングチャート
である。
【図4】本発明回路を適用したナンド回路の回路図であ
る。
【図5】図4を説明するための信号タイミングチャート
である。
【図6】従来のノア回路の回路図である。
【図7】ハザードを説明するための信号タイミングチャ
ートである。
【図8】従来のハザード防止回路の回路構成図である。
【符号の説明】
22,23,32,33 遅延回路 P1〜P12 PチャンネルMOSトランジスタ N1〜N14 NチャンネルMOSトランジスタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 複数の信号が夫々のゲートに供給される
    複数のPチャンネルMOSトランジスタ夫々のドレイン
    とソースとを順に接続した縦型接続部(P1,P2)
    と、上記複数の信号が夫々のゲートに供給される複数の
    NチャンネルMOSトランジスタのドレイン,ソース夫
    々を共通接続した並列接続部(N1,N2)とのドレイ
    ンどうしを共通接続したノア回路のハザード防止回路で
    あって、 上記複数の信号夫々を少なくとも複数の信号間のレベル
    切換わりのエッジの時間差だけ遅延する複数の遅延回路
    (22,23)と、 上記縦型接続部に挿入接続され、上記複数の遅延回路夫
    々で遅延された複数の信号を夫々のゲートに供給される
    複数のPチャンネルMOSトランジスタ(P3,P4)
    とを有することを特徴とするハザード防止回路。
  2. 【請求項2】 複数の信号が夫々のゲートに供給される
    複数のNチャンネルMOSトランジスタ夫々のドレイン
    とソースとを順に接続した縦型接続部(N11,N1
    2)と、上記複数の信号が夫々のゲートに供給される複
    数のPチャンネルMOSトランジスタのドレイン,ソー
    ス夫々を共通接続した並列接続部(P11,P12)と
    のドレインどうしを共通接続したナンド回路のハザード
    防止回路であって、 上記複数の信号夫々を少なくとも複数の信号間のレベル
    切換わりのエッジの時間差だけ遅延する複数の遅延回路
    (32,33)と、 上記縦型接続部に挿入接続され、上記複数の遅延回路夫
    々で遅延された複数の信号を夫々のゲートに供給される
    複数のNチャンネルMOSトランジスタ(N13,N1
    4)とを有することを特徴とするハザード防止回路。
JP5230443A 1993-09-16 1993-09-16 ハザード防止回路 Withdrawn JPH0786919A (ja)

Priority Applications (1)

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JP5230443A JPH0786919A (ja) 1993-09-16 1993-09-16 ハザード防止回路

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Application Number Priority Date Filing Date Title
JP5230443A JPH0786919A (ja) 1993-09-16 1993-09-16 ハザード防止回路

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JPH0786919A true JPH0786919A (ja) 1995-03-31

Family

ID=16907981

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5230443A Withdrawn JPH0786919A (ja) 1993-09-16 1993-09-16 ハザード防止回路

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JP (1) JPH0786919A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272804A (ja) * 2008-05-02 2009-11-19 Nippon Telegr & Teleph Corp <Ntt> 組合せ論理回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009272804A (ja) * 2008-05-02 2009-11-19 Nippon Telegr & Teleph Corp <Ntt> 組合せ論理回路

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Effective date: 20001128