JPH0786919A - ハザード防止回路 - Google Patents
ハザード防止回路Info
- Publication number
- JPH0786919A JPH0786919A JP5230443A JP23044393A JPH0786919A JP H0786919 A JPH0786919 A JP H0786919A JP 5230443 A JP5230443 A JP 5230443A JP 23044393 A JP23044393 A JP 23044393A JP H0786919 A JPH0786919 A JP H0786919A
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- JP
- Japan
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- signals
- channel mos
- circuit
- supplied
- mos transistors
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Abstract
(57)【要約】
【目的】 本発明はハザード防止回路に関し、タイミン
グ設定の難かしいクロックを用いるフリップフロップを
必要とせず、出力信号の遅延時間を短縮化できることを
目的とする。 【構成】 複数の遅延回路（２２，２３）は、複数の信
号夫々を少なくとも複数の信号間のレベル切換わりのエ
ッジの時間差だけ遅延する。複数のＰチャンネルＭＯＳ
トランジスタ（Ｐ３，Ｐ４）は、複数の信号が夫々のゲ
ートに供給される複数のＰチャンネルＭＯＳトランジス
タ夫々のドレインとソースとを順に接続した縦型接続部
（Ｐ１，Ｐ２）に挿入接続され、上記複数の遅延回路夫
々で遅延された複数の信号を夫々のゲートに供給され
る。
グ設定の難かしいクロックを用いるフリップフロップを
必要とせず、出力信号の遅延時間を短縮化できることを
目的とする。 【構成】 複数の遅延回路（２２，２３）は、複数の信
号夫々を少なくとも複数の信号間のレベル切換わりのエ
ッジの時間差だけ遅延する。複数のＰチャンネルＭＯＳ
トランジスタ（Ｐ３，Ｐ４）は、複数の信号が夫々のゲ
ートに供給される複数のＰチャンネルＭＯＳトランジス
タ夫々のドレインとソースとを順に接続した縦型接続部
（Ｐ１，Ｐ２）に挿入接続され、上記複数の遅延回路夫
々で遅延された複数の信号を夫々のゲートに供給され
る。
Description
【０００１】
【産業上の利用分野】本発明はハザード防止回路に関
し、組合せ回路の出力信号にハザードが発生することを
防止するハザード防止回路に関する。
し、組合せ回路の出力信号にハザードが発生することを
防止するハザード防止回路に関する。
【０００２】
【従来の技術】図６は従来のＣ−ＭＯＳ（コンプクメン
タリー・メタル・オキサイド・シリコン）構成のノア回
路の回路図を示す。同図中、端子１０に入来する図７
（Ａ）に示す如き信号ａはＰチャンネルＭＯＳトランジ
スタＰ１及びＮチャンネルＭＯＳトランジスタＮ１夫々
のゲートに供給され、端子１１に入来する図７（Ｂ）に
示す如き信号ｂはＰチャンネルＭＯＳトランジスタＰ２
及びＮチャンネルＭＯＳトランジスタＮ２夫々のゲート
に供給される。これによりＭＯＳトランジスタＰ２，Ｎ
１，Ｎ２の共通接続されたドレインより端子１２を通し
て信号ａ，ｂのノア演算された信号が出力される。
タリー・メタル・オキサイド・シリコン）構成のノア回
路の回路図を示す。同図中、端子１０に入来する図７
（Ａ）に示す如き信号ａはＰチャンネルＭＯＳトランジ
スタＰ１及びＮチャンネルＭＯＳトランジスタＮ１夫々
のゲートに供給され、端子１１に入来する図７（Ｂ）に
示す如き信号ｂはＰチャンネルＭＯＳトランジスタＰ２
及びＮチャンネルＭＯＳトランジスタＮ２夫々のゲート
に供給される。これによりＭＯＳトランジスタＰ２，Ｎ
１，Ｎ２の共通接続されたドレインより端子１２を通し
て信号ａ，ｂのノア演算された信号が出力される。
【０００３】ここで、信号ａ，ｂ夫々のレベル切換わり
のエッジに時間差ｄがある場合、出力信号には図７
（Ｃ）に示す如きハザードＨＺが発生する。
のエッジに時間差ｄがある場合、出力信号には図７
（Ｃ）に示す如きハザードＨＺが発生する。
【０００４】従来、上記のハザードを除去するには図８
に示す如く、ノア回路１４出力をＤ形フリップフロップ
１５のデータ入力端子Ｄに供給し、このフリップフロッ
プ１５に図７（Ｄ）に示すクロックＣを供給する。フリ
ップフロップ１５は図７（Ｃ）に示すハザードを含むノ
ア回路１４出力をクロックＣの立上り時にラッチして図
７（Ｅ）に示す如くハザードを除去した信号を得、端子
１６より出力する。
に示す如く、ノア回路１４出力をＤ形フリップフロップ
１５のデータ入力端子Ｄに供給し、このフリップフロッ
プ１５に図７（Ｄ）に示すクロックＣを供給する。フリ
ップフロップ１５は図７（Ｃ）に示すハザードを含むノ
ア回路１４出力をクロックＣの立上り時にラッチして図
７（Ｅ）に示す如くハザードを除去した信号を得、端子
１６より出力する。
【０００５】
【発明が解決しようとする課題】従来のハザード防止回
路はフリップフロップを用いてクロックＣの立上りタイ
ミングで組合せ回路出力をラッチつまりサンプルホール
ドしているため、クロックが必要となり、このクロック
の立上りタイミングがハザード部分を避けなければなら
ないためタイミングの取り方が難しく、また端子に出力
が１クロック周期遅延され、遅延時間が長くなるという
問題があった。
路はフリップフロップを用いてクロックＣの立上りタイ
ミングで組合せ回路出力をラッチつまりサンプルホール
ドしているため、クロックが必要となり、このクロック
の立上りタイミングがハザード部分を避けなければなら
ないためタイミングの取り方が難しく、また端子に出力
が１クロック周期遅延され、遅延時間が長くなるという
問題があった。
【０００６】本発明は上記の点に鑑みなされたもので、
タイミング設定の難かしいクロックを用いるフリップフ
ロップを必要とせず、出力信号の遅延時間を短縮化でき
るハザード防止回路を提供することを目的とする。
タイミング設定の難かしいクロックを用いるフリップフ
ロップを必要とせず、出力信号の遅延時間を短縮化でき
るハザード防止回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のハザード防止回
路は、複数の信号が夫々のゲートに供給される複数のＰ
チャンネルＭＯＳトランジスタ夫々のドレインとソース
とを順に接続した縦型接続部と、上記複数の信号が夫々
のゲートに供給される複数のＮチャンネルＭＯＳトラン
ジスタのドレイン，ソース夫々を共通接続した並列接続
部とのドレインどうしを共通接続したノア回路のハザー
ド防止回路であって、上記複数の信号夫々を少なくとも
複数の信号間のレベル切換わりのエッジの時間差だけ遅
延する複数の遅延回路と、上記縦型接続部に挿入接続さ
れ、上記複数の遅延回路夫々で遅延された複数の信号を
夫々のゲートに供給される複数のＰチャンネルＭＯＳト
ランジスタとを有する。
路は、複数の信号が夫々のゲートに供給される複数のＰ
チャンネルＭＯＳトランジスタ夫々のドレインとソース
とを順に接続した縦型接続部と、上記複数の信号が夫々
のゲートに供給される複数のＮチャンネルＭＯＳトラン
ジスタのドレイン，ソース夫々を共通接続した並列接続
部とのドレインどうしを共通接続したノア回路のハザー
ド防止回路であって、上記複数の信号夫々を少なくとも
複数の信号間のレベル切換わりのエッジの時間差だけ遅
延する複数の遅延回路と、上記縦型接続部に挿入接続さ
れ、上記複数の遅延回路夫々で遅延された複数の信号を
夫々のゲートに供給される複数のＰチャンネルＭＯＳト
ランジスタとを有する。
【０００８】また、複数の信号が夫々のゲートに供給さ
れる複数のＮチャンネルＭＯＳトランジスタ夫々のドレ
インとソースとを順に接続した縦型接続部と、上記複数
の信号が夫々のゲートに供給される複数のＰチャンネル
ＭＯＳトランジスタのドレイン，ソース夫々を共通接続
した並列接続部とのドレインどうしを共通接続したナン
ド回路のハザード防止回路であって、上記複数の信号夫
々を少なくとも複数の信号間のレベル切換わりのエッジ
の時間差だけ遅延する複数の遅延回路と、上記縦型接続
部に挿入接続され、上記複数の遅延回路夫々で遅延され
た複数の信号を夫々のゲートに供給される複数のＮチャ
ンネルＭＯＳトランジスタとを有する。
れる複数のＮチャンネルＭＯＳトランジスタ夫々のドレ
インとソースとを順に接続した縦型接続部と、上記複数
の信号が夫々のゲートに供給される複数のＰチャンネル
ＭＯＳトランジスタのドレイン，ソース夫々を共通接続
した並列接続部とのドレインどうしを共通接続したナン
ド回路のハザード防止回路であって、上記複数の信号夫
々を少なくとも複数の信号間のレベル切換わりのエッジ
の時間差だけ遅延する複数の遅延回路と、上記縦型接続
部に挿入接続され、上記複数の遅延回路夫々で遅延され
た複数の信号を夫々のゲートに供給される複数のＮチャ
ンネルＭＯＳトランジスタとを有する。
【０００９】
【作用】請求項１の発明においては、複数の信号間のレ
ベル切換わりのエッジの時間差のために、複数の信号が
全てローレベルとなったとき、遅延された複数の信号の
いずれかがハイレベルとなり、ＰチャンネルＭＯＳトラ
ンジスタの縦型接続部が遮断状態となってハザードの発
生が防止される。
ベル切換わりのエッジの時間差のために、複数の信号が
全てローレベルとなったとき、遅延された複数の信号の
いずれかがハイレベルとなり、ＰチャンネルＭＯＳトラ
ンジスタの縦型接続部が遮断状態となってハザードの発
生が防止される。
【００１０】また、請求項２の発明においては、複数の
信号間のレベル切換わりのエッジの時間差のために、複
数の信号が全てハイレベルとなったとき、遅延された複
数の信号のいずれかがローレベルとなり、Ｎチャンネル
ＭＯＳトランジスタの縦型接続部が遮断状態となってハ
ザードの発生が防止される。
信号間のレベル切換わりのエッジの時間差のために、複
数の信号が全てハイレベルとなったとき、遅延された複
数の信号のいずれかがローレベルとなり、Ｎチャンネル
ＭＯＳトランジスタの縦型接続部が遮断状態となってハ
ザードの発生が防止される。
【００１１】
【実施例】図１は本発明回路を適用したノア回路の一実
施例の回路図を示す。同図中、端子２０，２１夫々には
信号ａ，ｂが入来する。信号ａはＰチャンネルＭＯＳト
ランジスタＰ１及びＮチャンネルＭＯＳトランジスタＮ
１夫々のゲート及び遅延回路２２に供給される。信号ｂ
はＰチャンネルＭＯＳトランジスタＰ２及びＮチャンネ
ルＭＯＳトランジスタＮ２夫々のゲート及び遅延回路２
３に供給される。遅延回路２２，２３夫々は信号ａ，ｂ
を所定時間遅延してＰチャンネルＭＯＳトランジスタＰ
３，Ｐ４夫々に供給する。
施例の回路図を示す。同図中、端子２０，２１夫々には
信号ａ，ｂが入来する。信号ａはＰチャンネルＭＯＳト
ランジスタＰ１及びＮチャンネルＭＯＳトランジスタＮ
１夫々のゲート及び遅延回路２２に供給される。信号ｂ
はＰチャンネルＭＯＳトランジスタＰ２及びＮチャンネ
ルＭＯＳトランジスタＮ２夫々のゲート及び遅延回路２
３に供給される。遅延回路２２，２３夫々は信号ａ，ｂ
を所定時間遅延してＰチャンネルＭＯＳトランジスタＰ
３，Ｐ４夫々に供給する。
【００１２】ＭＯＳトランジスタＰ１はリースを電源Ｖ
DDに接続され、ドレインをＭＯＳトランジスタＰ２のソ
ースに接続されている。ＭＯＳトランジスタＰ２のドレ
インにはＰチャンネルＭＯＳトランジスタＰ３のソース
が接続され、ＭＯＳトランジスタＰ３のドレインにはＰ
チャンネルＭＯＳトランジスタＰ４のソースが接続され
て縦型接続部が形成されている。ＭＯＳトランジスタＮ
１，Ｎ２のソースは共通に電源ＶSSに接続され、夫々の
ドレインは共通にＭＯＳトランジスタＰ４のドレイン及
び出力端子２４に接続されて並列接続部が形成されてい
る。
DDに接続され、ドレインをＭＯＳトランジスタＰ２のソ
ースに接続されている。ＭＯＳトランジスタＰ２のドレ
インにはＰチャンネルＭＯＳトランジスタＰ３のソース
が接続され、ＭＯＳトランジスタＰ３のドレインにはＰ
チャンネルＭＯＳトランジスタＰ４のソースが接続され
て縦型接続部が形成されている。ＭＯＳトランジスタＮ
１，Ｎ２のソースは共通に電源ＶSSに接続され、夫々の
ドレインは共通にＭＯＳトランジスタＰ４のドレイン及
び出力端子２４に接続されて並列接続部が形成されてい
る。
【００１３】ここで、遅延回路２２，２３夫々は図２に
示す如く、電源ＶDD，ＶSSにソースを接続したＰチャン
ネルＭＯＳトランジスタＰ１０とＮチャンネルＭＯＳト
ランジスタとのドレインを共通接続して構成したインバ
ータを偶数個（例えば２個）縦続接続して構成する。そ
の遅延時間が信号ａ，ｂ夫々のレベル切換わりのエッジ
の時間差ｄ1 以上となるように縦続接続するインバータ
の個数を決定する。
示す如く、電源ＶDD，ＶSSにソースを接続したＰチャン
ネルＭＯＳトランジスタＰ１０とＮチャンネルＭＯＳト
ランジスタとのドレインを共通接続して構成したインバ
ータを偶数個（例えば２個）縦続接続して構成する。そ
の遅延時間が信号ａ，ｂ夫々のレベル切換わりのエッジ
の時間差ｄ1 以上となるように縦続接続するインバータ
の個数を決定する。
【００１４】ここで、信号ａ，ｂが夫々図３（Ａ），
（Ｂ）に示す如く、レベル切換わりのエッジの時間差ｄ
1 を持っているとき、遅延回路２２，２３夫々の出力す
る遅延信号ｄａ，ｄｂは夫々図３（Ｃ），（Ｄ）に示す
如くなる。このため、従来ハザードが発生した時刻
ｔ0 ，ｔ1 間では遅延信号ｄａがハイレベルとなり、Ｍ
ＯＳトランジスタＰ３が遮断する。これによって時刻ｔ
0 ，ｔ1 間で端子２４出力は図３（Ｅ）に示す如くロー
レベルを維持し、ハザードの発生が防止される。
（Ｂ）に示す如く、レベル切換わりのエッジの時間差ｄ
1 を持っているとき、遅延回路２２，２３夫々の出力す
る遅延信号ｄａ，ｄｂは夫々図３（Ｃ），（Ｄ）に示す
如くなる。このため、従来ハザードが発生した時刻
ｔ0 ，ｔ1 間では遅延信号ｄａがハイレベルとなり、Ｍ
ＯＳトランジスタＰ３が遮断する。これによって時刻ｔ
0 ，ｔ1 間で端子２４出力は図３（Ｅ）に示す如くロー
レベルを維持し、ハザードの発生が防止される。
【００１５】このように、複数の信号間のレベル切換わ
りの時間差のために、複数の信号が全てローレベルとな
ったとき、遅延された複数の信号のいずれかがハイレベ
ルとなり、ＰチャンネルＭＯＳトランジスタの縦型接続
部が遮断状態となってハザードの発生が防止される。
りの時間差のために、複数の信号が全てローレベルとな
ったとき、遅延された複数の信号のいずれかがハイレベ
ルとなり、ＰチャンネルＭＯＳトランジスタの縦型接続
部が遮断状態となってハザードの発生が防止される。
【００１６】従って上記ノア回路の後段に従来の如くフ
リップフロップを設ける必要がなくなり、また遅延時間
は入力信号のレベル切換わりのエッジの時間差ｄ1 だけ
で済み、従来の遅延時間つまり１クロック周期よりも大
幅に短縮化される。
リップフロップを設ける必要がなくなり、また遅延時間
は入力信号のレベル切換わりのエッジの時間差ｄ1 だけ
で済み、従来の遅延時間つまり１クロック周期よりも大
幅に短縮化される。
【００１７】図４は本発明回路を適用したナンド回路の
一実施例の回路図を示す。同図中、端子３０，３１夫々
には信号ｃ，ｄが入来する。信号ｃはＰチャンネルＭＯ
ＳトランジスタＰ１１及びＮチャンネルＭＯＳトランジ
スタＮ１１夫々のゲート及び遅延回路３２に供給され
る。信号ｄはＰチャンネルＭＯＳトランジスタＰ１２及
びＮチャンネルＭＯＳトランジスタＮ１２夫々のゲート
及び遅延回路２３に供給される。遅延回路３２，３３夫
々は信号ｃ，ｄを所定時間遅延してＮチャンネルＭＯＳ
トランジスタＮ１３，Ｎ１４夫々に供給する。
一実施例の回路図を示す。同図中、端子３０，３１夫々
には信号ｃ，ｄが入来する。信号ｃはＰチャンネルＭＯ
ＳトランジスタＰ１１及びＮチャンネルＭＯＳトランジ
スタＮ１１夫々のゲート及び遅延回路３２に供給され
る。信号ｄはＰチャンネルＭＯＳトランジスタＰ１２及
びＮチャンネルＭＯＳトランジスタＮ１２夫々のゲート
及び遅延回路２３に供給される。遅延回路３２，３３夫
々は信号ｃ，ｄを所定時間遅延してＮチャンネルＭＯＳ
トランジスタＮ１３，Ｎ１４夫々に供給する。
【００１８】ＭＯＳトランジスタＮ１２はリースを電源
ＶSSに接続され、ドレインをＭＯＳトランジスタＮ１１
のソースに接続されている。ＭＯＳトランジスタＮ１１
のドレインにはＭＯＳトランジスタＮ１４のソースが接
続され、ＭＯＳトランジスタＮ１４のドレインにはＭＯ
ＳトランジスタＮ１３のソースが接続されて縦型接続部
が形成されている。ＭＯＳトランジスタＰ１１，Ｐ１２
のソースは共通に電源ＶDDに接続され、夫々のドレイン
は共通にＭＯＳトランジスタＮ１３のドレイン及び出力
端子３４に接続されて並列接続部が形成されている。
ＶSSに接続され、ドレインをＭＯＳトランジスタＮ１１
のソースに接続されている。ＭＯＳトランジスタＮ１１
のドレインにはＭＯＳトランジスタＮ１４のソースが接
続され、ＭＯＳトランジスタＮ１４のドレインにはＭＯ
ＳトランジスタＮ１３のソースが接続されて縦型接続部
が形成されている。ＭＯＳトランジスタＰ１１，Ｐ１２
のソースは共通に電源ＶDDに接続され、夫々のドレイン
は共通にＭＯＳトランジスタＮ１３のドレイン及び出力
端子３４に接続されて並列接続部が形成されている。
【００１９】ここで、遅延回路３２，３３夫々はインバ
ータを偶数個（例えば２個）縦続接続して構成し、その
遅延時間が信号ｃ，ｄ夫々のレベル切換わりのエッジの
時間差ｄ2 以上となるように縦続接続するインバータの
個数を決定する。
ータを偶数個（例えば２個）縦続接続して構成し、その
遅延時間が信号ｃ，ｄ夫々のレベル切換わりのエッジの
時間差ｄ2 以上となるように縦続接続するインバータの
個数を決定する。
【００２０】ここで、信号ａ，ｂが夫々図５（Ａ），
（Ｂ）に示す如く、レベル切換わりのエッジの時間差ｄ
2 を持っているとき、遅延回路３２，３３夫々の出力す
る遅延信号ｄａ，ｄｂは夫々図５（Ｃ），（Ｄ）に示す
如くなる。このため、従来ハザードが発生した時刻
ｔ2 ，ｔ3 間では遅延信号ｄｄがローレベルとなり、Ｍ
ＯＳトランジスタＮ１４が遮断する。これによって時刻
ｔ2 ，ｔ3 間で端子３４出力は図５（Ｅ）に示す如くロ
ーレベルを維持し、ハザードの発生が防止される。
（Ｂ）に示す如く、レベル切換わりのエッジの時間差ｄ
2 を持っているとき、遅延回路３２，３３夫々の出力す
る遅延信号ｄａ，ｄｂは夫々図５（Ｃ），（Ｄ）に示す
如くなる。このため、従来ハザードが発生した時刻
ｔ2 ，ｔ3 間では遅延信号ｄｄがローレベルとなり、Ｍ
ＯＳトランジスタＮ１４が遮断する。これによって時刻
ｔ2 ，ｔ3 間で端子３４出力は図５（Ｅ）に示す如くロ
ーレベルを維持し、ハザードの発生が防止される。
【００２１】このように、複数の信号間のレベル切換わ
りの時間差のために、複数の信号が全てハイレベルとな
ったとき、遅延された複数の信号のいずれかがローレベ
ルとなり、ＮチャンネルＭＯＳトランジスタの縦型接続
部が遮断状態となってハザードの発生が防止される。
りの時間差のために、複数の信号が全てハイレベルとな
ったとき、遅延された複数の信号のいずれかがローレベ
ルとなり、ＮチャンネルＭＯＳトランジスタの縦型接続
部が遮断状態となってハザードの発生が防止される。
【００２２】従って上記ナンド回路の後段に従来の如く
フリップフロップを設ける必要がなくなり、また遅延時
間は入力信号のレベル切換わりのエッジの時間差ｄ2 だ
けで済み、従来の遅延時間つまり１クロック周期よりも
大幅に短縮化される。
フリップフロップを設ける必要がなくなり、また遅延時
間は入力信号のレベル切換わりのエッジの時間差ｄ2 だ
けで済み、従来の遅延時間つまり１クロック周期よりも
大幅に短縮化される。
【００２３】
【発明の効果】上述の如く、本発明のハザード防止回路
によれば、タイミングの設定の難かしいクロックを用い
るフリップフロップを必要とせず、出力信号の遅延時間
を短縮化でき、実用上きわめて有用である。
によれば、タイミングの設定の難かしいクロックを用い
るフリップフロップを必要とせず、出力信号の遅延時間
を短縮化でき、実用上きわめて有用である。
【図１】本発明回路を適用したノア回路の回路図であ
る。
る。
【図２】遅延回路の回路図である。
【図３】図１を説明するための信号タイミングチャート
である。
である。
【図４】本発明回路を適用したナンド回路の回路図であ
る。
る。
【図５】図４を説明するための信号タイミングチャート
である。
である。
【図６】従来のノア回路の回路図である。
【図７】ハザードを説明するための信号タイミングチャ
ートである。
ートである。
【図８】従来のハザード防止回路の回路構成図である。
２２，２３，３２，３３ 遅延回路 Ｐ１〜Ｐ１２ ＰチャンネルＭＯＳトランジスタ Ｎ１〜Ｎ１４ ＮチャンネルＭＯＳトランジスタ
Claims (2)
- 【請求項１】 複数の信号が夫々のゲートに供給される
複数のＰチャンネルＭＯＳトランジスタ夫々のドレイン
とソースとを順に接続した縦型接続部（Ｐ１，Ｐ２）
と、上記複数の信号が夫々のゲートに供給される複数の
ＮチャンネルＭＯＳトランジスタのドレイン，ソース夫
々を共通接続した並列接続部（Ｎ１，Ｎ２）とのドレイ
ンどうしを共通接続したノア回路のハザード防止回路で
あって、 上記複数の信号夫々を少なくとも複数の信号間のレベル
切換わりのエッジの時間差だけ遅延する複数の遅延回路
（２２，２３）と、 上記縦型接続部に挿入接続され、上記複数の遅延回路夫
々で遅延された複数の信号を夫々のゲートに供給される
複数のＰチャンネルＭＯＳトランジスタ（Ｐ３，Ｐ４）
とを有することを特徴とするハザード防止回路。 - 【請求項２】 複数の信号が夫々のゲートに供給される
複数のＮチャンネルＭＯＳトランジスタ夫々のドレイン
とソースとを順に接続した縦型接続部（Ｎ１１，Ｎ１
２）と、上記複数の信号が夫々のゲートに供給される複
数のＰチャンネルＭＯＳトランジスタのドレイン，ソー
ス夫々を共通接続した並列接続部（Ｐ１１，Ｐ１２）と
のドレインどうしを共通接続したナンド回路のハザード
防止回路であって、 上記複数の信号夫々を少なくとも複数の信号間のレベル
切換わりのエッジの時間差だけ遅延する複数の遅延回路
（３２，３３）と、 上記縦型接続部に挿入接続され、上記複数の遅延回路夫
々で遅延された複数の信号を夫々のゲートに供給される
複数のＮチャンネルＭＯＳトランジスタ（Ｎ１３，Ｎ１
４）とを有することを特徴とするハザード防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5230443A JPH0786919A (ja) | 1993-09-16 | 1993-09-16 | ハザード防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5230443A JPH0786919A (ja) | 1993-09-16 | 1993-09-16 | ハザード防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786919A true JPH0786919A (ja) | 1995-03-31 |
Family
ID=16907981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5230443A Withdrawn JPH0786919A (ja) | 1993-09-16 | 1993-09-16 | ハザード防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786919A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009272804A (ja) * | 2008-05-02 | 2009-11-19 | Nippon Telegr & Teleph Corp <Ntt> | 組合せ論理回路 |
-
1993
- 1993-09-16 JP JP5230443A patent/JPH0786919A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009272804A (ja) * | 2008-05-02 | 2009-11-19 | Nippon Telegr & Teleph Corp <Ntt> | 組合せ論理回路 |
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| Date | Code | Title | Description |
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| A300 | Withdrawal of application because of no request for examination |
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