JP2706043B2 - ダイナミック型セット・リセットフリップフロップ - Google Patents
ダイナミック型セット・リセットフリップフロップInfo
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル回路に係
り、特に、セット，リセットを行うことが可能なＣＭＯ
Ｓ(complementary metal-oxide-semiconductor) 構成の
ダイナミック型セット・リセットフリップフロップに関
するものである。 【０００２】 【従来の技術】例えば、ディジタルテレビ用ＬＳＩなど
に搭載される回路の大半は、回路的に出力側の信号の一
部を入力側に戻す形の、いわゆるスタティック型フリッ
プフロップにて構成されている。しかし、スタティック
型フリップフロップ自体は回路規模が大きく、そのた
め、ＬＳＩのチップ面積が大きくなってしまうという問
題があった。 【０００３】そこで、このような問題点を解決するため
に、近年では、ダイナミック型フリップフロップにて回
路を構成することが検討されている。即ち、ダイナミッ
ク型フリップフロップは、回路的に出力側の信号の一部
を入力側に戻すことなく、そのまま出力する形のフリッ
プフロップであり、それ自体の回路規模がスタティック
型に比べて小さいからである。 【０００４】そして、更に回路規模及び消費電力を小さ
くするために、上記したダイナミック型フリップフロッ
プをＣＭＯＳ論理ゲートにて構成するようにしている。 【０００５】さて、以上のようなＣＭＯＳ構成のダイナ
ミック型フリップフロップとして、従来では、例えば、
共立出版（株）１９８３年１２月発行「ＶＬＳＩ設計入
門」に記載されているように、クロックドＣＭＯＳイン
バータ２個により構成されているものがある。 【０００６】以下、図９、図１０及び図１１を用いてそ
の構成及び動作を説明する。図９は従来のダイナミック
型フリップフロップを示す回路図、図１０は図９の具体
的な回路構成を示す回路図、図１１は図１０の要部信号
波形を示す波形図である。 【０００７】図９において、１０，１５はクロックドＣ
ＭＯＳインバータ、１は入力端子、２は出力端子、であ
り、また、図１０において、１１，１２，１６，１７は
ＰチャネルＭＯＳ型トランジスタ（以下、単にＰＭＯＳ
と呼ぶ。）、１３，１４，１８，１９はＮチャネルＭＯ
Ｓ型トランジスタ（以下、単にＮＭＯＳと呼ぶ。）、
３，４，５，６はクロックパルスの入力端子である。な
お、図において記号の上に記載されているバーは、本明
細書中では、記号の後に「￣」として以下記述するもの
とする。 【０００８】図９に示すように、従来のダイナミック型
フリップフロップは、クロックドＣＭＯＳインバータ１
０，１５の直列接続から成っている。そして、クロック
ドＣＭＯＳインバータ１０は、図１０に示すように、入
力端子３より入力されるクロックパルスφ１の逆相パル
スφ１￣をゲート入力とするＰＭＯＳ１１と、入力端子
１より入力されるデータＤINをゲート入力とするＰＭＯ
Ｓ１２とを、それぞれ、そのソース端子を電源側に、そ
のドレイン端子を出力節点７側に配した上で、電源と出
力節点７との間に直列接続し、データＤINをゲート入力
とするＮＭＯＳ１３と、入力端子４より入力されるクロ
ックパルスφ１をゲート入力とするＮＭＯＳ１４とを、
それぞれ、そのソース端子をＧＮＤ側に、そのドレイン
端子を出力節点７側に配した上で、出力節点７とＧＮＤ
との間に直列接続して成り、また、クロックドＣＭＯＳ
インバータ１５も、同様の構成で、入力端子５より入力
されるクロックパルスφ２の逆相パルスφ２￣をゲート
入力とするＰＭＯＳ１６と、出力節点７の信号ＤIN￣を
ゲート入力とするＰＭＯＳ１７とを、それぞれ、そのソ
ース端子を電源側に、そのドレイン端子を出力端子２側
に配した上で、電源と出力端子２との間に直列接続し、
出力節点７の信号ＤIN￣をゲート入力とするＮＭＯＳ１
８と、入力端子６より入力されるクロックパルスφ２を
ゲート入力とするＮＭＯＳ１９とを、それぞれ、そのソ
ース端子を電源側に、そのドレイン端子を出力端子２側
に配した上で、出力端子２とＧＮＤとの間に直列接続し
て成る。 【０００９】さて、図１０及び図１１を用いて動作を説
明する。先ず、クロックパルスφ１がＨ（ハイレベル）
の時、そのクロックパルスφ１をゲート入力とするＮＭ
ＯＳ１４と逆相パルスφ１￣をゲート入力とするＰＭＯ
Ｓ１１とが同時に導通し、ＰＭＯＳ１２とＮＭＯＳ１３
とがスイッチ動作をする。この時、入力されるデータＤ
INがＬ（ローレベル）ならばＰＭＯＳ１２が導通しＮＭ
ＯＳ１３が遮断されるので、出力節点７はＧＮＤから絶
縁され、ＰＭＯＳ１１，１２が導通していることより、
出力節点７の信号ＤIN￣はＨとなる。逆に、データＤIN
がＨならばＮＭＯＳ１３が導通しＰＭＯＳ１２が遮断さ
れるので、出力節点７は電源から絶縁され、ＮＭＯＳ１
３，１４がＧＮＤと導通していることより、信号ＤIN￣
はＬとなる。 【００１０】次に、信号ＤIN￣は次段のクロックドＣＭ
ＯＳインバータ１５のＰＭＯＳ１７とＮＭＯＳ１８にゲ
ート入力されるわけであるが、図１１に示す様に、クロ
ックパルスφ１がＨの時には、クロックパルスφ２はＬ
なので、クロックパルスφ２をゲート入力とするＮＭＯ
Ｓ１９と逆相パルスφ２￣をゲート入力とするＰＭＯＳ
１６は遮断されており、そのため、出力端子２は電源及
びＧＮＤから絶縁され、出力信号ＤOUT は以前のレベル
を保持している。 【００１１】その後、クロックパルスφ２がＨになる
と、ＰＭＯＳ１６とＮＭＯＳ１９とが同時に導通し、Ｐ
ＭＯＳ１７とＮＭＯＳ１８とがスイッチ動作をする。こ
の時、信号ＤIN￣がＬならば出力端子２には出力信号Ｄ
OUT としてＨが出力され、逆に信号ＤIN￣がＨならばＬ
が出力される。 【００１２】以上の様にして、従来では、２相クロック
タイプのダイナミック型フリップフロップを構成してい
た。 【００１３】 【発明が解決しようとする課題】上記した従来のダイナ
ミック型フリップフロップにおいては、制御信号（Ｓet
信号やＲeset信号など）を入力することができないの
で、セット及びリセットを行うことができなかった。従
って、そのため、出力されるデータ（即ち、図１６に示
す出力信号ＤOUT ）の初期設定ができないという問題が
あった。 【００１４】本発明の目的は上記した従来技術の問題点
を解決し、セット及びリセットを行うことが可能なダイ
ナミック型フリップフロップ、即ち、ダイナミック型セ
ット・リセットフリップフロップを提供することにあ
る。 【００１５】 【課題を解決するための手段】上記した目的を達成する
ために、本発明では、データとセット信号とをそれぞれ
入力し、その両者のノア（ＮＯＲ）を、別に入力される
第１のクロックパルスに同期して導き、得られた結果を
出力する第１のクロックドＣＭＯＳノアゲートと、該第
１のクロックドＣＭＯＳノアゲートからの出力信号とリ
セット信号とをそれぞれ入力し、その両者のノア（ＮＯ
Ｒ）を、別に入力される第２のクロックパルスに同期し
て導き、得られた結果を出力する第２のクロックドＣＭ
ＯＳノアゲートと、で構成し、前記セット信号をハイレ
ベルにすることによりセットを行い、前記リセット信号
をハイレベルにすることによりリセットを行い得ると共
に、前記セット信号と前記リセット信号とを共にハイレ
ベルにしたときには、リセットを優先的に行い得るよう
にした。 【００１６】 【作用】本発明では、先ず、第１のクロックドＣＭＯＳ
ノアゲートは、前記データと前記セット信号とを入力
し、前記第１のクロックパルスに同期して、その両者の
ノア（ＮＯＲ）を導いて出力する。次に、第２のクロッ
クドＣＭＯＳノアゲートは、前記第１のクロックドＣＭ
ＯＳノアゲートからの出力信号と前記リセット信号とを
入力し、前記第２のクロックパルスに同期して、その両
者のノア（ＮＯＲ）を導いて出力する。 【００１７】このとき、入力された前記セット信号及び
リセット信号が共にローレベルであるならば、セットも
リセットもされず、前記第２のクロックドＣＭＯＳノア
ゲートからは前記データのほぼ１クロック分遅延した信
号が出力される。また、入力された前記セット信号がハ
イレベルであり、前記リセット信号がローレベルである
ならば、セットされて、前記第２のクロックドＣＭＯＳ
ノアゲートからはハイレベルの信号が出力される。ま
た、入力された前記セット信号がローレベルであり、前
記リセット信号がハイレベルであるならば、リセットさ
れて、前記第２のクロックドＣＭＯＳノアゲートからは
ローレベルの信号が出力される。 【００１８】さらにまた、リセット信号がハイレベルで
ある限り、第２のクロックドＣＭＯＳノアゲートから出
力される信号は、第１のクロックドＣＭＯＳノアゲート
からの出力信号に関わらず、常にローレベルとなるた
め、入力された前記セット信号及びリセット信号が共に
ハイレベルであるならば、セットはされずに優先的にリ
セットされて、前記第２のクロックドＣＭＯＳノアゲー
トからはローレベルの信号が出力される。即ち、本発明
は、リセット優先のダイナミック型セット・リセットフ
リップフロップとなる。 【００１９】 【実施例】以下、本発明の実施例を図面を用いて説明す
る。 【００２０】図１は本発明の第１の実施例を示す回路
図、図２は図１の具体的な回路構成を示す回路図、図３
及び図４は図２の要部信号波形を示す波形図、である。 【００２１】図１において、２０，３０はクロックドＣ
ＭＯＳノアゲート、８，９は制御信号の入力端子、であ
り、また、図２において、２１，２２，２３，３１，３
２，３３はＰＭＯＳ、２４，２５，２６，３４，３５，
３６はＮＭＯＳ、である。 【００２２】本実施例は、図１に示すように、データＤ
INと制御信号としてのＳet信号（図ではＳと表す）との
論理演算をクロックパルスφに同期して行う１段目のク
ロックドＣＭＯＳノアゲート２０と、その出力信号ＤIN
￣と制御信号としてのＲeset信号（図ではＲと表す）と
の論理演算をクロックパルスφの逆相パルスφ￣に同期
して行う２段目のクロックドＣＭＯＳノアゲート３０
と、で構成されており、出力信号としてＤOUT を出力す
るものである。 【００２３】では、図２を用いて、本実施例の構成を更
に詳しく説明する。 【００２４】１段目のクロックドＣＭＯＳノアゲート
（以下、ＮＯＲと呼ぶ）２０は、入力端子１より入力さ
れるデータＤINをゲート入力とするＰＭＯＳ２１と、入
力端子８より入力されるＳet信号をゲート入力とするＰ
ＭＯＳ２２と、入力端子３より入力される逆相パルスφ
￣をゲート入力とするＰＭＯＳ２３とを、それぞれ、そ
のソース端子を電源側に、そのドレイン端子を出力節点
７側に配した上で、電源と出力節点７との間に直列接続
すると共に、入力端子４より入力されるクロックパルス
φをゲート入力とするＮＭＯＳ２４のドレイン端子を出
力節点７に接続し、そのソース端子とＧＮＤとの間に、
入力端子１より入力されるデータＤINをゲート入力とす
るＮＭＯＳ２５と、入力端子８より入力されるＳet信号
をゲート入力とするＮＭＯＳ２６とを、それぞれ、その
ソース端子をＧＮＤ側に、そのドレイン端子をＮＭＯＳ
２４のソース端子側に配した上で、並列接続して構成さ
れる。 【００２５】また、２段目のＮＯＲ３０も、ＰＭＯＳ３
１，３２，３３とＮＭＯＳ３４，３５，３６とを、それ
ぞれ、１段目のＮＯＲ２０と同様に接続して、構成され
ている。但し、ＰＭＯＳ３１とＮＭＯＳ３５は、出力節
点７の信号ＤIN￣をゲート入力としており、また、ＰＭ
ＯＳ３２とＮＭＯＳ３６は入力端子９より入力されるＲ
eset信号をゲート入力としており、ＰＭＯＳ３３は入力
端子４より入力されるクロックパルスφをゲート入力と
しており、ＮＭＯＳ３４は入力端子３より入力される逆
相パルスφ￣をゲート入力としている。 【００２６】次に、本実施例の動作について、図２、図
３及び図４を用いて説明する。セット及びリセットを行
わない場合には、Ｓet信号とＲeset信号は共にＬ（ロー
レベル）であり、従って、その場合にはＰＭＯＳ２２と
３２がオンになり（即ち、導通し）、ＮＭＯＳ２６と３
６がオフになっている（即ち、遮断されている）。 【００２７】そこで、先ず、ＮＯＲ２０では、クロック
パルスφがＨ（ハイレベル）になった時、ＰＭＯＳ２３
及びＮＭＯＳ２４がオンになる。その際、入力されデー
タＤINがＨならばＮＭＯＳ２５がオンとなり、ＰＭＯＳ
２１がオフとなるので、出力節点７はＧＮＤと導通し、
出力節点７の信号ＤIN￣は図３に示す様にＬとなる。逆
に、データＤINがＬならばＰＭＯＳ２１がオンとなり、
ＮＭＯＳ２５がオフとなるので、出力節点７は電源と導
通し、信号ＤIN￣は図３に示す様にＨとなる。こうし
て、出力節点７には、データＤINの反転信号が出力され
る。以上の様に、ＮＯＲ２０はクロックパルスφの立上
りに同期して動作する。 【００２８】一方、ＮＯＲ３０では、クロックパルスφ
がＨの間は、ＰＭＯＳ３３とＮＭＯＳ３４がオフとなっ
ている。そのため、ＮＯＲ３０の入出力関係は切り離さ
れており、出力節点７の信号ＤIN￣が出力信号ＤOUT と
して出力端子２より出力されることはない。 【００２９】その後、クロックパルスφがＬになり、逆
相パルスφ￣がＨになると、逆にＮＯＲ２０の入出力関
係が切り離され、そして、ＮＯＲ３０はＰＭＯＳ３３及
びＮＭＯＳ３４がオンになる。その際、信号ＤIN￣がＨ
ならばＮＭＯＳ３５がオンとなり、ＰＭＯＳ３１がオフ
となるので、出力端子２はＧＮＤと導通し、出力信号Ｄ
OUT は図３に示す様にＬとなる。逆に、信号ＤIN￣がＬ
ならばＰＭＯＳ３１がオンとなり、ＮＭＯＳ３５がオフ
となるので出力端子２は電源と導通し、出力信号ＤOUT
は図３に示す様にＨとなる。こうして、出力端子２から
は、信号ＤIN￣の反転信号が出力される。即ち、出力信
号ＤOUT としては、データＤINが逆相パルスφ￣の立上
りに同期した信号となって出力されることになる。以上
の様に、ＮＯＲ３０は逆相パルスφ￣の立上りに同期し
て動作する。 【００３０】以上述べた様に、セット及びリセットを行
わない場合の動作は図９の従来例における２相クロック
を単相クロックとした時の動作と同じとなる。 【００３１】次に、セットを行う場合には、図４に示す
様にＳet信号をＨにする。尚、Ｓet信号をＨにする期間
はその期間内にクロックパルスφの立上りが来るように
予め設定されている。 【００３２】この様にＳet信号がＨになると、ＮＯＲ２
０のＰＭＯＳ２２がオフとなり、ＮＭＯＳ２６がオンと
なるため、出力節点７は電源から絶縁される。従って、
その後、クロックパルスφがＨになると、ＮＭＯＳ２４
がオンとなるので、出力節点７はＧＮＤと導通し、それ
により、信号ＤIN￣はデータＤINに無関係に必ずＬとな
る。一方、Ｓet信号がＨになっても、ＮＯＲ３０の動作
は以前と変わらないので、信号ＤIN￣がＬである場合、
逆相パルスφ￣がＨになると、出力端子２からの出力信
号ＤOUT は、信号ＤIN￣の反転信号であるＨとなり、こ
の結果、データのセットが行われたことになる。 【００３３】次に、リセットを行う場合には、図４に示
す様にＲeset信号をＨにする。尚、Ｒeset信号をＨにす
る期間はその期間内に逆相パルスφ￣の立上りが来るよ
うに予め設定されている。 【００３４】この様にＲeset信号がＨになると、セット
の場合とは逆に、ＮＯＲ３０のＰＭＯＳ３２がオフとな
り、ＮＭＯＳ３６がオンとなるため、出力端子２が電源
と絶縁される。従って、その後、逆相パルスφ￣がＨに
なると、ＮＭＯＳ３４がオンとなるので、出力端子２は
ＧＮＤと導通し、それにより出力信号ＤOUT は、信号Ｄ
IN￣に無関係に必ずＬとなり、この結果、データのリセ
ットが行われたことになる。 【００３５】以上の様に、データのセット及びリセット
は図４に示す如く、逆相クロックパルスφ￣の立上りに
同期して行われる。 【００３６】尚、Ｒeset信号をＨにすれば、信号ＤIN￣
が何であれ、出力信号ＤOUT は必ずＬになってしまうの
で、例えその直前にＳet信号がＨとなっていても、優先
的にリセットされてしまう。 【００３７】以上述べた様に、本実施例は、クロックド
ＣＭＯＳノアゲートで構成され、単相クロックにて動作
し、逆相パルスφ￣の立上りに同期してセット及びリセ
ットを行うリセット優先のダイナミック型セット・リセ
ットフリップフロップの例である。 【００３８】図５は本発明の第２の実施例を示す回路
図、図６は図５の具体的な回路構成を示す回路図、図７
は図６の要部信号波形を示す波形図、である。 【００３９】図５に示すように、本実施例は、前述の第
１の実施例と同様、クロックドＣＭＯＳノアゲートで構
成されたリセット優先のダイナミック型セット・リセッ
トフリップフロップの例である。本実施例が第１の実施
例と異なる点は、２相クロックにて動作する点である。 【００４０】即ち、図６に示すように、ＮＯＲ２０にお
いて、ＮＭＯＳ２４は入力端子４より入力されるクロッ
クパルスφ１をゲート入力としており、また、ＰＭＯＳ
２３は入力端子３より入力されるクロックパルスφ１の
逆相パルスφ１￣をゲート入力としており、従って、Ｎ
ＯＲ２０はクロックパルスφ１の立上りに同期して動作
することになる。一方、ＮＯＲ３０において、ＮＭＯＳ
３４は入力端子６より入力されるクロックパルスφ２を
ゲート入力としており、また、ＰＭＯＳ３３は入力端子
５より入力されるクロックパルスφ２の逆相パルスφ２
￣をゲート入力としており、従って、ＮＯＲ３０はクロ
ックパルスφ２の立上りに同期して動作することにな
る。 【００４１】本実施例において、セット及びリセットを
行わない場合、Ｓet信号とＲeset信号が共にＬで、ＰＭ
ＯＳ２２と３２がオン，ＮＭＯＳ２６と３６がオフとな
るので、その場合の動作は図１０に示した従来例の場合
と同じとなり、従って、その時の信号波形も図１１に示
した如くになる。 【００４２】また、本実施例において、セットまたはリ
セットを行う場合の動作は、第１の実施例におけるセッ
トまたはリセットを行う場合の動作とほぼ同じとなる。
但し、本実施例では、セット及びリセットはクロックパ
ルスφ２の立上りに同期して行なわれ、その時の信号波
形は図７に示す如くになる。 【００４３】尚、図７において、Ｓet信号をＨにする期
間はその期間内にクロックパルスφ１の立上りが来るよ
うに、また、Ｒeset信号をＨにする期間はその期間内に
クロックパルスφ２の立上りが来るように、それぞれ、
予め設定されている。 【００４４】ところで、クロックパルスφ１，φ２の様
な２相クロックを発生させる手段としては様々な手段が
考えられるが、ここではその一手段を図８に示し、簡単
にその動作を説明する。 【００４５】図８に示す回路は２入力ノアゲート１０
８，１０９とインバータ１０７とで構成されており、２
入力ノアゲート１０８，１０９を交差結合させ、２入力
ノアゲート１０８に、マスタークロックＭＣＫと２入力
ノアゲート１０９からの出力信号とを入力し、２入力ノ
アゲート１０９に、マスタークロックＭＣＫをインバー
タ１０７によって反転させた信号ＭＣＫ￣と２入力ノア
ゲート１０８からの出力信号とを入力することにより、
重複しない２相クロックとしてクロックパルスφ１，φ
２を得る。 【００４６】また、前述した各実施例のダイナミック型
フリップフロップを複数個縦続に接続し、クロックパル
スを入力するクロック入力端子同士、及び、Ｓet信号を
入力するセット入力端子同士、或いはＲeset信号を入力
するリセット入力端子同士、をそれぞれ接続して、シフ
トレジスタを構成した場合には、セット入力端子よりＳ
et信号を、リセット入力端子よりＲeset信号を、それぞ
れ入力することにより、縦続に接続されたすべてのフリ
ップフロップを同時にセット或いはリセットして、それ
らの状態を初期設定することができる。 【００４７】 【発明の効果】本発明によれば、従来技術において実現
できなかったセット及びリセットを行うことができるダ
イナミック型フリップフロップを、簡単な回路構成で実
現することができるという効果がある。 【００４８】また、本発明によれば、セット信号とリセ
ット信号とを共にハイレベルにしたときには、リセット
を優先的に行うことができ、リセット優先のダイナミッ
ク型セット・リセットフリップフロップを実現すること
ができる。
り、特に、セット，リセットを行うことが可能なＣＭＯ
Ｓ(complementary metal-oxide-semiconductor) 構成の
ダイナミック型セット・リセットフリップフロップに関
するものである。 【０００２】 【従来の技術】例えば、ディジタルテレビ用ＬＳＩなど
に搭載される回路の大半は、回路的に出力側の信号の一
部を入力側に戻す形の、いわゆるスタティック型フリッ
プフロップにて構成されている。しかし、スタティック
型フリップフロップ自体は回路規模が大きく、そのた
め、ＬＳＩのチップ面積が大きくなってしまうという問
題があった。 【０００３】そこで、このような問題点を解決するため
に、近年では、ダイナミック型フリップフロップにて回
路を構成することが検討されている。即ち、ダイナミッ
ク型フリップフロップは、回路的に出力側の信号の一部
を入力側に戻すことなく、そのまま出力する形のフリッ
プフロップであり、それ自体の回路規模がスタティック
型に比べて小さいからである。 【０００４】そして、更に回路規模及び消費電力を小さ
くするために、上記したダイナミック型フリップフロッ
プをＣＭＯＳ論理ゲートにて構成するようにしている。 【０００５】さて、以上のようなＣＭＯＳ構成のダイナ
ミック型フリップフロップとして、従来では、例えば、
共立出版（株）１９８３年１２月発行「ＶＬＳＩ設計入
門」に記載されているように、クロックドＣＭＯＳイン
バータ２個により構成されているものがある。 【０００６】以下、図９、図１０及び図１１を用いてそ
の構成及び動作を説明する。図９は従来のダイナミック
型フリップフロップを示す回路図、図１０は図９の具体
的な回路構成を示す回路図、図１１は図１０の要部信号
波形を示す波形図である。 【０００７】図９において、１０，１５はクロックドＣ
ＭＯＳインバータ、１は入力端子、２は出力端子、であ
り、また、図１０において、１１，１２，１６，１７は
ＰチャネルＭＯＳ型トランジスタ（以下、単にＰＭＯＳ
と呼ぶ。）、１３，１４，１８，１９はＮチャネルＭＯ
Ｓ型トランジスタ（以下、単にＮＭＯＳと呼ぶ。）、
３，４，５，６はクロックパルスの入力端子である。な
お、図において記号の上に記載されているバーは、本明
細書中では、記号の後に「￣」として以下記述するもの
とする。 【０００８】図９に示すように、従来のダイナミック型
フリップフロップは、クロックドＣＭＯＳインバータ１
０，１５の直列接続から成っている。そして、クロック
ドＣＭＯＳインバータ１０は、図１０に示すように、入
力端子３より入力されるクロックパルスφ１の逆相パル
スφ１￣をゲート入力とするＰＭＯＳ１１と、入力端子
１より入力されるデータＤINをゲート入力とするＰＭＯ
Ｓ１２とを、それぞれ、そのソース端子を電源側に、そ
のドレイン端子を出力節点７側に配した上で、電源と出
力節点７との間に直列接続し、データＤINをゲート入力
とするＮＭＯＳ１３と、入力端子４より入力されるクロ
ックパルスφ１をゲート入力とするＮＭＯＳ１４とを、
それぞれ、そのソース端子をＧＮＤ側に、そのドレイン
端子を出力節点７側に配した上で、出力節点７とＧＮＤ
との間に直列接続して成り、また、クロックドＣＭＯＳ
インバータ１５も、同様の構成で、入力端子５より入力
されるクロックパルスφ２の逆相パルスφ２￣をゲート
入力とするＰＭＯＳ１６と、出力節点７の信号ＤIN￣を
ゲート入力とするＰＭＯＳ１７とを、それぞれ、そのソ
ース端子を電源側に、そのドレイン端子を出力端子２側
に配した上で、電源と出力端子２との間に直列接続し、
出力節点７の信号ＤIN￣をゲート入力とするＮＭＯＳ１
８と、入力端子６より入力されるクロックパルスφ２を
ゲート入力とするＮＭＯＳ１９とを、それぞれ、そのソ
ース端子を電源側に、そのドレイン端子を出力端子２側
に配した上で、出力端子２とＧＮＤとの間に直列接続し
て成る。 【０００９】さて、図１０及び図１１を用いて動作を説
明する。先ず、クロックパルスφ１がＨ（ハイレベル）
の時、そのクロックパルスφ１をゲート入力とするＮＭ
ＯＳ１４と逆相パルスφ１￣をゲート入力とするＰＭＯ
Ｓ１１とが同時に導通し、ＰＭＯＳ１２とＮＭＯＳ１３
とがスイッチ動作をする。この時、入力されるデータＤ
INがＬ（ローレベル）ならばＰＭＯＳ１２が導通しＮＭ
ＯＳ１３が遮断されるので、出力節点７はＧＮＤから絶
縁され、ＰＭＯＳ１１，１２が導通していることより、
出力節点７の信号ＤIN￣はＨとなる。逆に、データＤIN
がＨならばＮＭＯＳ１３が導通しＰＭＯＳ１２が遮断さ
れるので、出力節点７は電源から絶縁され、ＮＭＯＳ１
３，１４がＧＮＤと導通していることより、信号ＤIN￣
はＬとなる。 【００１０】次に、信号ＤIN￣は次段のクロックドＣＭ
ＯＳインバータ１５のＰＭＯＳ１７とＮＭＯＳ１８にゲ
ート入力されるわけであるが、図１１に示す様に、クロ
ックパルスφ１がＨの時には、クロックパルスφ２はＬ
なので、クロックパルスφ２をゲート入力とするＮＭＯ
Ｓ１９と逆相パルスφ２￣をゲート入力とするＰＭＯＳ
１６は遮断されており、そのため、出力端子２は電源及
びＧＮＤから絶縁され、出力信号ＤOUT は以前のレベル
を保持している。 【００１１】その後、クロックパルスφ２がＨになる
と、ＰＭＯＳ１６とＮＭＯＳ１９とが同時に導通し、Ｐ
ＭＯＳ１７とＮＭＯＳ１８とがスイッチ動作をする。こ
の時、信号ＤIN￣がＬならば出力端子２には出力信号Ｄ
OUT としてＨが出力され、逆に信号ＤIN￣がＨならばＬ
が出力される。 【００１２】以上の様にして、従来では、２相クロック
タイプのダイナミック型フリップフロップを構成してい
た。 【００１３】 【発明が解決しようとする課題】上記した従来のダイナ
ミック型フリップフロップにおいては、制御信号（Ｓet
信号やＲeset信号など）を入力することができないの
で、セット及びリセットを行うことができなかった。従
って、そのため、出力されるデータ（即ち、図１６に示
す出力信号ＤOUT ）の初期設定ができないという問題が
あった。 【００１４】本発明の目的は上記した従来技術の問題点
を解決し、セット及びリセットを行うことが可能なダイ
ナミック型フリップフロップ、即ち、ダイナミック型セ
ット・リセットフリップフロップを提供することにあ
る。 【００１５】 【課題を解決するための手段】上記した目的を達成する
ために、本発明では、データとセット信号とをそれぞれ
入力し、その両者のノア（ＮＯＲ）を、別に入力される
第１のクロックパルスに同期して導き、得られた結果を
出力する第１のクロックドＣＭＯＳノアゲートと、該第
１のクロックドＣＭＯＳノアゲートからの出力信号とリ
セット信号とをそれぞれ入力し、その両者のノア（ＮＯ
Ｒ）を、別に入力される第２のクロックパルスに同期し
て導き、得られた結果を出力する第２のクロックドＣＭ
ＯＳノアゲートと、で構成し、前記セット信号をハイレ
ベルにすることによりセットを行い、前記リセット信号
をハイレベルにすることによりリセットを行い得ると共
に、前記セット信号と前記リセット信号とを共にハイレ
ベルにしたときには、リセットを優先的に行い得るよう
にした。 【００１６】 【作用】本発明では、先ず、第１のクロックドＣＭＯＳ
ノアゲートは、前記データと前記セット信号とを入力
し、前記第１のクロックパルスに同期して、その両者の
ノア（ＮＯＲ）を導いて出力する。次に、第２のクロッ
クドＣＭＯＳノアゲートは、前記第１のクロックドＣＭ
ＯＳノアゲートからの出力信号と前記リセット信号とを
入力し、前記第２のクロックパルスに同期して、その両
者のノア（ＮＯＲ）を導いて出力する。 【００１７】このとき、入力された前記セット信号及び
リセット信号が共にローレベルであるならば、セットも
リセットもされず、前記第２のクロックドＣＭＯＳノア
ゲートからは前記データのほぼ１クロック分遅延した信
号が出力される。また、入力された前記セット信号がハ
イレベルであり、前記リセット信号がローレベルである
ならば、セットされて、前記第２のクロックドＣＭＯＳ
ノアゲートからはハイレベルの信号が出力される。ま
た、入力された前記セット信号がローレベルであり、前
記リセット信号がハイレベルであるならば、リセットさ
れて、前記第２のクロックドＣＭＯＳノアゲートからは
ローレベルの信号が出力される。 【００１８】さらにまた、リセット信号がハイレベルで
ある限り、第２のクロックドＣＭＯＳノアゲートから出
力される信号は、第１のクロックドＣＭＯＳノアゲート
からの出力信号に関わらず、常にローレベルとなるた
め、入力された前記セット信号及びリセット信号が共に
ハイレベルであるならば、セットはされずに優先的にリ
セットされて、前記第２のクロックドＣＭＯＳノアゲー
トからはローレベルの信号が出力される。即ち、本発明
は、リセット優先のダイナミック型セット・リセットフ
リップフロップとなる。 【００１９】 【実施例】以下、本発明の実施例を図面を用いて説明す
る。 【００２０】図１は本発明の第１の実施例を示す回路
図、図２は図１の具体的な回路構成を示す回路図、図３
及び図４は図２の要部信号波形を示す波形図、である。 【００２１】図１において、２０，３０はクロックドＣ
ＭＯＳノアゲート、８，９は制御信号の入力端子、であ
り、また、図２において、２１，２２，２３，３１，３
２，３３はＰＭＯＳ、２４，２５，２６，３４，３５，
３６はＮＭＯＳ、である。 【００２２】本実施例は、図１に示すように、データＤ
INと制御信号としてのＳet信号（図ではＳと表す）との
論理演算をクロックパルスφに同期して行う１段目のク
ロックドＣＭＯＳノアゲート２０と、その出力信号ＤIN
￣と制御信号としてのＲeset信号（図ではＲと表す）と
の論理演算をクロックパルスφの逆相パルスφ￣に同期
して行う２段目のクロックドＣＭＯＳノアゲート３０
と、で構成されており、出力信号としてＤOUT を出力す
るものである。 【００２３】では、図２を用いて、本実施例の構成を更
に詳しく説明する。 【００２４】１段目のクロックドＣＭＯＳノアゲート
（以下、ＮＯＲと呼ぶ）２０は、入力端子１より入力さ
れるデータＤINをゲート入力とするＰＭＯＳ２１と、入
力端子８より入力されるＳet信号をゲート入力とするＰ
ＭＯＳ２２と、入力端子３より入力される逆相パルスφ
￣をゲート入力とするＰＭＯＳ２３とを、それぞれ、そ
のソース端子を電源側に、そのドレイン端子を出力節点
７側に配した上で、電源と出力節点７との間に直列接続
すると共に、入力端子４より入力されるクロックパルス
φをゲート入力とするＮＭＯＳ２４のドレイン端子を出
力節点７に接続し、そのソース端子とＧＮＤとの間に、
入力端子１より入力されるデータＤINをゲート入力とす
るＮＭＯＳ２５と、入力端子８より入力されるＳet信号
をゲート入力とするＮＭＯＳ２６とを、それぞれ、その
ソース端子をＧＮＤ側に、そのドレイン端子をＮＭＯＳ
２４のソース端子側に配した上で、並列接続して構成さ
れる。 【００２５】また、２段目のＮＯＲ３０も、ＰＭＯＳ３
１，３２，３３とＮＭＯＳ３４，３５，３６とを、それ
ぞれ、１段目のＮＯＲ２０と同様に接続して、構成され
ている。但し、ＰＭＯＳ３１とＮＭＯＳ３５は、出力節
点７の信号ＤIN￣をゲート入力としており、また、ＰＭ
ＯＳ３２とＮＭＯＳ３６は入力端子９より入力されるＲ
eset信号をゲート入力としており、ＰＭＯＳ３３は入力
端子４より入力されるクロックパルスφをゲート入力と
しており、ＮＭＯＳ３４は入力端子３より入力される逆
相パルスφ￣をゲート入力としている。 【００２６】次に、本実施例の動作について、図２、図
３及び図４を用いて説明する。セット及びリセットを行
わない場合には、Ｓet信号とＲeset信号は共にＬ（ロー
レベル）であり、従って、その場合にはＰＭＯＳ２２と
３２がオンになり（即ち、導通し）、ＮＭＯＳ２６と３
６がオフになっている（即ち、遮断されている）。 【００２７】そこで、先ず、ＮＯＲ２０では、クロック
パルスφがＨ（ハイレベル）になった時、ＰＭＯＳ２３
及びＮＭＯＳ２４がオンになる。その際、入力されデー
タＤINがＨならばＮＭＯＳ２５がオンとなり、ＰＭＯＳ
２１がオフとなるので、出力節点７はＧＮＤと導通し、
出力節点７の信号ＤIN￣は図３に示す様にＬとなる。逆
に、データＤINがＬならばＰＭＯＳ２１がオンとなり、
ＮＭＯＳ２５がオフとなるので、出力節点７は電源と導
通し、信号ＤIN￣は図３に示す様にＨとなる。こうし
て、出力節点７には、データＤINの反転信号が出力され
る。以上の様に、ＮＯＲ２０はクロックパルスφの立上
りに同期して動作する。 【００２８】一方、ＮＯＲ３０では、クロックパルスφ
がＨの間は、ＰＭＯＳ３３とＮＭＯＳ３４がオフとなっ
ている。そのため、ＮＯＲ３０の入出力関係は切り離さ
れており、出力節点７の信号ＤIN￣が出力信号ＤOUT と
して出力端子２より出力されることはない。 【００２９】その後、クロックパルスφがＬになり、逆
相パルスφ￣がＨになると、逆にＮＯＲ２０の入出力関
係が切り離され、そして、ＮＯＲ３０はＰＭＯＳ３３及
びＮＭＯＳ３４がオンになる。その際、信号ＤIN￣がＨ
ならばＮＭＯＳ３５がオンとなり、ＰＭＯＳ３１がオフ
となるので、出力端子２はＧＮＤと導通し、出力信号Ｄ
OUT は図３に示す様にＬとなる。逆に、信号ＤIN￣がＬ
ならばＰＭＯＳ３１がオンとなり、ＮＭＯＳ３５がオフ
となるので出力端子２は電源と導通し、出力信号ＤOUT
は図３に示す様にＨとなる。こうして、出力端子２から
は、信号ＤIN￣の反転信号が出力される。即ち、出力信
号ＤOUT としては、データＤINが逆相パルスφ￣の立上
りに同期した信号となって出力されることになる。以上
の様に、ＮＯＲ３０は逆相パルスφ￣の立上りに同期し
て動作する。 【００３０】以上述べた様に、セット及びリセットを行
わない場合の動作は図９の従来例における２相クロック
を単相クロックとした時の動作と同じとなる。 【００３１】次に、セットを行う場合には、図４に示す
様にＳet信号をＨにする。尚、Ｓet信号をＨにする期間
はその期間内にクロックパルスφの立上りが来るように
予め設定されている。 【００３２】この様にＳet信号がＨになると、ＮＯＲ２
０のＰＭＯＳ２２がオフとなり、ＮＭＯＳ２６がオンと
なるため、出力節点７は電源から絶縁される。従って、
その後、クロックパルスφがＨになると、ＮＭＯＳ２４
がオンとなるので、出力節点７はＧＮＤと導通し、それ
により、信号ＤIN￣はデータＤINに無関係に必ずＬとな
る。一方、Ｓet信号がＨになっても、ＮＯＲ３０の動作
は以前と変わらないので、信号ＤIN￣がＬである場合、
逆相パルスφ￣がＨになると、出力端子２からの出力信
号ＤOUT は、信号ＤIN￣の反転信号であるＨとなり、こ
の結果、データのセットが行われたことになる。 【００３３】次に、リセットを行う場合には、図４に示
す様にＲeset信号をＨにする。尚、Ｒeset信号をＨにす
る期間はその期間内に逆相パルスφ￣の立上りが来るよ
うに予め設定されている。 【００３４】この様にＲeset信号がＨになると、セット
の場合とは逆に、ＮＯＲ３０のＰＭＯＳ３２がオフとな
り、ＮＭＯＳ３６がオンとなるため、出力端子２が電源
と絶縁される。従って、その後、逆相パルスφ￣がＨに
なると、ＮＭＯＳ３４がオンとなるので、出力端子２は
ＧＮＤと導通し、それにより出力信号ＤOUT は、信号Ｄ
IN￣に無関係に必ずＬとなり、この結果、データのリセ
ットが行われたことになる。 【００３５】以上の様に、データのセット及びリセット
は図４に示す如く、逆相クロックパルスφ￣の立上りに
同期して行われる。 【００３６】尚、Ｒeset信号をＨにすれば、信号ＤIN￣
が何であれ、出力信号ＤOUT は必ずＬになってしまうの
で、例えその直前にＳet信号がＨとなっていても、優先
的にリセットされてしまう。 【００３７】以上述べた様に、本実施例は、クロックド
ＣＭＯＳノアゲートで構成され、単相クロックにて動作
し、逆相パルスφ￣の立上りに同期してセット及びリセ
ットを行うリセット優先のダイナミック型セット・リセ
ットフリップフロップの例である。 【００３８】図５は本発明の第２の実施例を示す回路
図、図６は図５の具体的な回路構成を示す回路図、図７
は図６の要部信号波形を示す波形図、である。 【００３９】図５に示すように、本実施例は、前述の第
１の実施例と同様、クロックドＣＭＯＳノアゲートで構
成されたリセット優先のダイナミック型セット・リセッ
トフリップフロップの例である。本実施例が第１の実施
例と異なる点は、２相クロックにて動作する点である。 【００４０】即ち、図６に示すように、ＮＯＲ２０にお
いて、ＮＭＯＳ２４は入力端子４より入力されるクロッ
クパルスφ１をゲート入力としており、また、ＰＭＯＳ
２３は入力端子３より入力されるクロックパルスφ１の
逆相パルスφ１￣をゲート入力としており、従って、Ｎ
ＯＲ２０はクロックパルスφ１の立上りに同期して動作
することになる。一方、ＮＯＲ３０において、ＮＭＯＳ
３４は入力端子６より入力されるクロックパルスφ２を
ゲート入力としており、また、ＰＭＯＳ３３は入力端子
５より入力されるクロックパルスφ２の逆相パルスφ２
￣をゲート入力としており、従って、ＮＯＲ３０はクロ
ックパルスφ２の立上りに同期して動作することにな
る。 【００４１】本実施例において、セット及びリセットを
行わない場合、Ｓet信号とＲeset信号が共にＬで、ＰＭ
ＯＳ２２と３２がオン，ＮＭＯＳ２６と３６がオフとな
るので、その場合の動作は図１０に示した従来例の場合
と同じとなり、従って、その時の信号波形も図１１に示
した如くになる。 【００４２】また、本実施例において、セットまたはリ
セットを行う場合の動作は、第１の実施例におけるセッ
トまたはリセットを行う場合の動作とほぼ同じとなる。
但し、本実施例では、セット及びリセットはクロックパ
ルスφ２の立上りに同期して行なわれ、その時の信号波
形は図７に示す如くになる。 【００４３】尚、図７において、Ｓet信号をＨにする期
間はその期間内にクロックパルスφ１の立上りが来るよ
うに、また、Ｒeset信号をＨにする期間はその期間内に
クロックパルスφ２の立上りが来るように、それぞれ、
予め設定されている。 【００４４】ところで、クロックパルスφ１，φ２の様
な２相クロックを発生させる手段としては様々な手段が
考えられるが、ここではその一手段を図８に示し、簡単
にその動作を説明する。 【００４５】図８に示す回路は２入力ノアゲート１０
８，１０９とインバータ１０７とで構成されており、２
入力ノアゲート１０８，１０９を交差結合させ、２入力
ノアゲート１０８に、マスタークロックＭＣＫと２入力
ノアゲート１０９からの出力信号とを入力し、２入力ノ
アゲート１０９に、マスタークロックＭＣＫをインバー
タ１０７によって反転させた信号ＭＣＫ￣と２入力ノア
ゲート１０８からの出力信号とを入力することにより、
重複しない２相クロックとしてクロックパルスφ１，φ
２を得る。 【００４６】また、前述した各実施例のダイナミック型
フリップフロップを複数個縦続に接続し、クロックパル
スを入力するクロック入力端子同士、及び、Ｓet信号を
入力するセット入力端子同士、或いはＲeset信号を入力
するリセット入力端子同士、をそれぞれ接続して、シフ
トレジスタを構成した場合には、セット入力端子よりＳ
et信号を、リセット入力端子よりＲeset信号を、それぞ
れ入力することにより、縦続に接続されたすべてのフリ
ップフロップを同時にセット或いはリセットして、それ
らの状態を初期設定することができる。 【００４７】 【発明の効果】本発明によれば、従来技術において実現
できなかったセット及びリセットを行うことができるダ
イナミック型フリップフロップを、簡単な回路構成で実
現することができるという効果がある。 【００４８】また、本発明によれば、セット信号とリセ
ット信号とを共にハイレベルにしたときには、リセット
を優先的に行うことができ、リセット優先のダイナミッ
ク型セット・リセットフリップフロップを実現すること
ができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１の具体的な回路構成を示す回路図である。
【図３】図２の要部信号波形を示す波形図である。
【図４】図２の要部信号波形を示す波形図である。
【図５】本発明の第２の実施例を示す回路図である。
【図６】図５の具体的な回路構成を示す回路図である。
【図７】図６の要部信号波形を示す波形図である。
【図８】２相クロックの発生手段の一具体例を示す回路
図である。 【図９】従来のダイナミック型フリップフロップを示す
回路図である。 【図１０】図９の具体的な回路構成を示す回路図であ
る。 【図１１】図１０の要部信号波形を示す波形図である。 【符号の説明】 １…入力端子、２…出力端子、３，４，５，６…クロッ
クパルスの入力端子、８，９…制御信号の入力端子、１
０，１５…クロックドＣＭＯＳインバータ、２０，３０
…クロックドＣＭＯＳノアゲート。
図である。 【図９】従来のダイナミック型フリップフロップを示す
回路図である。 【図１０】図９の具体的な回路構成を示す回路図であ
る。 【図１１】図１０の要部信号波形を示す波形図である。 【符号の説明】 １…入力端子、２…出力端子、３，４，５，６…クロッ
クパルスの入力端子、８，９…制御信号の入力端子、１
０，１５…クロックドＣＭＯＳインバータ、２０，３０
…クロックドＣＭＯＳノアゲート。
フロントページの続き
(56)参考文献 特開 昭63−254815（ＪＰ，Ａ)
特開 昭51−93834（ＪＰ，Ａ)
特開 昭56−36219（ＪＰ，Ａ)
特開 昭55−104121（ＪＰ，Ａ)
特開 昭60−20620（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．データとセット信号とをそれぞれ入力し、その両者
のノア（ＮＯＲ）を、別に入力される第１のクロックパ
ルスに同期して導き、得られた結果を出力する第１のク
ロックドＣＭＯＳノアゲートと、該第１のクロックドＣ
ＭＯＳノアゲートからの出力信号とリセット信号とをそ
れぞれ入力し、その両者のノア（ＮＯＲ）を、別に入力
される第２のクロックパルスに同期して導き、得られた
結果を出力する第２のクロックドＣＭＯＳノアゲート
と、で構成され、前記セット信号をハイレベルにするこ
とによりセットを行い、前記リセット信号をハイレベル
にすることによりリセットを行い得ると共に、前記セッ
ト信号と前記リセット信号とを共にハイレベルにしたと
きには、リセットを優先的に行い得るようにしたことを
特徴とするダイナミック型セット・リセットフリップフ
ロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6031076A JP2706043B2 (ja) | 1994-03-01 | 1994-03-01 | ダイナミック型セット・リセットフリップフロップ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6031076A JP2706043B2 (ja) | 1994-03-01 | 1994-03-01 | ダイナミック型セット・リセットフリップフロップ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62326754A Division JP2595272B2 (ja) | 1987-12-25 | 1987-12-25 | ダイナミック型セット・リセットフリップフロップ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06283978A JPH06283978A (ja) | 1994-10-07 |
| JP2706043B2 true JP2706043B2 (ja) | 1998-01-28 |
Family
ID=12321351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6031076A Expired - Fee Related JP2706043B2 (ja) | 1994-03-01 | 1994-03-01 | ダイナミック型セット・リセットフリップフロップ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706043B2 (ja) |
-
1994
- 1994-03-01 JP JP6031076A patent/JP2706043B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06283978A (ja) | 1994-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |