JPH0113659B2 - - Google Patents
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- JPH0113659B2 JPH0113659B2 JP54123704A JP12370479A JPH0113659B2 JP H0113659 B2 JPH0113659 B2 JP H0113659B2 JP 54123704 A JP54123704 A JP 54123704A JP 12370479 A JP12370479 A JP 12370479A JP H0113659 B2 JPH0113659 B2 JP H0113659B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- signal
- stage
- input
- time
- Prior art date
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- 230000001934 delay Effects 0.000 claims description 3
- 238000013500 data storage Methods 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 description 16
- 239000013256 coordination polymer Substances 0.000 description 15
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- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Description
この発明は遅延時間が可変の遅延回路に関す
る。 一般に、信号を微少時間遅延する場合には、デ
イレイラインと称される遅延素子が多く用いられ
る。第１図はそれぞれ遅延時間の異なつた８個の
デイレイラインを用いて、８種類の遅延時間が得
られるようにした従来の遅延回路の１例を示す回
路構成図である。図において入力信号INはそれ
ぞれ遅延時間が異なつた８個のデイレイライン１
ａ〜１ｈによつて所定時間遅延された後、ノアゲ
ート２ａ〜２ｈそれぞれの１方入力端に供給され
る。上記８個のノアゲート２ａ〜２ｈは、予めレ
ジスタ３に記憶されるD1〜D3の３ビツト構成で
なる２進の遅延データを８進信号にデコードする
デコーダ４により選択され、選択されたノアゲー
トおよびもう１つのノアゲート５を直列に介して
所定時間遅延された信号が出力信号OUTとして
得られるようになつている。 上記従来の遅延回路では、ノアゲート２ａ〜２
ｈの選択動作によつて希望する遅延時間が得られ
るデイレイラインの遅延出力を出力信号OUTと
しているので、入力信号INの遅延可変範囲を広
くとるような場合、すなわち遅延時間の種類を多
くするような場合にはそれに見合つた数のデイレ
イラインおよびノアゲート等のゲート回路を設け
る必要がある。 このように従来では遅延可変範囲を広くすれば
構成素子数が多くなつてしまうといつた欠点が存
在した。 この発明は上記のような事情を考慮してなされ
たものであり、その目的は遅延可変範囲を広くし
た場合でも構成素子数を従来に比較して少なくす
ることができる遅延回路を提供することにある。 以下、図面を参照してこの発明の一実施例を説
明する。第２図はこの発明に係る遅延回路の一実
施例を示す回路構成図であり、ここでは８種類の
異なつた遅延時間が得られるようにしたものであ
る。図において入力信号INはオアゲート１１を
介して１段目の遅延部１２に供給され、この１段
目の遅延部１２の出力信号S1は２段目の遅延部１
３に供給される。さらにこの２段目の遅延部１３
の出力信号S2は３段目の遅延部１４に供給され、
この３段目の遅延部１４の出力信号がこの回路の
出力信号OUTとなる。 上記各遅延部１２，１３，１４はそれぞれ同様
の構成となつていて、その入力端に入力信号IN
あるいは前段の出力信号S1，S2が供給されるデイ
レイライン１５、このデイレイライン１５の出力
信号がその１方入力端に供給されるノアゲート１
６、入力信号INあるいは前段の出力信号S1，S2
がその１方入力端に供給されるノアゲート１７、
上記両ノアゲート１６，１７の出力信号が供給さ
れるノアゲート１８から構成されている。 また図において１９〜２１はD1，D2，D3の３
ビツト構成でなる遅延データの各ビツト信号を記
憶するためのレジスタであり、これらレジスタ１
９〜２１の各Ｑ出力信号は上記１段目ないし３段
目の遅延部１２〜１４の各ノアゲート１７の他方
入力端に供給されるとともに、各出力信号は各
ノアゲート１６の他方入力端に供給される。さら
に上記レジスタ１９〜２１の各同期信号入力端に
は並列的にクロツクパルスCPが供給され、各レ
ジスタ１９〜２１はこのクロツクパルスCPの立
上りに同期して各ビツト信号D1〜D3それぞれを
記憶するようになつている。 次に上記のように構成された回路の動作を説明
する。第３図は前記遅延部１２のデイレイライン
１５の遅延時間を4T（Ｔは任意の遅延時間）、遅
延部１３のデイレイライン１５の遅延時間を2T、
遅延部１４の遅延時間を1T、各遅延部１２〜１
４におけるノアゲート１６，１８からなる直列回
路およびノアゲート１７，１８からなる直列回路
の信号遅延時間をそれぞれ0.5Tとした場合の上
記実施例回路の動作を示すタイミングチヤートで
ある。いま遅延データの各ビツト信号D1，D2，
D3をすべて１レベルに設定し、この後各レジス
タ１９〜２１にクロツクパルスCPを入力すると、
このクロツクパルスCPの立上りに同期して各レ
ジスタ１９〜２１に同時に１レベル信号が記憶さ
れる。１レベル信号が記憶された後は各レジスタ
１９〜２１のＱ出力信号が１レベルに立上り、
出力信号は逆に０レベルに立下る。レジスタ１９
〜２１の出力信号が１レベルに立上ると、遅延
部１２〜１４の各ノアゲート１７が閉じ、逆にＱ
出力信号が０レベルに立下ると遅延部１２〜１４
の各ノアゲート１６が開く。この状態でオアゲー
ト１１に入力信号INが入力すると、この入力信
号INは先ず１段目の遅延部１２のデイレイライ
ン１５によつて4Tの時間遅延され、この後ノア
ゲート１６，１８からなる直列回路によつて
0.5Tの時間遅延される。したがつて１段目の遅
延部１２の出力信号S1は、入力信号INに対して
4.5Tの時間遅延される。上記信号S1が２段目の
遅延部１３に入力すると、この信号S1は上記と同
様にデイレイライン１５によつて先ず2Tの時間
遅延され、この後ノアゲート１６，１８からなる
直列回路によつて0.5Tの時間遅延される。した
がつて２段目の遅延部１３の出力信号S2は、信号
S1に対して2.5Tの時間遅延される。さらに上記
信号S2が３段目の遅延部１４に入力すると、この
信号S2はデイレイライン１５によつて先ず1Tの
時間遅延され、この後ノアゲート１６，１８から
なる直列回路によつて遅延される。したがつて３
段目の遅延部１４の出力信号OUTは、信号S2に
対して1.5T、入力信号INに対して8.5Tの時間遅
延されることになる。 次にD1，D2，D3をすべて０レベルに設定しこ
の後クロツクパルスCPを入力すると、このクロ
ツクパルスCPの立上りに同期して今度は各レベ
スタ１９〜２１に０レベル信号が記憶される。０
レベル信号が記憶された後はいままで１レベルに
なつていた各レジスタ１９〜２１のＱ出力信号が
０レベルに、いままで０レベルになつていた出
力信号が１レベルにそれぞれ変化し、これにより
いままで閉じていた遅延部１２〜１４の各ノアゲ
ート１７が開き、逆にいままで開いていた各ノア
ゲート１６が閉じる。そしてこの状態でオアゲー
ト１１に入力信号INが入力すると、この入力信
号INは先ず１段目の遅延部１２のノアゲート１
７〜１８からなる直列回路によつて0.5Tの時間
遅延される。したがつて１段目の遅延部１２の出
力信号S1は、入力信号INに対して0.5Tの時間遅
延される。 以下上記信号S1は0.5T、信号S2も0.5Tの時間
それぞれ遅延され、３段目の遅延回路１４の出力
信号OUTは入力信号INに対して1.5Tの時間遅延
されることになる。すなわち、遅延データの各ビ
ツト信号D1，D2，D3が０レベルの場合には、こ
の０レベル信号が入力するレジスタに対応した遅
延部において、入力信号INあるいは信号S1，S2
が、デイレイライン１５により遅延されることな
しに次段の遅延部に出力されるものである。した
がつて遅延データの各ビツト信号D1，D2，D3の
組合わせによつて、下表のように８種類の遅延時
間DTを得ることができる。
る。 一般に、信号を微少時間遅延する場合には、デ
イレイラインと称される遅延素子が多く用いられ
る。第１図はそれぞれ遅延時間の異なつた８個の
デイレイラインを用いて、８種類の遅延時間が得
られるようにした従来の遅延回路の１例を示す回
路構成図である。図において入力信号INはそれ
ぞれ遅延時間が異なつた８個のデイレイライン１
ａ〜１ｈによつて所定時間遅延された後、ノアゲ
ート２ａ〜２ｈそれぞれの１方入力端に供給され
る。上記８個のノアゲート２ａ〜２ｈは、予めレ
ジスタ３に記憶されるD1〜D3の３ビツト構成で
なる２進の遅延データを８進信号にデコードする
デコーダ４により選択され、選択されたノアゲー
トおよびもう１つのノアゲート５を直列に介して
所定時間遅延された信号が出力信号OUTとして
得られるようになつている。 上記従来の遅延回路では、ノアゲート２ａ〜２
ｈの選択動作によつて希望する遅延時間が得られ
るデイレイラインの遅延出力を出力信号OUTと
しているので、入力信号INの遅延可変範囲を広
くとるような場合、すなわち遅延時間の種類を多
くするような場合にはそれに見合つた数のデイレ
イラインおよびノアゲート等のゲート回路を設け
る必要がある。 このように従来では遅延可変範囲を広くすれば
構成素子数が多くなつてしまうといつた欠点が存
在した。 この発明は上記のような事情を考慮してなされ
たものであり、その目的は遅延可変範囲を広くし
た場合でも構成素子数を従来に比較して少なくす
ることができる遅延回路を提供することにある。 以下、図面を参照してこの発明の一実施例を説
明する。第２図はこの発明に係る遅延回路の一実
施例を示す回路構成図であり、ここでは８種類の
異なつた遅延時間が得られるようにしたものであ
る。図において入力信号INはオアゲート１１を
介して１段目の遅延部１２に供給され、この１段
目の遅延部１２の出力信号S1は２段目の遅延部１
３に供給される。さらにこの２段目の遅延部１３
の出力信号S2は３段目の遅延部１４に供給され、
この３段目の遅延部１４の出力信号がこの回路の
出力信号OUTとなる。 上記各遅延部１２，１３，１４はそれぞれ同様
の構成となつていて、その入力端に入力信号IN
あるいは前段の出力信号S1，S2が供給されるデイ
レイライン１５、このデイレイライン１５の出力
信号がその１方入力端に供給されるノアゲート１
６、入力信号INあるいは前段の出力信号S1，S2
がその１方入力端に供給されるノアゲート１７、
上記両ノアゲート１６，１７の出力信号が供給さ
れるノアゲート１８から構成されている。 また図において１９〜２１はD1，D2，D3の３
ビツト構成でなる遅延データの各ビツト信号を記
憶するためのレジスタであり、これらレジスタ１
９〜２１の各Ｑ出力信号は上記１段目ないし３段
目の遅延部１２〜１４の各ノアゲート１７の他方
入力端に供給されるとともに、各出力信号は各
ノアゲート１６の他方入力端に供給される。さら
に上記レジスタ１９〜２１の各同期信号入力端に
は並列的にクロツクパルスCPが供給され、各レ
ジスタ１９〜２１はこのクロツクパルスCPの立
上りに同期して各ビツト信号D1〜D3それぞれを
記憶するようになつている。 次に上記のように構成された回路の動作を説明
する。第３図は前記遅延部１２のデイレイライン
１５の遅延時間を4T（Ｔは任意の遅延時間）、遅
延部１３のデイレイライン１５の遅延時間を2T、
遅延部１４の遅延時間を1T、各遅延部１２〜１
４におけるノアゲート１６，１８からなる直列回
路およびノアゲート１７，１８からなる直列回路
の信号遅延時間をそれぞれ0.5Tとした場合の上
記実施例回路の動作を示すタイミングチヤートで
ある。いま遅延データの各ビツト信号D1，D2，
D3をすべて１レベルに設定し、この後各レジス
タ１９〜２１にクロツクパルスCPを入力すると、
このクロツクパルスCPの立上りに同期して各レ
ジスタ１９〜２１に同時に１レベル信号が記憶さ
れる。１レベル信号が記憶された後は各レジスタ
１９〜２１のＱ出力信号が１レベルに立上り、
出力信号は逆に０レベルに立下る。レジスタ１９
〜２１の出力信号が１レベルに立上ると、遅延
部１２〜１４の各ノアゲート１７が閉じ、逆にＱ
出力信号が０レベルに立下ると遅延部１２〜１４
の各ノアゲート１６が開く。この状態でオアゲー
ト１１に入力信号INが入力すると、この入力信
号INは先ず１段目の遅延部１２のデイレイライ
ン１５によつて4Tの時間遅延され、この後ノア
ゲート１６，１８からなる直列回路によつて
0.5Tの時間遅延される。したがつて１段目の遅
延部１２の出力信号S1は、入力信号INに対して
4.5Tの時間遅延される。上記信号S1が２段目の
遅延部１３に入力すると、この信号S1は上記と同
様にデイレイライン１５によつて先ず2Tの時間
遅延され、この後ノアゲート１６，１８からなる
直列回路によつて0.5Tの時間遅延される。した
がつて２段目の遅延部１３の出力信号S2は、信号
S1に対して2.5Tの時間遅延される。さらに上記
信号S2が３段目の遅延部１４に入力すると、この
信号S2はデイレイライン１５によつて先ず1Tの
時間遅延され、この後ノアゲート１６，１８から
なる直列回路によつて遅延される。したがつて３
段目の遅延部１４の出力信号OUTは、信号S2に
対して1.5T、入力信号INに対して8.5Tの時間遅
延されることになる。 次にD1，D2，D3をすべて０レベルに設定しこ
の後クロツクパルスCPを入力すると、このクロ
ツクパルスCPの立上りに同期して今度は各レベ
スタ１９〜２１に０レベル信号が記憶される。０
レベル信号が記憶された後はいままで１レベルに
なつていた各レジスタ１９〜２１のＱ出力信号が
０レベルに、いままで０レベルになつていた出
力信号が１レベルにそれぞれ変化し、これにより
いままで閉じていた遅延部１２〜１４の各ノアゲ
ート１７が開き、逆にいままで開いていた各ノア
ゲート１６が閉じる。そしてこの状態でオアゲー
ト１１に入力信号INが入力すると、この入力信
号INは先ず１段目の遅延部１２のノアゲート１
７〜１８からなる直列回路によつて0.5Tの時間
遅延される。したがつて１段目の遅延部１２の出
力信号S1は、入力信号INに対して0.5Tの時間遅
延される。 以下上記信号S1は0.5T、信号S2も0.5Tの時間
それぞれ遅延され、３段目の遅延回路１４の出力
信号OUTは入力信号INに対して1.5Tの時間遅延
されることになる。すなわち、遅延データの各ビ
ツト信号D1，D2，D3が０レベルの場合には、こ
の０レベル信号が入力するレジスタに対応した遅
延部において、入力信号INあるいは信号S1，S2
が、デイレイライン１５により遅延されることな
しに次段の遅延部に出力されるものである。した
がつて遅延データの各ビツト信号D1，D2，D3の
組合わせによつて、下表のように８種類の遅延時
間DTを得ることができる。
【表】
このように前記実施例では８種類の遅延時間を
得るために、デイレイラインに着目すれば３個で
済み、従来８個必要としていた場合に比較して大
幅に少なくすることができる。さらに遅延時間の
種類を多くした場合、すなわち遅延時間の可変範
囲を広くした場合にこの効果は顕著となる。また
ノアゲートに着目すれば、本願発明の遅延回路に
おいて64種類の遅延時間を得るには入力用のノア
ゲート１１を含めて計21個で構成することができ
るが、従来では遅延信号選択用のノアゲートだけ
でも64個必要とする。 第４図はこの発明の他の実施例を示す回路構成
図であり、第５図はその動作を示すタイミングチ
ヤートである。上記第２図に示す実施例回路で
は、３段目の遅延部１４の出力信号OUTが１レ
ベルになつているときにクロツクパルスCPを入
力して、各レジスタ１９〜２１に次の各ビツト信
号D1，D2，D3を記憶させることはできない。す
なわち信号OUTが１レベルのときには次の入力
信号INを入力することができないため、各入力
信号相互の間隔が長くなつてしまい遅延処理速度
が遅くなつてしまうことになる。このため第４図
に示す回路では新たにノアゲート２２およびデイ
レイライン２３〜２５を追加して遅延処理速度の
高速化を図つたものである。そしてこの実施例で
も上記実施例と同様に８種類の異なつた遅延時間
が得られるようにしたものである。そして上記実
施例の構成と異なつた部分のみを説明すると、前
記レジスタ１９の同期信号入力端にはノアゲート
２２およびデイレイライン２３を直列に介してク
ロツクパルスCPが、前記レジスタ２０の同期信
号入力端にはノアゲート２２およびデイレイライ
ン２４を直列に介してクロツクパルスCPが、前
記レジスタ２１の同期信号入力端にはノアゲート
２２およびデイレイライン２５を直列に会してク
ロツクパルスCPがそれぞれ供給され、各レジス
タ１９〜２１は各デイレイライン２３〜２５の出
力信号であるクロツクパルスCP1〜CP2，CP3そ
れぞれの立上りに同期して前記遅延データの各ビ
ツト信号D1，D2，D3を記憶するようになつてい
る。そして上記デイレイライン２３の遅延時間
は、前記遅延部１２のノアゲート１６，１８から
なる直列回路あるいはノアゲート１７，１８から
なる直列回路における信号遅延時間0.5Tに等し
くなるように設定されている。さらに上記デイレ
イライン２４の遅延時間は、上記デイレイライン
２３の遅延時間0.5Tと、前記遅延部１３のノア
ゲート１６，１８からなる直列回路あるいはノア
ゲート１７，１８からなる直列回路における信号
遅延時間0.5Tとの和すなわち1.0Tに等しくなる
ように設定されている。またさらに上記デイレイ
ライン２５の遅延時間は、上記デイレイライン２
４の遅延時間1.0Tと、前記遅延部１３のノアゲ
ート１６，１８からなる直列回路あるいはノアゲ
ート１７，１８からなる直列回路における信号遅
延時間0.5Tとの和すなわち1.5Tに等しくなるよ
うに設定されている。なおノアゲート２２による
信号遅延時間、各レジスタ１９〜２１における各
クロツクパルスCP1，CP2，CP3に対する出力信
号の遅れ時間はないものと仮定する。 このような構成とすることにより、第５図に示
すように信号OUTが１レベルとなつているとき
に次の遅延データおよびクロツクパルスCPを入
力することができ、次の入力信号INを上記実施
例よりも1.5T早く入力することができる。この
ため入力信号相互の間隔を短くすることができ、
遅延処理速度を高速化することができる。 なおこの発明は上記実施例に限定されるもので
はなく、たとえば上記実施例では遅延部を３つ設
けて８種類の遅延時間を得る場合について説明し
たが、これは必要に応じて遅延部の数を増減して
も良い。さらに上記第４図に示す実施例回路にお
いてデイレイライン２３，２４，２５の遅延時間
はそれぞれ0.5T，1.0T，1.5Tに設定した場合に
ついて説明したが、これはそれぞれ0T，0.5T，
1.0T等に設定しても良く、要するにデイレイラ
イン２３と２４，２４と２５との遅延時間の差が
ノアゲート１６もしくは１７とノアゲート１８か
らなる直列回路における信号遅延時間0.5Tであ
れば良い。 以上、説明したようにこの発明によれば、１個
の遅延素子を含む遅延部を多段縦続接続して遅延
群を構成し、この遅延群の各段の遅延部に設けら
れたゲート回路において記憶回路の遅延データ記
憶状態に応じて、各遅延素子により前段の遅延部
からの信号を遅延せしめるか否かの選択を行なう
ようにしたことにより、遅延可変範囲を広くした
場合でも構成素子数を従来に比較して少なくする
ことができる遅延回路を提供することができる。
得るために、デイレイラインに着目すれば３個で
済み、従来８個必要としていた場合に比較して大
幅に少なくすることができる。さらに遅延時間の
種類を多くした場合、すなわち遅延時間の可変範
囲を広くした場合にこの効果は顕著となる。また
ノアゲートに着目すれば、本願発明の遅延回路に
おいて64種類の遅延時間を得るには入力用のノア
ゲート１１を含めて計21個で構成することができ
るが、従来では遅延信号選択用のノアゲートだけ
でも64個必要とする。 第４図はこの発明の他の実施例を示す回路構成
図であり、第５図はその動作を示すタイミングチ
ヤートである。上記第２図に示す実施例回路で
は、３段目の遅延部１４の出力信号OUTが１レ
ベルになつているときにクロツクパルスCPを入
力して、各レジスタ１９〜２１に次の各ビツト信
号D1，D2，D3を記憶させることはできない。す
なわち信号OUTが１レベルのときには次の入力
信号INを入力することができないため、各入力
信号相互の間隔が長くなつてしまい遅延処理速度
が遅くなつてしまうことになる。このため第４図
に示す回路では新たにノアゲート２２およびデイ
レイライン２３〜２５を追加して遅延処理速度の
高速化を図つたものである。そしてこの実施例で
も上記実施例と同様に８種類の異なつた遅延時間
が得られるようにしたものである。そして上記実
施例の構成と異なつた部分のみを説明すると、前
記レジスタ１９の同期信号入力端にはノアゲート
２２およびデイレイライン２３を直列に介してク
ロツクパルスCPが、前記レジスタ２０の同期信
号入力端にはノアゲート２２およびデイレイライ
ン２４を直列に介してクロツクパルスCPが、前
記レジスタ２１の同期信号入力端にはノアゲート
２２およびデイレイライン２５を直列に会してク
ロツクパルスCPがそれぞれ供給され、各レジス
タ１９〜２１は各デイレイライン２３〜２５の出
力信号であるクロツクパルスCP1〜CP2，CP3そ
れぞれの立上りに同期して前記遅延データの各ビ
ツト信号D1，D2，D3を記憶するようになつてい
る。そして上記デイレイライン２３の遅延時間
は、前記遅延部１２のノアゲート１６，１８から
なる直列回路あるいはノアゲート１７，１８から
なる直列回路における信号遅延時間0.5Tに等し
くなるように設定されている。さらに上記デイレ
イライン２４の遅延時間は、上記デイレイライン
２３の遅延時間0.5Tと、前記遅延部１３のノア
ゲート１６，１８からなる直列回路あるいはノア
ゲート１７，１８からなる直列回路における信号
遅延時間0.5Tとの和すなわち1.0Tに等しくなる
ように設定されている。またさらに上記デイレイ
ライン２５の遅延時間は、上記デイレイライン２
４の遅延時間1.0Tと、前記遅延部１３のノアゲ
ート１６，１８からなる直列回路あるいはノアゲ
ート１７，１８からなる直列回路における信号遅
延時間0.5Tとの和すなわち1.5Tに等しくなるよ
うに設定されている。なおノアゲート２２による
信号遅延時間、各レジスタ１９〜２１における各
クロツクパルスCP1，CP2，CP3に対する出力信
号の遅れ時間はないものと仮定する。 このような構成とすることにより、第５図に示
すように信号OUTが１レベルとなつているとき
に次の遅延データおよびクロツクパルスCPを入
力することができ、次の入力信号INを上記実施
例よりも1.5T早く入力することができる。この
ため入力信号相互の間隔を短くすることができ、
遅延処理速度を高速化することができる。 なおこの発明は上記実施例に限定されるもので
はなく、たとえば上記実施例では遅延部を３つ設
けて８種類の遅延時間を得る場合について説明し
たが、これは必要に応じて遅延部の数を増減して
も良い。さらに上記第４図に示す実施例回路にお
いてデイレイライン２３，２４，２５の遅延時間
はそれぞれ0.5T，1.0T，1.5Tに設定した場合に
ついて説明したが、これはそれぞれ0T，0.5T，
1.0T等に設定しても良く、要するにデイレイラ
イン２３と２４，２４と２５との遅延時間の差が
ノアゲート１６もしくは１７とノアゲート１８か
らなる直列回路における信号遅延時間0.5Tであ
れば良い。 以上、説明したようにこの発明によれば、１個
の遅延素子を含む遅延部を多段縦続接続して遅延
群を構成し、この遅延群の各段の遅延部に設けら
れたゲート回路において記憶回路の遅延データ記
憶状態に応じて、各遅延素子により前段の遅延部
からの信号を遅延せしめるか否かの選択を行なう
ようにしたことにより、遅延可変範囲を広くした
場合でも構成素子数を従来に比較して少なくする
ことができる遅延回路を提供することができる。
第１図は従来の遅延回路の回路構成図、第２図
はこの発明の一実施例を示す回路構成図、第３図
は上記実施例回路の動作を示すタイミングチヤー
ト、第４図はこの発明の他の実施例を示す回路構
成図、第５図は上記実施例回路の動作を示すタイ
ミングチヤートである。 １２，１３，１４……遅延部、１５，２３，２
４，２５……デイレイライン、１１，１６，１
７，１８，２２……ノアゲート、１９，２０，２
１……レジスタ。
はこの発明の一実施例を示す回路構成図、第３図
は上記実施例回路の動作を示すタイミングチヤー
ト、第４図はこの発明の他の実施例を示す回路構
成図、第５図は上記実施例回路の動作を示すタイ
ミングチヤートである。 １２，１３，１４……遅延部、１５，２３，２
４，２５……デイレイライン、１１，１６，１
７，１８，２２……ノアゲート、１９，２０，２
１……レジスタ。
Claims (1)
- 【特許請求の範囲】 １ １個の遅延素子を含む遅延部を多段縦続接続
してなる第１の遅延群と、 上記第１の遅延群の各段の遅延部と１対１に対
応して設けられ同期信号をそれぞれ遅延する複数
の遅延素子からなる第２の遅延群と、 上記第２の遅延群の各遅延出力に同期して複数
の遅延データのそれぞれを記憶する複数の記憶回
路と、 上記第１の遅延群の各段の遅延部にそれぞれ設
けられ、前段の遅延部からの信号を各遅延部に対
応した上記記憶回路のデータ記憶状態に応じて各
遅延素子により遅延せしめるか否かを選択するゲ
ート回路とを具備し、 上記第２の遅延群内の各遅延素子の信号遅延時
間は後段になるに従つて増加し、かつ前段との信
号遅延時間差が上記第１の遅延群内の遅延部に設
けられた各ゲート回路における信号遅延時間と等
しくなるように設定されていることを特徴とする
遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12370479A JPS5647125A (en) | 1979-09-26 | 1979-09-26 | Delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12370479A JPS5647125A (en) | 1979-09-26 | 1979-09-26 | Delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5647125A JPS5647125A (en) | 1981-04-28 |
| JPH0113659B2 true JPH0113659B2 (ja) | 1989-03-07 |
Family
ID=14867273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12370479A Granted JPS5647125A (en) | 1979-09-26 | 1979-09-26 | Delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5647125A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58218230A (ja) * | 1982-06-11 | 1983-12-19 | Fujitsu Ltd | 遅延時間選定回路 |
| US4458165A (en) * | 1983-03-23 | 1984-07-03 | Tektronix, Inc. | Programmable delay circuit |
| JPS59223017A (ja) * | 1983-06-01 | 1984-12-14 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0812987B2 (ja) * | 1985-01-25 | 1996-02-07 | 株式会社日立製作所 | 遅延回路 |
| JP2539600B2 (ja) * | 1985-07-10 | 1996-10-02 | 株式会社アドバンテスト | タイミング発生装置 |
| JPS62111517A (ja) * | 1985-11-08 | 1987-05-22 | Fujitsu Ltd | クロツク発生方式 |
| US4884041A (en) * | 1987-06-05 | 1989-11-28 | Hewlett-Packard Company | Fully integrated high-speed voltage controlled ring oscillator |
| JPH0619219Y2 (ja) * | 1987-07-23 | 1994-05-18 | 横河電機株式会社 | プログラマブルディレ−回路 |
| JPH02237253A (ja) * | 1989-03-10 | 1990-09-19 | Canon Inc | 電話機 |
| US5013944A (en) * | 1989-04-20 | 1991-05-07 | International Business Machines Corporation | Programmable delay line utilizing measured actual delays to provide a highly accurate delay |
| JPH0728735Y2 (ja) * | 1989-05-15 | 1995-06-28 | 株式会社アドバンテスト | 遅延発生回路 |
| JPH05129907A (ja) * | 1991-10-31 | 1993-05-25 | Nec Kyushu Ltd | 信号遅延装置 |
| WO2004086622A1 (ja) * | 2003-03-25 | 2004-10-07 | Fujitsu Limited | 遅延回路、および遅延回路の制御方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5050851A (ja) * | 1973-09-04 | 1975-05-07 | ||
| JPS5161249A (ja) * | 1974-11-25 | 1976-05-27 | Nippon Electric Co | |
| JPS5428559A (en) * | 1977-08-08 | 1979-03-03 | Nec Corp | Signal delay device |
-
1979
- 1979-09-26 JP JP12370479A patent/JPS5647125A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5050851A (ja) * | 1973-09-04 | 1975-05-07 | ||
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| JPS5428559A (en) * | 1977-08-08 | 1979-03-03 | Nec Corp | Signal delay device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5647125A (en) | 1981-04-28 |
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