JPS62111517A - クロツク発生方式 - Google Patents
クロツク発生方式Info
- Publication number
- JPS62111517A JPS62111517A JP60251504A JP25150485A JPS62111517A JP S62111517 A JPS62111517 A JP S62111517A JP 60251504 A JP60251504 A JP 60251504A JP 25150485 A JP25150485 A JP 25150485A JP S62111517 A JPS62111517 A JP S62111517A
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- JP
- Japan
- Prior art keywords
- circuit
- latch
- data
- power supply
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- Prior art date
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- Granted
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- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
し概要］
遅延回路と、それに対応したラッチ回路群とアドレス発
生回路が設けられたクロック発生ＬＳＩを有し、且つ、
個々のラッチ回路にセットするに必要なデータをアドレ
スに対応させて記憶しておく記憶回路と、電源変動時に
書込み禁止信号を発生する電源電圧検出回路とを具備し
て、入力する同期信号によりアドレスが発生して、アド
レスに対応する記憶回路内のデータが自動的にラッチ回
路群ヘローディングされ、かくして、遅延回路から複数
のクロックを発生させる。
生回路が設けられたクロック発生ＬＳＩを有し、且つ、
個々のラッチ回路にセットするに必要なデータをアドレ
スに対応させて記憶しておく記憶回路と、電源変動時に
書込み禁止信号を発生する電源電圧検出回路とを具備し
て、入力する同期信号によりアドレスが発生して、アド
レスに対応する記憶回路内のデータが自動的にラッチ回
路群ヘローディングされ、かくして、遅延回路から複数
のクロックを発生させる。
［産業上の利用分野］
本発明はクロック発生方式に係り、クロックジェネレー
タ（クロック発生装置）の改善方式に関する。
タ（クロック発生装置）の改善方式に関する。
周知のように、コンピュータにとってクロック発生器は
必須のものであって、その高信頼化については十分に配
慮されなければならない。
必須のものであって、その高信頼化については十分に配
慮されなければならない。
［従来の技術と発明が解決しようとする問題点コンピュ
ータは高度に発達して、必要なりロックの種類も著しく
増加しているが、クロック発生装置は通常、１個のｒｃ
で構成する遅延回路（ディレィライン回路）を２０〜３
０個程度使用し、それと組み合わせる短絡回路（ショー
トサーキット）も同数が必要になって、それらの半田付
は作業と調整とが大きな作業量になっている。
ータは高度に発達して、必要なりロックの種類も著しく
増加しているが、クロック発生装置は通常、１個のｒｃ
で構成する遅延回路（ディレィライン回路）を２０〜３
０個程度使用し、それと組み合わせる短絡回路（ショー
トサーキット）も同数が必要になって、それらの半田付
は作業と調整とが大きな作業量になっている。
即ち、従来のクロック発生装置は、４〜５個のディレィ
ラインを内蔵した１個のＩＣからなる遅延回路（ディレ
ィライン回路）と、これと対応させた短絡回路（ショー
トサーキット）とを一対にして、必要なりロック波形を
チェックしながら選択的に端子に半田付けして、作成し
ている。しかし、これらの回路素子は個々に特性が異な
るために、これらの一対の遅延回路と短絡回路とをチェ
ックして半田付げし、これを多段に配置するとなると、
その調整は複雑であり、且つ、手作業による半田付けで
接続するために、その数が２０〜３０個にも及ぶと、複
雑な上に作業量が多くて、ミスが発生しやすい欠点があ
る。
ラインを内蔵した１個のＩＣからなる遅延回路（ディレ
ィライン回路）と、これと対応させた短絡回路（ショー
トサーキット）とを一対にして、必要なりロック波形を
チェックしながら選択的に端子に半田付けして、作成し
ている。しかし、これらの回路素子は個々に特性が異な
るために、これらの一対の遅延回路と短絡回路とをチェ
ックして半田付げし、これを多段に配置するとなると、
その調整は複雑であり、且つ、手作業による半田付けで
接続するために、その数が２０〜３０個にも及ぶと、複
雑な上に作業量が多くて、ミスが発生しやすい欠点があ
る。
更に、このような従来方式のクロック発生装置は実装ス
ペースが大きくなると云う問題点がある。
ペースが大きくなると云う問題点がある。
それに加えて、一旦、クロック発生回路を半田付けして
作成すると、その回路を変更することは容易なことでは
ない。
作成すると、その回路を変更することは容易なことでは
ない。
本発明は、このような問題の多いクロック発生方式を改
善するため、すべて電気的に調整制御され、且つ、高密
度実装した発生装置が得られるクロック発生方式を提案
するものである。
善するため、すべて電気的に調整制御され、且つ、高密
度実装した発生装置が得られるクロック発生方式を提案
するものである。
［問題点を解決するための手段］
その目的は、ゲート段数の差によって異なる遅延時間を
出力する遅延回路と、遅延時間を選択するデータを保持
するラッチ回路群と、各ラッチ回路に対応するアドレス
を外部信号に同期して発生するアドレス発生回路とが設
けられたクロック発生ＬＳＩを有し、且つ、各ラッチ回
路にセットするに必要なデータをアドレスに対応させて
記憶しておく記憶回路と、上記クロック発生ＬＳＩおよ
び記憶回路と同一電源供給系に接続して、電源変動時に
電源電圧を検出して、記憶回路への書込み禁止信号を発
生する電源電圧検出回路とを具備して、上記クロック発
生ＬＳＩへ入力する同期信号によりアドレスが発生して
、該アドレスに対応する記憶回路内のデータが自動的に
ラッチ回路群へローディングされ、遅延回路から複数の
クロックが順次に発生されるようにしたクロック発生方
式によって達成される。
出力する遅延回路と、遅延時間を選択するデータを保持
するラッチ回路群と、各ラッチ回路に対応するアドレス
を外部信号に同期して発生するアドレス発生回路とが設
けられたクロック発生ＬＳＩを有し、且つ、各ラッチ回
路にセットするに必要なデータをアドレスに対応させて
記憶しておく記憶回路と、上記クロック発生ＬＳＩおよ
び記憶回路と同一電源供給系に接続して、電源変動時に
電源電圧を検出して、記憶回路への書込み禁止信号を発
生する電源電圧検出回路とを具備して、上記クロック発
生ＬＳＩへ入力する同期信号によりアドレスが発生して
、該アドレスに対応する記憶回路内のデータが自動的に
ラッチ回路群へローディングされ、遅延回路から複数の
クロックが順次に発生されるようにしたクロック発生方
式によって達成される。
［作用コ
即ち、本発明は、遅延回路と、それに対応したラッチ回
路群とアドレス発生回路が設けられたクロック発生ＬＳ
Ｉを有し、且つ、ラッチデータをアドレスに対応させて
記憶しておく記憶回路と、電源変動時に書込み禁止信号
を発生する電源電圧検出回路とを備え、外部からの同期
信号によりアドレスが発生して、アドレスに対応する記
憶回路内のデータが自動的にラッチ回路群ヘローディン
グされて、遅延回路から複数のクロックを順次に発生さ
せる方式である。
路群とアドレス発生回路が設けられたクロック発生ＬＳ
Ｉを有し、且つ、ラッチデータをアドレスに対応させて
記憶しておく記憶回路と、電源変動時に書込み禁止信号
を発生する電源電圧検出回路とを備え、外部からの同期
信号によりアドレスが発生して、アドレスに対応する記
憶回路内のデータが自動的にラッチ回路群ヘローディン
グされて、遅延回路から複数のクロックを順次に発生さ
せる方式である。
このような方式は、作成が容易で、しかも、ミスがなく
なり、且つ、高密度化される。
なり、且つ、高密度化される。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかるクロック発生方式のブロック図
を示しており、Ａはクロック発生ＬＳＩで、このクロッ
ク発生ＬＳＩを含むクロック発生器全体はプリント基板
Ｂに搭載されている構造である。
を示しており、Ａはクロック発生ＬＳＩで、このクロッ
ク発生ＬＳＩを含むクロック発生器全体はプリント基板
Ｂに搭載されている構造である。
クロック発生ＬＳＩには、内部ゲート段数の差によって
異なる遅延時間を出力する遅延回路１と、該遅延時間を
選択するデータを保持するラッチ回路群２と、それぞれ
のラッチ回路に対応するアドレスを外部信号に同期して
発生するアドレス発生回路３と、発振器に接続する位相
回路４とが設けられている。
異なる遅延時間を出力する遅延回路１と、該遅延時間を
選択するデータを保持するラッチ回路群２と、それぞれ
のラッチ回路に対応するアドレスを外部信号に同期して
発生するアドレス発生回路３と、発振器に接続する位相
回路４とが設けられている。
プリント基板Ｂにはクロック発生ＬＳＩの他に、上記の
ラッチ回路群２にセットするに必要なデータをアドレス
に対応させて記憶しておく記憶回路５と、クロック発生
ＬＳＩおよび記憶回路と同一電源供給系に接続して、電
源変動時には電源電圧を検出して、上記記憶回路への書
込み禁止信号を発生する電源電圧検出回路６と、発振器
７とが搭載されている。なお、記憶回路５は、最初にク
ロック発生器を作成する時点で調整が必要であるから、
電気的に書込み・消去の可能なＥＥＰＲＯＭが用いられ
る。
ラッチ回路群２にセットするに必要なデータをアドレス
に対応させて記憶しておく記憶回路５と、クロック発生
ＬＳＩおよび記憶回路と同一電源供給系に接続して、電
源変動時には電源電圧を検出して、上記記憶回路への書
込み禁止信号を発生する電源電圧検出回路６と、発振器
７とが搭載されている。なお、記憶回路５は、最初にク
ロック発生器を作成する時点で調整が必要であるから、
電気的に書込み・消去の可能なＥＥＰＲＯＭが用いられ
る。
プリント基板Ｂの外部接続端子のうち、端子Ｔ１はクロ
ック信号を各装置へ送り出す端子で、実際には多数個が
設けられている。端子Ｔ２はクロック発生器の動作時に
アドレス発生回路３を動かすためのクロック信号入力端
子である。その他の端子Ｔ３． Ｔ４． Ｔ５はクロッ
ク発生ＬＳＩの各ラッチ回路にセントするデータ作成時
にのみ使用する端子で、端子Ｔ３はラッチ回路群２に外
部からラッチのデータを入力するための端子、端子Ｔ４
はラッチ回路群２にアドレスを入力するための端子、端
子Ｔ５は作成時の記憶装置５へのメモリ書込み信号を入
力する端子である。
ック信号を各装置へ送り出す端子で、実際には多数個が
設けられている。端子Ｔ２はクロック発生器の動作時に
アドレス発生回路３を動かすためのクロック信号入力端
子である。その他の端子Ｔ３． Ｔ４． Ｔ５はクロッ
ク発生ＬＳＩの各ラッチ回路にセントするデータ作成時
にのみ使用する端子で、端子Ｔ３はラッチ回路群２に外
部からラッチのデータを入力するための端子、端子Ｔ４
はラッチ回路群２にアドレスを入力するための端子、端
子Ｔ５は作成時の記憶装置５へのメモリ書込み信号を入
力する端子である。
本クロック発生方式の動作概要は、遅延回路１の中のデ
ィレィラインの１つと、１つのラッチ回路（１つのラッ
チ回路は２ビツトで構成されている）とが一対で対応さ
せてあり、且つ、ラッチ回路とアドレス発生回路とも対
応させである。そして、ラッチ回路群２に与えるデータ
を記憶回路５に記憶させておいて、外部のクロック信号
に同期してアドレス発生回路３が動作して、それによっ
て記憶回路５のデータがラッチ回路に入力され、対応す
る遅延回路から順次にクロック信号が端子Ｔ１を通じて
送り出される。
ィレィラインの１つと、１つのラッチ回路（１つのラッ
チ回路は２ビツトで構成されている）とが一対で対応さ
せてあり、且つ、ラッチ回路とアドレス発生回路とも対
応させである。そして、ラッチ回路群２に与えるデータ
を記憶回路５に記憶させておいて、外部のクロック信号
に同期してアドレス発生回路３が動作して、それによっ
て記憶回路５のデータがラッチ回路に入力され、対応す
る遅延回路から順次にクロック信号が端子Ｔ１を通じて
送り出される。
ところで、従来、遅延回路と短絡回路を手作業で半田付
けしていたものが、上記の本発明にかかるクロック発生
装置では、既に遅延回路１とラッチ回路群２．アドレス
発生回路３とを対応させて作成しているため、半田付は
作業が不要になる。
けしていたものが、上記の本発明にかかるクロック発生
装置では、既に遅延回路１とラッチ回路群２．アドレス
発生回路３とを対応させて作成しているため、半田付は
作業が不要になる。
且つ、そのクロック波形の調整は次のようにしておこな
う。即ち、ラッチ回路群２にはラッチのデータを端子Ｔ
３から入力し、端子Ｔ４からアドレスデータを入力して
、調整後、ラッチデータによって所望のクロック波形が
得られれば、端子Ｔ５から書込み信号を送って、記憶回
路５に書込みをおこなう。このような操作を繰り換えし
て、すべての調整したラッチデータを記憶装置に記憶さ
せる。
う。即ち、ラッチ回路群２にはラッチのデータを端子Ｔ
３から入力し、端子Ｔ４からアドレスデータを入力して
、調整後、ラッチデータによって所望のクロック波形が
得られれば、端子Ｔ５から書込み信号を送って、記憶回
路５に書込みをおこなう。このような操作を繰り換えし
て、すべての調整したラッチデータを記憶装置に記憶さ
せる。
しかし、一方、このようなりロック作成時（調整時）に
、電圧変動があると、ＥＥＰＲＯＭでは折角の記憶デー
タが破壊される恐れがある。それはＥＥＦＲＯＭの書込
み電圧が低いことに原因があり、従って、電源投入時な
どは電源電圧検出回路６によって電圧の立上り・立下り
を検出して、凹込み禁止信号を発生させ、記憶装置５内
の記憶データを保護する。電源電圧検出回路６は、この
ような役目を与えた回路である。
、電圧変動があると、ＥＥＰＲＯＭでは折角の記憶デー
タが破壊される恐れがある。それはＥＥＦＲＯＭの書込
み電圧が低いことに原因があり、従って、電源投入時な
どは電源電圧検出回路６によって電圧の立上り・立下り
を検出して、凹込み禁止信号を発生させ、記憶装置５内
の記憶データを保護する。電源電圧検出回路６は、この
ような役目を与えた回路である。
このようなりロック発生装置を設ければ、遅延回路と短
絡回路がＬＳＩ化されて、実装スペースが小さく高密度
化される。且つ、上記のように調整はすべて電気的に制
御されるから、ミスがなくなり、調整も容易でなる。更
に、初期のクロック信号のデータを変更したい時にも、
その変更は短時間におこなうことができる。
絡回路がＬＳＩ化されて、実装スペースが小さく高密度
化される。且つ、上記のように調整はすべて電気的に制
御されるから、ミスがなくなり、調整も容易でなる。更
に、初期のクロック信号のデータを変更したい時にも、
その変更は短時間におこなうことができる。
なお、調整用の外部信号はパソコン等で作成が可能であ
り、それによって容易に制御できる。
り、それによって容易に制御できる。
［発明の効果］
以上の説明から明らかなように、本発明によれば作成が
簡単になって、而も、ミスのない高信頼化されたクロッ
ク発生装置が得られるものである。
簡単になって、而も、ミスのない高信頼化されたクロッ
ク発生装置が得られるものである。
第１図は本発明にかかるクロック発生方式を示す図であ
る。 図において、 Ａはクロック発生ＬＳＩ、 Ｂはプリント基板ｔ、
る。 図において、 Ａはクロック発生ＬＳＩ、 Ｂはプリント基板ｔ、
Claims (1)
- ゲート段数の差によつて異なる遅延時間を出力する遅延
回路と、遅延時間を選択するデータを保持するラッチ回
路群と、各ラッチ回路に対応するアドレスを外部信号に
同期して発生するアドレス発生回路とが設けられたクロ
ック発生ＬＳＩを有し、且つ、各ラッチ回路にセットす
るに必要なデータをアドレスに対応させて記憶しておく
記憶回路と、上記クロック発生ＬＳＩおよび記憶回路と
同一電源供給系に接続して、電源変動時に電源電圧を検
出して、記憶回路への書込み禁止信号を発生する電源電
圧検出回路とを具備して、上記クロック発生ＬＳＩへ入
力する同期信号によりアドレスが発生して、該アドレス
に対応する記憶回路内のデータが自動的にラッチ回路群
へローディングされ、遅延回路から複数のクロックが順
次に発生されるようにしたことを特徴とするクロック発
生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60251504A JPS62111517A (ja) | 1985-11-08 | 1985-11-08 | クロツク発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60251504A JPS62111517A (ja) | 1985-11-08 | 1985-11-08 | クロツク発生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62111517A true JPS62111517A (ja) | 1987-05-22 |
| JPH0355051B2 JPH0355051B2 (ja) | 1991-08-22 |
Family
ID=17223789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60251504A Granted JPS62111517A (ja) | 1985-11-08 | 1985-11-08 | クロツク発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62111517A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
| JPS57154700A (en) * | 1981-03-20 | 1982-09-24 | Hitachi Ltd | Abnormal writing preventive system in case of service interruption |
| JPS595736A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | タイミング作成回路 |
| JPS60138655A (ja) * | 1983-12-27 | 1985-07-23 | Fuji Xerox Co Ltd | 不揮発性メモリの保護方法 |
-
1985
- 1985-11-08 JP JP60251504A patent/JPS62111517A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5647125A (en) * | 1979-09-26 | 1981-04-28 | Toshiba Corp | Delay circuit |
| JPS57154700A (en) * | 1981-03-20 | 1982-09-24 | Hitachi Ltd | Abnormal writing preventive system in case of service interruption |
| JPS595736A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | タイミング作成回路 |
| JPS60138655A (ja) * | 1983-12-27 | 1985-07-23 | Fuji Xerox Co Ltd | 不揮発性メモリの保護方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0355051B2 (ja) | 1991-08-22 |
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