JPS6085488A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS6085488A JPS6085488A JP58191841A JP19184183A JPS6085488A JP S6085488 A JPS6085488 A JP S6085488A JP 58191841 A JP58191841 A JP 58191841A JP 19184183 A JP19184183 A JP 19184183A JP S6085488 A JPS6085488 A JP S6085488A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- chip
- circuit
- memory
- signal line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ回路にかかり、特に集積回路化された非
同期型メモリ回路に関するものである。
同期型メモリ回路に関するものである。
従来、メモリ回路を構成する丸めには電源電圧および接
地電位を供給する配線の他に最小限、アドレス信号とデ
ータ入出力信号とリード信号とライト信号（ＲＡＭのみ
）とチップセレクト信号との各々の配線が必要となって
いる。アドレス信号はメモリ内の番地を指定する信号で
、データ入出力信号は入力もしくは出力されるデータで
、リー１瓜 ド信号ｒ読み出しを指示する信号で、ライト信号は書き
込みを指示する信号でチップセレクト信号はデータの読
み出し又は書き込みをするメモリセルを含むチップのメ
モリ回路を活性にするための信号である。
地電位を供給する配線の他に最小限、アドレス信号とデ
ータ入出力信号とリード信号とライト信号（ＲＡＭのみ
）とチップセレクト信号との各々の配線が必要となって
いる。アドレス信号はメモリ内の番地を指定する信号で
、データ入出力信号は入力もしくは出力されるデータで
、リー１瓜 ド信号ｒ読み出しを指示する信号で、ライト信号は書き
込みを指示する信号でチップセレクト信号はデータの読
み出し又は書き込みをするメモリセルを含むチップのメ
モリ回路を活性にするための信号である。
多数の非同期型メモリ素子チップ全プリント配線板に取
り付けて使用する場合、外部からのアドレス信号、デー
タ入出力信号、リード／ライト信号はそれぞれのメモリ
素子チップの端子に共通に接続できるが、チップセレク
ト信号だけは使用したいメモリ素子チップのみを活性に
するため各チップに別々の配線を用いて接続される必要
がある。
り付けて使用する場合、外部からのアドレス信号、デー
タ入出力信号、リード／ライト信号はそれぞれのメモリ
素子チップの端子に共通に接続できるが、チップセレク
ト信号だけは使用したいメモリ素子チップのみを活性に
するため各チップに別々の配線を用いて接続される必要
がある。
このことはプリント配線基板を設計する場合配線数が著
しく増加し、必ずプリント配線基板の表裏両面に配線を
ほどこさなければならなくなる。したがって、費用が高
くなるか、チップの実装密度が小さくなり高密度実装が
できなくなる等の問題がある。
しく増加し、必ずプリント配線基板の表裏両面に配線を
ほどこさなければならなくなる。したがって、費用が高
くなるか、チップの実装密度が小さくなり高密度実装が
できなくなる等の問題がある。
本発明の目的はこれら上記欠点を除去し、多数のメモリ
素子チップを使用した場合でも、必要な配線特にチップ
セレクト信号の配線各チップに共通に接続できるメモリ
回路を提供することにある。
素子チップを使用した場合でも、必要な配線特にチップ
セレクト信号の配線各チップに共通に接続できるメモリ
回路を提供することにある。
本発明によるメモリ回路は全ての端子を共通に接続する
ため、従来のアドレス等をデコードして作られるチップ
セレクト信号とは異なり、アドレス信号のうちチップセ
レクト信号に使用する信号の論理レベルが変化した直後
にパルスを発生させたものを同期信号としてもよい、入
出力データ信号線にチップセレクト信号もしくは特定コ
ード信号を供給し、前述の同期信号によってチップセレ
クト信号もしくは特定コード信号とそのチップ内に設定
されたコードとの比較をし、一致した場合のみそのメモ
リチップを動作状態にさせるメモリ回路を得る。本発明
によれば、チップセレクト信号等を入出力データ線に加
え、チップ内でチップセレクトヲ行っているので、プリ
ント配線板上でメモリチップ毎に必要な配線がなくなり
、プリント配線板の配線密度を小さくすることができる
。
ため、従来のアドレス等をデコードして作られるチップ
セレクト信号とは異なり、アドレス信号のうちチップセ
レクト信号に使用する信号の論理レベルが変化した直後
にパルスを発生させたものを同期信号としてもよい、入
出力データ信号線にチップセレクト信号もしくは特定コ
ード信号を供給し、前述の同期信号によってチップセレ
クト信号もしくは特定コード信号とそのチップ内に設定
されたコードとの比較をし、一致した場合のみそのメモ
リチップを動作状態にさせるメモリ回路を得る。本発明
によれば、チップセレクト信号等を入出力データ線に加
え、チップ内でチップセレクトヲ行っているので、プリ
ント配線板上でメモリチップ毎に必要な配線がなくなり
、プリント配線板の配線密度を小さくすることができる
。
以下に、本発明の一実施例を図面を参照してより詳細に
説明する。
説明する。
第１図はアドレス信号中のチップセレクトに使用する信
号から同期パルスを発生させる回路の例を示すもので、
第２図はそのタイミング図である。
号から同期パルスを発生させる回路の例を示すもので、
第２図はそのタイミング図である。
チップセレクトに使用する信号ｅＡ倍信号すると、Ａ信
号は直接ＡＮＤ回路２に与えられる一方、インバータ回
路１’（ｉ−通して反転されてＢ信号となる◎インバー
タ回路１は多少の信号遅延が生じるので、Ｂ信号は第２
図に示すように大信号に比して多少遅れている。これら
ＡとＢの信号？ＡＮＤ回路２を通すことによりＣ信号の
ような同期パルスを得る。このようにして、アドレス信
号のチップセレクトに使用する信号の各ビットで同様の
同期パルス全インバータ回路１’ 、ＡＮＤ回路２′等
で得、得られた各信号をＯＲ回路３に通すことにより、
チップセレクトに使用する信号が変化した時は常に同期
パルスをＯＲ回路３から得るようにする。
号は直接ＡＮＤ回路２に与えられる一方、インバータ回
路１’（ｉ−通して反転されてＢ信号となる◎インバー
タ回路１は多少の信号遅延が生じるので、Ｂ信号は第２
図に示すように大信号に比して多少遅れている。これら
ＡとＢの信号？ＡＮＤ回路２を通すことによりＣ信号の
ような同期パルスを得る。このようにして、アドレス信
号のチップセレクトに使用する信号の各ビットで同様の
同期パルス全インバータ回路１’ 、ＡＮＤ回路２′等
で得、得られた各信号をＯＲ回路３に通すことにより、
チップセレクトに使用する信号が変化した時は常に同期
パルスをＯＲ回路３から得るようにする。
この同期信号を第３図に示す本発明の一実施例によるメ
モリ回路はＣ８信号として用いている。
モリ回路はＣ８信号として用いている。
第３図は本発明の一実施例によるメモリ回路（ＲＡＭ）
の要部ブロック図である・ まず、各メモリチップ個有のコードがＦ ＲＯＭ ７に
初期設定される＠このＰＲＯＭ７は通常のＦＲＯＭとま
ったく変らすＣ８信号線をＬレベルにすることによシ活
性化される。またこの個有のコードはデータ信号線を通
して、入出力切換回路９ｔｌ−介してＦＲＯＭ７に設定
される。チップセレクトのための信号はアドレス信号中
のチップセレクト信号であっても、これとは別にアドレ
ス信号に応じて作られる信号であっても良く、要は初期
設定されたコードと同じものを含むものである必要があ
る。
の要部ブロック図である・ まず、各メモリチップ個有のコードがＦ ＲＯＭ ７に
初期設定される＠このＰＲＯＭ７は通常のＦＲＯＭとま
ったく変らすＣ８信号線をＬレベルにすることによシ活
性化される。またこの個有のコードはデータ信号線を通
して、入出力切換回路９ｔｌ−介してＦＲＯＭ７に設定
される。チップセレクトのための信号はアドレス信号中
のチップセレクト信号であっても、これとは別にアドレ
ス信号に応じて作られる信号であっても良く、要は初期
設定されたコードと同じものを含むものである必要があ
る。
このチップセレクト信号はデータ信号線を介してマルチ
セレクト回路１０に与えられる＠Ｃ８信号線を介して同
期信号が与えられると、ＦＲＯＭ７からは初期設定され
たコードがマルチセレクト回路轡５− １０に与エラれ、このコードとチップセレクトのための
信号が比較される。比較の結果両者が一致すると、その
メモリチップは選択されたものとしてメモリセル部５、
アドレスバッファ回路４、入出力バッ７ア回路６は活性
化される。アドレスバッファ回路４全通して与えられる
アドレス信号でメモリセル部５内のメモリセルが選択さ
れ、次いでリード・ライト信号線Ｒ／Ｗの情報により読
み出し時はデータ信号線に選択されたメモリセルの情報
が読み出され、書き込み時はデータ信号線を通して与え
られる情報が選択されたメモリセルに書き込まれる。
セレクト回路１０に与えられる＠Ｃ８信号線を介して同
期信号が与えられると、ＦＲＯＭ７からは初期設定され
たコードがマルチセレクト回路轡５− １０に与エラれ、このコードとチップセレクトのための
信号が比較される。比較の結果両者が一致すると、その
メモリチップは選択されたものとしてメモリセル部５、
アドレスバッファ回路４、入出力バッ７ア回路６は活性
化される。アドレスバッファ回路４全通して与えられる
アドレス信号でメモリセル部５内のメモリセルが選択さ
れ、次いでリード・ライト信号線Ｒ／Ｗの情報により読
み出し時はデータ信号線に選択されたメモリセルの情報
が読み出され、書き込み時はデータ信号線を通して与え
られる情報が選択されたメモリセルに書き込まれる。
メモリセル部５、アドレスバッファ回路４、入出力バッ
ファ回路６、ＦＲＯＭ７、ラッチ回路８、入出力切換回
路９、マルチセレクト回路１０は同じメモリチップ内に
形成される・従ってこのようなメモリチップを多数個同
じプリント配線板に形成しても、チップセレクト信号線
て代えて全てのメモリチップに共通に同期パルスを与え
る信号線が配線されるだけで良いので、プリント配線板
の６− ドレス信号中のチップセレクト部から作る外に、例えば
アドレス信号そのものの発生毎に生じるようにしても、
又、他の適当な手段で作っても良い・
ファ回路６、ＦＲＯＭ７、ラッチ回路８、入出力切換回
路９、マルチセレクト回路１０は同じメモリチップ内に
形成される・従ってこのようなメモリチップを多数個同
じプリント配線板に形成しても、チップセレクト信号線
て代えて全てのメモリチップに共通に同期パルスを与え
る信号線が配線されるだけで良いので、プリント配線板
の６− ドレス信号中のチップセレクト部から作る外に、例えば
アドレス信号そのものの発生毎に生じるようにしても、
又、他の適当な手段で作っても良い・
第１図〜第３図は本発明の一実施例を示すもので、第１
図はクロック発生回路のブロック図、第２図はそのタイ
ミング図、第３図はメモリチップ内の要部のブロック図
である。 １・・・・・・インバータ回路、２・・・・・・ＡＮＤ
回路、３・・・・・・ＯＲ回路、４・・・・・・アドレ
スバッファ回路、５・・・・・・メモリセル部、６・・
・・・・リード／ライト回路を含む入出力２２７７回路
、７・・・・・・ＲＯＭ部、８・・・・・・ラッチ回路
、９・・・・・・入出力切換回路、】０・・・・・・マ
ルチセレクト回路。 代理人 弁理士 内 原 晋 ７− ／′。 釣 ／ 図 ｚ２′ 図
図はクロック発生回路のブロック図、第２図はそのタイ
ミング図、第３図はメモリチップ内の要部のブロック図
である。 １・・・・・・インバータ回路、２・・・・・・ＡＮＤ
回路、３・・・・・・ＯＲ回路、４・・・・・・アドレ
スバッファ回路、５・・・・・・メモリセル部、６・・
・・・・リード／ライト回路を含む入出力２２７７回路
、７・・・・・・ＲＯＭ部、８・・・・・・ラッチ回路
、９・・・・・・入出力切換回路、】０・・・・・・マ
ルチセレクト回路。 代理人 弁理士 内 原 晋 ７− ／′。 釣 ／ 図 ｚ２′ 図
Claims (1)
- 【特許請求の範囲】 １）チップセレクト信号をデータ信号線に加え、該チッ
プセレクト信号とメモリチップ円に設定されたコードと
を同期信号に応じて比較し、両者が一致した時、メモリ
チップを動作状態にすることを特徴とするメモリ回路◎ ２）前記同期信号はアドレス信号中のチップセレクトに
使用する部分の論理レベルが変化する毎に発生されるパ
ルス信号であることを特徴とする特許請求の範囲第１項
記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191841A JPS6085488A (ja) | 1983-10-14 | 1983-10-14 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191841A JPS6085488A (ja) | 1983-10-14 | 1983-10-14 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6085488A true JPS6085488A (ja) | 1985-05-14 |
Family
ID=16281403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191841A Pending JPS6085488A (ja) | 1983-10-14 | 1983-10-14 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6085488A (ja) |
-
1983
- 1983-10-14 JP JP58191841A patent/JPS6085488A/ja active Pending
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