JP2983762B2 - 書き込み制御回路 - Google Patents
書き込み制御回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、データの書き込みが可
能な半導体メモリ装置に内蔵される書き込み制御回路に
関する。
能な半導体メモリ装置に内蔵される書き込み制御回路に
関する。
【０００２】
【従来の技術】記憶データの書き換えが可能なＳＲＡＭ
等の半導体メモリ装置においては、メモリセルから読み
出されるデータを外部に出力する読み出し回路と共に、
メモリセルに書き込むデータを外部から取り込むための
データ入力回路が設けられる。このデータ入力回路は、
行列配置された複数のメモリセルに選択的にデータを書
き込むように、アドレスデータに対応してオンする書き
込みゲートを介してビット線に接続される。そして、こ
の書き込みゲートには、書き込み制御回路から供給され
る書き込み制御信号が与えられ、アドレスデータに対応
する所定のアドレスのメモリセルにデータが書き込まれ
るように構成される。
等の半導体メモリ装置においては、メモリセルから読み
出されるデータを外部に出力する読み出し回路と共に、
メモリセルに書き込むデータを外部から取り込むための
データ入力回路が設けられる。このデータ入力回路は、
行列配置された複数のメモリセルに選択的にデータを書
き込むように、アドレスデータに対応してオンする書き
込みゲートを介してビット線に接続される。そして、こ
の書き込みゲートには、書き込み制御回路から供給され
る書き込み制御信号が与えられ、アドレスデータに対応
する所定のアドレスのメモリセルにデータが書き込まれ
るように構成される。
【０００３】図５は、各種イネーブル信号を受けて書き
込み制御信号を発生する従来の書き込み制御回路の回路
図である。ＮＯＲゲート１は、入力の一方に第１のチッ
プイネーブル信号ＣＥ１が与えられ、入力の他方にＮＯ
Ｒゲート２の出力が与えられる。またＮＯＲゲート２
は、入力の一方に第２のチップイネーブル信号ＣＥ２が
与えられ、入力の他方には接地電位が与えられる。そし
て、ＮＯＲゲート３の入力の一方に、インバータ４を介
してＮＯＲゲート１の出力が与えられると共に、入力の
他方にライトイネーブル信号ＷＥが与えられ、その出力
が遅延回路として働く２段のインバータ５を通して書き
込み制御信号φWとして出力される。
込み制御信号を発生する従来の書き込み制御回路の回路
図である。ＮＯＲゲート１は、入力の一方に第１のチッ
プイネーブル信号ＣＥ１が与えられ、入力の他方にＮＯ
Ｒゲート２の出力が与えられる。またＮＯＲゲート２
は、入力の一方に第２のチップイネーブル信号ＣＥ２が
与えられ、入力の他方には接地電位が与えられる。そし
て、ＮＯＲゲート３の入力の一方に、インバータ４を介
してＮＯＲゲート１の出力が与えられると共に、入力の
他方にライトイネーブル信号ＷＥが与えられ、その出力
が遅延回路として働く２段のインバータ５を通して書き
込み制御信号φWとして出力される。
【０００４】ライトイネーブル信号ＷＥは、メモリセル
へのデータの書き込みを可能とする期間を設定するもの
で、ここでは、Ｌでデータの書き込みを許可し、Ｈで禁
止する。そして、チップイネーブル信号ＣＥ１、ＣＥ２
は、メモリセルの特定部分を選択的に活性化すること
で、ライトイネーブル信号ＷＥが指定する期間にデータ
の書き込みを可能とする。例えば、チップイネーブル信
号ＣＥ１がＬで所定の範囲のメモリセルを活性化し、チ
ップイネーブル信号ＣＥ２がＨでメモリセルを活性化す
るように設定され、ライトイネーブル信号ＷＥがＬのと
きに、チップイネーブル信号ＣＥ１がＬで、且つチップ
イネーブル信号ＣＥ２がＨとなると、書き込み制御信号
φWがＨとなってデータ入力回路とビット線との間に設
けられる書き込みゲートをオンさせる。これにより、書
き込み制御信号φWがＨとなる期間にデータ入力回路か
らメモリセルへのデータの書き込みが実行される。
へのデータの書き込みを可能とする期間を設定するもの
で、ここでは、Ｌでデータの書き込みを許可し、Ｈで禁
止する。そして、チップイネーブル信号ＣＥ１、ＣＥ２
は、メモリセルの特定部分を選択的に活性化すること
で、ライトイネーブル信号ＷＥが指定する期間にデータ
の書き込みを可能とする。例えば、チップイネーブル信
号ＣＥ１がＬで所定の範囲のメモリセルを活性化し、チ
ップイネーブル信号ＣＥ２がＨでメモリセルを活性化す
るように設定され、ライトイネーブル信号ＷＥがＬのと
きに、チップイネーブル信号ＣＥ１がＬで、且つチップ
イネーブル信号ＣＥ２がＨとなると、書き込み制御信号
φWがＨとなってデータ入力回路とビット線との間に設
けられる書き込みゲートをオンさせる。これにより、書
き込み制御信号φWがＨとなる期間にデータ入力回路か
らメモリセルへのデータの書き込みが実行される。
【０００５】以上の書き込み制御回路は、行列配置され
るメモリセルの各列に対応付けられるビット線単位、あ
るいはビット線が接続されるデータ線単位で設けられ、
アドレスデータに基づいて作成されるチップイネーブル
信号ＣＥ１、ＣＥ２を受けてアドレスデータの切り換わ
りのタイミングに同期した書き込み制御信号φWを発生
する。これにより、アドレスの切り換わりのタイミング
で、アドレスデータが指定する列のメモリセルがビット
線を介してデータ入力回路に接続される。
るメモリセルの各列に対応付けられるビット線単位、あ
るいはビット線が接続されるデータ線単位で設けられ、
アドレスデータに基づいて作成されるチップイネーブル
信号ＣＥ１、ＣＥ２を受けてアドレスデータの切り換わ
りのタイミングに同期した書き込み制御信号φWを発生
する。これにより、アドレスの切り換わりのタイミング
で、アドレスデータが指定する列のメモリセルがビット
線を介してデータ入力回路に接続される。
【０００６】ところで、書き込み制御信号φWについて
は、アドレスデータをセットアップし、さらに書き込み
データをホールドした後に各メモリセルを活性状態にす
る必要があることから、アドレスデータに対して所定の
遅延を与えるようにＮＯＲゲート４の出力側に遅延回路
として２段のインバータ５が設けられる。このため、図
６に示すように、ライトイネーブル信号ＷＥに応答して
得られる書き込み制御信号φWは、ライトイネーブル信
号ＷＥに対してＴD1の期間だけ遅れた位相を有すること
になる。（このときのチップイネーブル信号ＣＥ１、Ｃ
Ｅ２は、何れも活性状態を示しているとする。）
は、アドレスデータをセットアップし、さらに書き込み
データをホールドした後に各メモリセルを活性状態にす
る必要があることから、アドレスデータに対して所定の
遅延を与えるようにＮＯＲゲート４の出力側に遅延回路
として２段のインバータ５が設けられる。このため、図
６に示すように、ライトイネーブル信号ＷＥに応答して
得られる書き込み制御信号φWは、ライトイネーブル信
号ＷＥに対してＴD1の期間だけ遅れた位相を有すること
になる。（このときのチップイネーブル信号ＣＥ１、Ｃ
Ｅ２は、何れも活性状態を示しているとする。）
【０００７】
【発明が解決しようとする課題】しかしながら、ライト
イネーブル信号ＷＥが活性状態を示している場合、各チ
ップイネーブル信号ＣＥ１、ＣＥ２に応答して得られる
書き込み制御信号φWについては、各イネーブル信号の
入力から書き込み制御信号φWの出力に至るまでの論理
ゲートの段数が多くなるため、ライトイネーブル信号Ｗ
Ｅに応答する書き込み制御信号φWよりもさらに遅れる
ことになる。即ち、チップイネーブル信号ＣＥ１がＮＯ
Ｒゲート１からインバータ３を通してＮＯＲゲート４に
入力されるため、ＮＯＲゲート１及びインバータ３の遅
延分が加わってＴD1より長いＴD2の期間遅れ、同様にし
てチップイネーブル信号ＣＥ２がＮＯＲゲート２からＮ
ＯＲゲート１、インバータ３を通してＮＯＲゲート４に
入力されるため、さらにＮＯＲゲート２の遅延分が加わ
ってＴD2より長いＴD3の期間遅れる。従って、書き込み
制御信号φWに応答する書き込み制御信号φWに対して所
望の遅延を与えると、チップイネーブル信号ＣＥ１、Ｃ
Ｅ２に応答する書き込み制御信号φWについては、必要
以上に遅延されるため、データの書き込みに要する時間
が長くなり、動作速度を速くできない。
イネーブル信号ＷＥが活性状態を示している場合、各チ
ップイネーブル信号ＣＥ１、ＣＥ２に応答して得られる
書き込み制御信号φWについては、各イネーブル信号の
入力から書き込み制御信号φWの出力に至るまでの論理
ゲートの段数が多くなるため、ライトイネーブル信号Ｗ
Ｅに応答する書き込み制御信号φWよりもさらに遅れる
ことになる。即ち、チップイネーブル信号ＣＥ１がＮＯ
Ｒゲート１からインバータ３を通してＮＯＲゲート４に
入力されるため、ＮＯＲゲート１及びインバータ３の遅
延分が加わってＴD1より長いＴD2の期間遅れ、同様にし
てチップイネーブル信号ＣＥ２がＮＯＲゲート２からＮ
ＯＲゲート１、インバータ３を通してＮＯＲゲート４に
入力されるため、さらにＮＯＲゲート２の遅延分が加わ
ってＴD2より長いＴD3の期間遅れる。従って、書き込み
制御信号φWに応答する書き込み制御信号φWに対して所
望の遅延を与えると、チップイネーブル信号ＣＥ１、Ｃ
Ｅ２に応答する書き込み制御信号φWについては、必要
以上に遅延されるため、データの書き込みに要する時間
が長くなり、動作速度を速くできない。
【０００８】逆に、ライトイネーブル信号ＷＥに対する
書き込み制御信号φWの遅れを短く設定すると、チップ
イネーブル信号ＣＥ１、ＣＥ２に対する書き込み制御信
号φ Wが大きく遅れることはなくなるが、アドレスデー
タのセットアップや書き込みデータのホールドのための
期間が十分に確保されなくなり、誤動作を招くことにな
る。
書き込み制御信号φWの遅れを短く設定すると、チップ
イネーブル信号ＣＥ１、ＣＥ２に対する書き込み制御信
号φ Wが大きく遅れることはなくなるが、アドレスデー
タのセットアップや書き込みデータのホールドのための
期間が十分に確保されなくなり、誤動作を招くことにな
る。
【０００９】そこで本発明は、アドレスデータや書き込
みデータを確定させるための期間を確保しながらデータ
の書き込みに要する時間を短縮することを目的とする。
みデータを確定させるための期間を確保しながらデータ
の書き込みに要する時間を短縮することを目的とする。
【００１０】
【課題を解決するための手段】本発明は上述の課題を解
決するために成されたもので、その特徴とするところ
は、第１のイネーブル信号を受ける第１の論理ゲート
と、この第１の論理ゲートの出力を入力の一方に受けて
第２のイネーブル信号を入力の他方に受ける第２の論理
ゲートと、上記第１の論理ゲートの出力を入力の一方に
受けて上記第２の論理ゲートの出力を入力の他方に受け
る第３の論理ゲートと、上記第３の論理ゲートの出力に
対して一定期間の遅延を与える遅延手段と、を備えたこ
とにある。
決するために成されたもので、その特徴とするところ
は、第１のイネーブル信号を受ける第１の論理ゲート
と、この第１の論理ゲートの出力を入力の一方に受けて
第２のイネーブル信号を入力の他方に受ける第２の論理
ゲートと、上記第１の論理ゲートの出力を入力の一方に
受けて上記第２の論理ゲートの出力を入力の他方に受け
る第３の論理ゲートと、上記第３の論理ゲートの出力に
対して一定期間の遅延を与える遅延手段と、を備えたこ
とにある。
【００１１】
【作用】本発明によれば、第１のイネーブル信号が入力
から出力までに経る論理ゲート数と第２のイネーブル信
号が経る論理ゲート数とが同等になり、第１のイネーブ
ル信号に応答する書き込み制御信号と第２のイネーブル
信号に応答する書き込み制御信号とがそれぞれに対して
略同一の期間遅れたタイミングで変化するため、各イネ
ーブル信号に対する書き込み制御信号の遅延期間を最適
化できる。
から出力までに経る論理ゲート数と第２のイネーブル信
号が経る論理ゲート数とが同等になり、第１のイネーブ
ル信号に応答する書き込み制御信号と第２のイネーブル
信号に応答する書き込み制御信号とがそれぞれに対して
略同一の期間遅れたタイミングで変化するため、各イネ
ーブル信号に対する書き込み制御信号の遅延期間を最適
化できる。
【００１２】
【実施例】図１は、本発明の書き込み制御回路の回路図
である。この図において、ライトイネーブル信号ＷＥ及
びチップイネーブル信号ＣＥ１、ＣＥ２は、図５と同一
のものであり、アドレスデータに基づいて作成されてデ
ータの書き込み期間の設定及びデータを書き込むメモリ
セルの範囲指定を行うようにしている。
である。この図において、ライトイネーブル信号ＷＥ及
びチップイネーブル信号ＣＥ１、ＣＥ２は、図５と同一
のものであり、アドレスデータに基づいて作成されてデ
ータの書き込み期間の設定及びデータを書き込むメモリ
セルの範囲指定を行うようにしている。
【００１３】ＮＯＲゲート１１は、入力の一方に第１の
チップイネーブル信号ＣＥ１が与えられると共に、他方
にＮＯＲゲート１２の出力が与えられ、ＮＯＲゲート１
２は、入力の一方に第２のチップイネーブル信号ＣＥ２
が与えられると共に、他方に接地電位が与えられる。ま
た、ＮＯＲゲート１３は、入力の一方にインバータ１４
を介してＮＯＲゲート１１の出力が与えられ、入力の他
方にライトイネーブル信号ＷＥが与えられる。この２つ
のＮＯＲゲート１１、１２については、図５と同一構成
を有している。ＮＯＲゲート１５は、入力の一方にＮＯ
Ｒゲート１１の出力がインバータ１６を介して与えら
れ、入力の他方にＮＯＲゲート１３の出力がインバータ
１７を介して与えられる。そして、このＮＯＲゲート１
５の出力が、２段のインバータ１８を通して一定の期間
遅延され、書き込み制御信号φWとして出力される。
チップイネーブル信号ＣＥ１が与えられると共に、他方
にＮＯＲゲート１２の出力が与えられ、ＮＯＲゲート１
２は、入力の一方に第２のチップイネーブル信号ＣＥ２
が与えられると共に、他方に接地電位が与えられる。ま
た、ＮＯＲゲート１３は、入力の一方にインバータ１４
を介してＮＯＲゲート１１の出力が与えられ、入力の他
方にライトイネーブル信号ＷＥが与えられる。この２つ
のＮＯＲゲート１１、１２については、図５と同一構成
を有している。ＮＯＲゲート１５は、入力の一方にＮＯ
Ｒゲート１１の出力がインバータ１６を介して与えら
れ、入力の他方にＮＯＲゲート１３の出力がインバータ
１７を介して与えられる。そして、このＮＯＲゲート１
５の出力が、２段のインバータ１８を通して一定の期間
遅延され、書き込み制御信号φWとして出力される。
【００１４】ライトイネーブル信号ＷＥに応答して変化
する書き込み制御信号φWは、チップイネーブル信号Ｃ
Ｅ１、ＣＥ２が共に活性状態を示すとき、ライトイネー
ブル信号ＷＥの変化のタイミングに対して、インバータ
１８での遅延にＮＯＲゲート１３、１５及びインバータ
１７による遅延を加えた期間だけ遅れたタイミングで変
化する。同様に、チップイネーブル信号ＣＥ１に応答し
て変化する書き込み制御信号φWは、ライトイネーブル
信号ＷＥが活性状態を示すとき、チップイネーブル信号
ＣＥ１の変化のタイミングに対して、インバータ１８で
の遅延にＮＯＲゲート１１、１５及びインバータ１６に
よる遅延を加えた期間だけ遅れて変化する。従って、図
２に示すように、ライトイネーブル信号ＷＥの立ち上が
りに対しては、ＴD1の期間遅れたタイミングで書き込み
制御信号φWが立ち下がり、チップイネーブル信号ＣＥ
１の立ち上がりに対しては、ＴD2の期間遅れたタイミン
グで書き込み制御信号φWが立ち下がるようになる。こ
こで、ライトイネーブル信号ＷＥが出力に至る経路とチ
ップイネーブル信号ＣＥ１が出力に至る経路とを比較す
ると、互いに論理ゲートの段数が同じであるため、ライ
トイネーブル信号ＷＥ及びチップイネーブル信号ＣＥ１
のそれぞれに対する書き込み制御信号φWの遅れは略等
しくなる。
する書き込み制御信号φWは、チップイネーブル信号Ｃ
Ｅ１、ＣＥ２が共に活性状態を示すとき、ライトイネー
ブル信号ＷＥの変化のタイミングに対して、インバータ
１８での遅延にＮＯＲゲート１３、１５及びインバータ
１７による遅延を加えた期間だけ遅れたタイミングで変
化する。同様に、チップイネーブル信号ＣＥ１に応答し
て変化する書き込み制御信号φWは、ライトイネーブル
信号ＷＥが活性状態を示すとき、チップイネーブル信号
ＣＥ１の変化のタイミングに対して、インバータ１８で
の遅延にＮＯＲゲート１１、１５及びインバータ１６に
よる遅延を加えた期間だけ遅れて変化する。従って、図
２に示すように、ライトイネーブル信号ＷＥの立ち上が
りに対しては、ＴD1の期間遅れたタイミングで書き込み
制御信号φWが立ち下がり、チップイネーブル信号ＣＥ
１の立ち上がりに対しては、ＴD2の期間遅れたタイミン
グで書き込み制御信号φWが立ち下がるようになる。こ
こで、ライトイネーブル信号ＷＥが出力に至る経路とチ
ップイネーブル信号ＣＥ１が出力に至る経路とを比較す
ると、互いに論理ゲートの段数が同じであるため、ライ
トイネーブル信号ＷＥ及びチップイネーブル信号ＣＥ１
のそれぞれに対する書き込み制御信号φWの遅れは略等
しくなる。
【００１５】ところで、チップイネーブル信号ＣＥ２に
応答して変化する書き込み制御信号φWについては、ラ
イトイネーブル信号ＷＥあるいはチップイネーブル信号
ＣＥ１に応答する書き込み制御信号φWよりもＮＯＲゲ
ート１２の遅延分だけ余分に遅れることになる。そこ
で、図３は、チップイネーブル信号ＣＥ２についても、
書き込み制御信号φWの遅れが同じとなるようにした書
き込み制御回路の回路図である。
応答して変化する書き込み制御信号φWについては、ラ
イトイネーブル信号ＷＥあるいはチップイネーブル信号
ＣＥ１に応答する書き込み制御信号φWよりもＮＯＲゲ
ート１２の遅延分だけ余分に遅れることになる。そこ
で、図３は、チップイネーブル信号ＣＥ２についても、
書き込み制御信号φWの遅れが同じとなるようにした書
き込み制御回路の回路図である。
【００１６】ＮＯＲゲート２１、２２は、入力の一方に
第１及び第２のチップイネーブル信号ＣＥ１、ＣＥ２が
それぞれ与えられ、入力の他方にＮＯＲゲート２２の出
力及び接地電位が与えられる。そして、ＮＯＲゲート２
３の入力の一方に、インバータ２４を介してＮＯＲゲー
ト１１の出力が与えられ、入力の他方にライトイネーブ
ル信号ＷＥが与えられる。ＮＡＮＤゲート２５は、入力
の一方に遅延回路となる２段のインバータ２６を介して
ＮＯＲゲート２１の出力が与えられ、入力の他方にＮＯ
Ｒゲート２２の出力がインバータ２７を介して与えられ
る。また、ＮＡＮＤゲート２８は、入力の一方にＮＡＮ
Ｄゲート２５の出力がインバータ２９を介して与えら
れ、入力の他方に遅延回路となる２段のインバータ３０
を介してＮＯＲゲート２３の出力が与えられると共に、
その出力がインバータ３１を介して書き込み制御信号φ
Wとして出力される。
第１及び第２のチップイネーブル信号ＣＥ１、ＣＥ２が
それぞれ与えられ、入力の他方にＮＯＲゲート２２の出
力及び接地電位が与えられる。そして、ＮＯＲゲート２
３の入力の一方に、インバータ２４を介してＮＯＲゲー
ト１１の出力が与えられ、入力の他方にライトイネーブ
ル信号ＷＥが与えられる。ＮＡＮＤゲート２５は、入力
の一方に遅延回路となる２段のインバータ２６を介して
ＮＯＲゲート２１の出力が与えられ、入力の他方にＮＯ
Ｒゲート２２の出力がインバータ２７を介して与えられ
る。また、ＮＡＮＤゲート２８は、入力の一方にＮＡＮ
Ｄゲート２５の出力がインバータ２９を介して与えら
れ、入力の他方に遅延回路となる２段のインバータ３０
を介してＮＯＲゲート２３の出力が与えられると共に、
その出力がインバータ３１を介して書き込み制御信号φ
Wとして出力される。
【００１７】ここで、ライトイネーブル信号ＷＥに応答
して変化する書き込み制御信号φWは、チップイネーブ
ル信号ＣＥ１、ＣＥ２が共に活性状態を示すとき、ライ
トイネーブル信号ＷＥの変化のタイミングに対して、Ｎ
ＯＲゲート２３、インバータ３０、３１及びＮＡＮＤゲ
ート２８による遅延分だけ遅れたタイミングで変化す
る。そして、チップイネーブル信号ＣＥ１に応答して変
化する書き込み制御信号φWについては、ライトイネー
ブル信号ＷＥが活性状態を示すとき、チップイネーブル
信号ＣＥ１の変化のタイミングに対して、ＮＯＲゲート
２１、インバータ２６、２９、３１及びＮＡＮＤゲート
２５、２８による遅延分だけ遅れて変化し、同様にして
チップイネーブル信号ＣＥ２に応答して変化する書き込
み制御信号φWについては、チップイネーブル信号ＣＥ
２の変化のタイミングに対して、ＮＯＲゲート２２、イ
ンバータ２７、２９、３１及びＮＡＮＤゲート２５、２
８による遅延分だけ遅れて変化する。
して変化する書き込み制御信号φWは、チップイネーブ
ル信号ＣＥ１、ＣＥ２が共に活性状態を示すとき、ライ
トイネーブル信号ＷＥの変化のタイミングに対して、Ｎ
ＯＲゲート２３、インバータ３０、３１及びＮＡＮＤゲ
ート２８による遅延分だけ遅れたタイミングで変化す
る。そして、チップイネーブル信号ＣＥ１に応答して変
化する書き込み制御信号φWについては、ライトイネー
ブル信号ＷＥが活性状態を示すとき、チップイネーブル
信号ＣＥ１の変化のタイミングに対して、ＮＯＲゲート
２１、インバータ２６、２９、３１及びＮＡＮＤゲート
２５、２８による遅延分だけ遅れて変化し、同様にして
チップイネーブル信号ＣＥ２に応答して変化する書き込
み制御信号φWについては、チップイネーブル信号ＣＥ
２の変化のタイミングに対して、ＮＯＲゲート２２、イ
ンバータ２７、２９、３１及びＮＡＮＤゲート２５、２
８による遅延分だけ遅れて変化する。
【００１８】従って、図４に示すように、ライトイネー
ブル信号ＷＥの立ち上がりに対しては、ＴD1の期間遅れ
たタイミングで書き込み制御信号φWが立ち下がり、チ
ップイネーブル信号ＣＥ１の立ち上がり及びチップイネ
ーブル信号ＣＥ２の立ち下がりに対しては、それぞれＴ
D2及びＴD3の期間遅れたタイミングで書き込み制御信号
φWが立ち下がるようになる。この場合、遅延回路とな
るインバータ２６の遅延量の設定によりＴD2とＴD3とを
等しくし、さらにインバータ３０の遅延量の設定により
ＴD1とＴD2とを等しくすることで、ライトイネーブル信
号ＷＥ及びチップイネーブル信号ＣＥ１、ＣＥ２のそれ
ぞれに対する書き込み制御信号φWの遅れを等しくする
ことができる。
ブル信号ＷＥの立ち上がりに対しては、ＴD1の期間遅れ
たタイミングで書き込み制御信号φWが立ち下がり、チ
ップイネーブル信号ＣＥ１の立ち上がり及びチップイネ
ーブル信号ＣＥ２の立ち下がりに対しては、それぞれＴ
D2及びＴD3の期間遅れたタイミングで書き込み制御信号
φWが立ち下がるようになる。この場合、遅延回路とな
るインバータ２６の遅延量の設定によりＴD2とＴD3とを
等しくし、さらにインバータ３０の遅延量の設定により
ＴD1とＴD2とを等しくすることで、ライトイネーブル信
号ＷＥ及びチップイネーブル信号ＣＥ１、ＣＥ２のそれ
ぞれに対する書き込み制御信号φWの遅れを等しくする
ことができる。
【００１９】尚、遅延回路となるインバータ２６、３０
については、通常のＣＭＯＳインバータでも対応できる
が、書き込み制御信号φWの立ち下がりのみを遅延する
片遅延回路とすると、書き込み制御信号φWの立ち上が
りが必要以上に遅れるのを防止できる。
については、通常のＣＭＯＳインバータでも対応できる
が、書き込み制御信号φWの立ち下がりのみを遅延する
片遅延回路とすると、書き込み制御信号φWの立ち上が
りが必要以上に遅れるのを防止できる。
【００２０】
【発明の効果】本発明によれば、各イネーブル信号に対
する書き込み制御信号の遅れが等しくなり、メモリセル
へのデータの書き込みに要する時間が長くなるのを防止
でき、高速動作に対応可能となると共に、書き込み動作
に時間的余裕を持たせて動作の安定化が図れる。
する書き込み制御信号の遅れが等しくなり、メモリセル
へのデータの書き込みに要する時間が長くなるのを防止
でき、高速動作に対応可能となると共に、書き込み動作
に時間的余裕を持たせて動作の安定化が図れる。
【００２１】また、各イネーブル信号に対する書き込み
制御信号φWの遅れをそれぞれに設定することができる
ため、回路設計の自由度が拡大される。
制御信号φWの遅れをそれぞれに設定することができる
ため、回路設計の自由度が拡大される。
【図１】本発明の書き込み制御回路の一実施例を示す回
路図である。
路図である。
【図２】図１の各イネーブル信号と書き込み制御信号と
のタイミングを示す波形図である。
のタイミングを示す波形図である。
【図３】本発明の書き込み制御回路の他の実施例を示す
回路図である。
回路図である。
【図４】図３の各イネーブル信号と書き込み制御信号と
のタイミングを示す波形図である。
のタイミングを示す波形図である。
【図５】従来の書き込み制御回路を示す回路図である。
【図６】図５の各イネーブル信号と書き込み制御信号と
のタイミングを示す波形図である。
のタイミングを示す波形図である。
１、２、３ ＮＯＲゲート ４、５ インバータ １１、１２、１３、１５、２１、２２ ＮＯＲゲート １４、１６、１７、１８、２４、２６、２７、２９、３
０、３１ インバータ ２５、２８ ＮＡＮＤゲート
０、３１ インバータ ２５、２８ ＮＡＮＤゲート
Claims (3)
- 【請求項１】 行列配置された複数のメモリセルの各列
を書き込みデータの入力回路と選択的に接続するゲート
に、書き込み制御用の信号を与える書き込み制御回路で
あって、第１のイネーブル信号を受ける第１の論理ゲー
トと、この第１の論理ゲートの出力を入力の一方に受け
て第２のイネーブル信号を入力の他方に受ける第２の論
理ゲートと、上記第１の論理ゲートの出力を入力の一方
に受けて上記第２の論理ゲートの出力を入力の他方に受
ける第３の論理ゲートと、上記第３の論理ゲートの出力
を一定の期間遅延する遅延手段と、を備え、上記第１及
び第２のイネーブル信号に応答する書き込み制御信号を
発生することを特徴とする書き込み制御回路。 - 【請求項２】 第３のイネーブル信号を受け、出力を上
記第１の論理ゲートの入力の他方に与える第４の論理ゲ
ート及び、上記第１の論理ゲートの出力を入力の一方に
受けて上記第４の論理ゲートの出力を入力の他方に受け
る第５の論理ゲートを備え、この第５の論理ゲートの出
力を上記第３の論理ゲートの入力の一方に与えることを
特徴とする請求項１記載の書き込み制御回路。 - 【請求項３】 上記第１の論理ゲートの出力を一定の期
間遅延して上記第４の論理ゲートの出力とのタイミング
を整合する第１の遅延手段及び、上記第２の論理ゲート
の出力を一定の期間遅延して上記第５の論理ゲートの出
力とのタイミングを整合する第２の遅延手段を備えたこ
とを特徴とする請求項２記載の書き込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132492A JP2983762B2 (ja) | 1992-05-25 | 1992-05-25 | 書き込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4132492A JP2983762B2 (ja) | 1992-05-25 | 1992-05-25 | 書き込み制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05325562A JPH05325562A (ja) | 1993-12-10 |
| JP2983762B2 true JP2983762B2 (ja) | 1999-11-29 |
Family
ID=15082644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4132492A Expired - Fee Related JP2983762B2 (ja) | 1992-05-25 | 1992-05-25 | 書き込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2983762B2 (ja) |
-
1992
- 1992-05-25 JP JP4132492A patent/JP2983762B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05325562A (ja) | 1993-12-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |