JPH0514358B2 - - Google Patents

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JPH0514358B2
JPH0514358B2 JP58223121A JP22312183A JPH0514358B2 JP H0514358 B2 JPH0514358 B2 JP H0514358B2 JP 58223121 A JP58223121 A JP 58223121A JP 22312183 A JP22312183 A JP 22312183A JP H0514358 B2 JPH0514358 B2 JP H0514358B2
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JP
Japan
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address strobe
strobe signal
signal
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Yoshihiro Takemae
Tomio Nakano
Masao Nakano
Kimiaki Sato
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Fujitsu Ltd
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Fujitsu Ltd
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    • G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode
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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
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Description

【発明の詳細な説明】 発明の技術分野 本発明は、半導体記憶装置に関し、特にダイナ
ミツクランダムアクセスメモリ等においてニブル
モードまたはページモードによる動作を行なう場
合に出力データの時間幅を広くとることができる
ようにした記憶装置に関する。
技術の背景 ダイナミツクランダムアクセスメモリにおい
て、データを読み出す場合等にニブルモードある
いはページモード等の動作を行なうことにより複
数ビツトのデータを高速度で読み出すことができ
る。しかしながら、これらのニブルモードあるい
はページモード等によつてデータ読み出しを行な
う場合には、各ビツトの読み出し信号の時間間隔
が極めて短かくなり、出力データの時間幅がかな
り短かくなる。出力データの時間幅が短すぎると
記憶装置に接続される回路が充分応答することが
できず、データ読み出しを的確に行なうことが不
可能となる。したがつて、ニブルモードあるいは
ページモード等によるデータ読み出しを行なう場
合にも各ビツトの出力データの時間幅が可能な限
り長いことが望ましい。
従来技術と問題点 第１図は、従来形の半導体記憶装置としてのダ
イナミツクランダムアクセスメモリの概略の構成
を示す。同図の記憶装置は、各々複数のメモリセ
ルを含む例えば４つのセルブロツク１，２，３，
４、各セルブロツク１，２，３，４にそれぞれ接
続されたデータバツフア５−１，５−２，５−
３，５−４、および出力バツフア６等によつて構
成される。なお、各データバツフア５−１，５−
２，…，５−４はそれぞれ例えばフリツプフロツ
プを基本とする回路によつて構成される。第１図
の記憶装置においては、図示しないローデコーダ
およびコラムデコーダによつて選択された各セル
ブロツク１，２，３，４内のメモリセルから読み
出されたデータがそれぞれ各データバツフア５−
１，５−２，５−３，５−４に一時記憶される。
そして、例えばコラムアドレス信号の一部、即ち
第１図の記憶装置においては２ビツト、の情報に
基づき各データバツフア５−１，５−２，５−
３，５−４のうちの１個が選択されて１ビツトの
データ出力バツフア６を介して出力データDputと
して取り出される。
ところで、上述のような構成を有する記憶装置
において、各データバツフア５−１，５−２，５
−３，５−４を縦続接続してシフトレジスタを構
成し、各セルブロツク１，２，３，４から読み出
されたデータを高速度で取り出すことが可能であ
り、このような動作モードをニブルモードと称し
ている。
即ち、第２図に示すように、ニブルモードの動
作時は反転ローアドレスストローブ信号が
低レベルとなつてそのときのアドレス信号をロー
アドレスとして取り込み確定した後、反転コラム
アドレスストロープ信号がオンオフを繰り
返すことにより各セルブロツク１，２，３，４か
らのデータが順次出力される。
したがつて、ニブルモードの動作においては、
１ビツトごと行及び列両方のアドレス選択を行な
う通常の読み出し動作に比較して極めて高速度の
読み出しを行なうことができる。
ところが、前記従来形の記憶装置においては、
ニブルモード動作時におけるデータ出力Dputのリ
セツトを反転コラムアドレス信号の立ち上
がり時点で行なつていたため、各ビツトの出力デ
ータのデータ幅Ｔがかなり短くなり、記憶装置に
接続された回路が該出力データDputを取り込むこ
とがかなり困難であり、したがつて実際上ニブル
モードの機能が充分活用されないという不都合が
あつた。特に、最近のランダムアクセスメモリに
おいては、反転コラムアドレスストローブ信号
CASのオンオフ切り換えのサイクルタイムは40
ないし50nsと短かく、したがつてニブルモードに
おいては出力データDputの有効な時間幅Ｔが15な
いし20nsと極めて狭くなつていた。
このような、不都合を除去し、出力データの有
効時間幅を広げる方法として、従来出力データの
リセツトを反転コラムアドセスストローブ信号
CASの立ち下がり時点で行なう記憶装置が知ら
れている（例えば、米国インテル社の2716型
16KRAM）。
このように記憶装置においては、出力データの
時間幅をかなり拡大することが可能であるが、例
えば第３図に示すように複数のメモリチツプ７，
８，９，１０を結合して大容量のメモリシステム
を構成した場合には複数のメモリチツプの出力が
互いに競合するという不具合があつた。即ち、第
３図のメモリシステムにおいては、メモリチツプ
７および９が出力線Ｄ１を共用しており、共通の
反転ローアドレスストローブ信号１が印加
されて、またメモリチツプ８および１０は出力線
Ｄ２を共用しておりかつ共通の反転ローアドレス
ストローブ信号２が印加されている。さら
に、メモリチツプ７および８には共通の反転コラ
ムアドレスストローブ信号１が、メモリチ
ツプ９および１０には共通の反転コラムアドレス
ストローブ信号２がそれぞれ入力されてい
る。
第３図のメモリシステムにおいては、例えばニ
ブルモードによつてメモリチツプ７および９から
順次データを読み出す場合には、第４図に示すよ
うに、反転ローアドレスストローブ信号１
が低レベルになつた後反転コラムアドレスストロ
ーブ信号１がオンオフを繰り返す。そして、
メモリチツプ７から読み出しが終了すると反てロ
ーアドレスストローブ信号１がいつたん高
レベルになつた後再び低レベルになり、かつ反転
コラムアドレスストローブ信号２がオンオ
フを繰り返す。このような動作によつて共通のデ
ータ線Ｄ１上にメモリチツプ７からの出力LSI１
およびメモリチツプ９からの出力LSI３が順次出
力される。ところがこの場合、第４図から明らか
なように、メモリチツプの出力を反転コラムアド
レスストローブ信号の立ち下がり時点でリセツト
しているため、メモリチツプ７の出力LSI１が反
転コラムアドレスストローブ信号１のオン
オフ終了後も出力されたままとなり、反転コラム
アドレスストローブ信号１が次に立ち下が
る時点まで保持される。同様にしてメモリチツプ
９の出力LSI３も反転コラムアドレスストローブ
信号２の立ち下がり時点まで保持されるか
ら、出力線Ｄ１を共用するメモリチツプ７および
９の出力が競合することになる。したがつて、反
転コラムアドレスストローブ信号の立ち下がりの
時点で出力データをリセツトするメモリ装置は、
出力線を共用する複数個のメモリチツプによつて
構成されるメモリシステムには用いることができ
ないという不都合があつた。
以上の問題は、行アドレスを確定した状態で反
転コラムアドレスストローブ信号立下り時に列ア
ドレスを取り込んで逐時データ出力する所謂ペー
ジモード動作においても全く同様に当てはまるも
のである。
発明の目的 本発明の目的は、前述の従来形における問題点
に鑑み、半導体記憶装置において、ニブルモード
またはページモード等による動作時のデータ出力
の時間幅を拡大すると共に、出力線を共有する複
数個のメモリチツプによつて構成されるメモリシ
ステムを構成した場合にも各メモリチツプの出力
データが競合しないようにすることにある。
発明の構成 そしてこの目的は、本発明によれば、第１のア
ドレスストローブ信号をアクテイブ状態としたま
ま第２のアドレスストローブ信号をアクテイブ状
態とスタンバイ状態に逐次切り換えることによつ
て逐次データ出力を行なう動作モードを具備し、
前記第１のアドレスストローブ信号がアクテイブ
状態の間は前記第２のアドレスストローブ信号の
アクテイブ状態への切換えに応じて先のデータ出
力を一旦リセツトしてからデータ出力を行なうよ
うにし、且つデータ出力のリセツト動作を第１及
び第２のアドレスストローブ信号が共にスタンバ
イ状態に切換えられたときにも行なうようにした
ことを特徴とする半導体記憶装置を提供すること
によつて達成される。
発明の実施例 以下、図面により本発明の実施例を説明する。
本発明の１実施例に係わる半導体記憶装置は、例
えば第１図の記憶装置において出力バツフア６が
後述（第７図）の回路に置き代えられてなる構成
を有する。そして、本発明に係わる半導体記憶装
置の好ましい実施態様においては、ニブルモード
またはページモードによる動作時に出力データを
ローアドレスストローブ信号およびコラムアドレ
スストローブ信号の排他的論理和演算によつて得
られた信号に基づきリセツトする。即ち、第５図
に示すように、反転ローアドレスストローブ信号
RASが低レベルになつた後、反転コラムアドレ
スストローブ信号がいつたん低レベルにな
るとその立ち下り時点から所定時間遅延してから
出力データDputが出力される。そして、この出力
データDputはローアドレスストローブ信号とコラ
ムアドレスストローブ信号の排他的論理和演算に
よつて得られた信号EORの立ち下りでリセツト
される。したがつて、次に反転コラムアロドレス
ストローブ信号が低レベルとなると先のデ
ータ出力を一旦リセツトしてから上記所定時間遅
延後に出力データDputが出力される。その後反転
コラムアドレスストローブ信号が再び高レ
ベルとなつた場合に反転ローアドレスストローブ
信号が既に高レベルであれば前者の立
ち上りに応答して該出力データDputはリセツトさ
れる。したがつて、このようなリセツト方法を用
いることにより、反転ローアドレスストローブ信
号がアクテイブの場合、即ち低レベルの場
合は反転コラムアドレスストローブ信号の立ち下
がり（アクテイブ状態への移行）時点で先の出力
データDputが一旦リセツトしてから有効データが
出力れ、反転ローアドレスストローブ信号
のスタンバイ時即ち高レベルの場合は反転コラム
アドレスストローブ信号の立ち上がり時点で出力
データがリセツトされ、従来形のダイナミツクラ
ンダムアクセスメモリと互換性を保ちながら出力
データの時間幅を拡大することが可能になる。な
お、第５図において波形Ａは反転コラムアドレス
ストローブ信号の立ち上がりで出力信号を
リセツトする従来形のメモリ装置における出力波
形を示し、波形Ｂは反転コラムアドレスストロー
ブ信号の立ち下がり時点で出力データをリ
セツトする従来形のメモリ装置における出力デー
タの波形を示す。また信号CL，CL′，Ｒについて
は後述の実施例で説明する。
第６図は、上述した本発明の１実施例に係わる
半導体記憶装置を複数個用いて前述の第３図に示
す回路によつて構成されたメモリシステムの動作
を示す。第６図においては、反転ローアドレスス
トローブ信号１が低レベルになつた後、ま
ず反転コラムアドレスストローブ信号１が
オンオフをくり返す。この時のメモリチツプ７の
出力LSI１は、第６図に示すように、反転ローア
ドレスストローブ信号１が高レベルとなり
かつ反転コラムアドレスストローブ信号１
が高レベルとなつた後は出力されない。また反転
コラムアドレスストローブ信号２がオンオ
フをくり返す場合にも、メモリチツプ９の出力
LSI３は該反転コラムアドレスストローブ信号
CAS２が最初に低レベルとなる時点以前には出
力されない。したがつて、出力線Ｄ１を共用する
２つのメモリチツプ７および９の出力が競合する
ことはない。
第７図は、本発明の１実施例に係わる半導体記
憶装置に用いられている出力バツフアの詳細な構
成を示す。同図の出力バツフアは、トランジスタ
Ｑ１からＱ１０等によつて構成されるバツフア部
１１とトランジスタＱ１１からＱ２６等によつて
構成されるリセツト信号発生回路部１２とを具備
する。
第７図の出力バツフアにおいて、バツフア部１
１のデータバスDBおよびは、例えばニブル
モード機能付き半導体記憶装置の場合図示しない
各セルブロツクのデータバツフアによつて構成さ
れるシフトレジスタの出力に接続される。そし
て、クロツクパルスCL′が高レベルの時に各デー
タバツフアDBおよびの出力がそれぞれトラ
ンジスタＱ１およびＱ６を介して各トランジスタ
Ｑ２およびＱ３のゲートに印加される。クロツク
信号CL′は反転ローアドレスストローブ信号
がアクテイブ状態（低レベル）で、反転コラムア
ドレスストローブ信号が立下つた後、デー
タ出力可能となる所定時間遅延の後に立ち上り高
レベルとなり、且つ反転コラムアドレスストロー
ブ信号が高レベルに移行してからはフロー
テイング状態で高レベルを保つ。第６図を参照し
て、クロツク信号CLは２つのストローブ信号
RAS及びがアクテイブ状態となり、読出し
状態でデータ出力可能のときに高レベルとなり、
後者（）の立ち上りに応じて立ち下る従来
装置（第５図Ａの出力形式のもの）でも使われて
いる内部クロツク信号である。上記のクロツク信
号CL′はこのクロツク信号CLと類似のもので、た
だ反転コラムアドレスストローブ信号の立
上り後は、フローテイング状態で高レベルを保
ち、以下に説明のバツフア回路１１のリセツト動
作によつて始めて低レベルになるものである。そ
して、例えばデータバスDBが高レベルデータバ
スが低レベルであるものとするとクロツク信
号CL′が高レベルとなることによつてトランジス
タＱ５がオン、トランジスタＱ４がオフとなるか
ら、出力回路のトランジスタＱ９のデートが低レ
ベルとなり該トランジスタＱ９がカツトオフし、
トランジスタＱ１０のゲートが高レベルとなり該
トランジスタＱ１０がオン状態となる。したがつ
て出力データDputとして例えば低レベルの信号が
出力される。クロツク信号CL′がフローテイング
状態でも高レベルに保たれる限りこの出力状態が
維持される。
ところで、リセツト信号発生回路部１２におい
ては、反転ローアドレスストローブ信号お
よび反転コラムアドレスストローブ信号が
共に高レベルの場合にはトランジスタＱ２１およ
びＱ２６が共にオンとなり、トランジスタＱ２３
およびＱ２４のゲート電圧が共に低レベルとな
る。したがつて、これらのトランジスタＱ２３お
よびＱ２４が共にカツトオフするからトランジス
タＱ１６のゲートが高レベルとなる。これによ
り、トランジスタＱ１６がオンとなり、両ストロ
ーブ信号の排他的論理和出力EORが低レベルと
なつてトランジスタＱ１８がカツトオフ状態とな
る。この状態でクロツクパルスCLが低レベルで
あればリセツト信号出力Ｒが高レベルとなる。ま
た、反転ローアドレスストローブ信号およ
び反転コラムアドレス信号が共に低レベル
の場合は、トランジスタＱ１２およびＱ１３が共
にカツトオフしトランジスタＱ１５のゲート電圧
が高レベルとなる。したがつて、トランジスタＱ
１５がオンとなり、EOR信号出力端即ちトラン
ジスタＱ１８のゲート電圧を低レベルに引き下げ
て該トランジスタＱ１８をカツトオフ状態とす
る。したがつて、この場合にもクロツクパルス
CLが低レベルであればリセツト信号出力Ｒが高
レベルとなる。一方、反転ローアドレスストロー
ブ信号および反転コラムアドレススストロ
ーブ信号の一方が高レベル、他方が低レベ
ルである場合にはトランジスタＱ１５およびＱ１
６のゲート電圧は共に低レベルとなり、これらの
トランジスタＱ１５およびＱ１６が共にカツトオ
フ状態となる。したがつて、反転排他的論理和出
力EORが高レベルでトランジスタＱ１８がオン
となり、出力Ｒが低レベルとなる。以上から明ら
かなように、第７図のリセツト信号発生回路部１
２は各信号およびのイクスクルーシブ
ノア回路として動作する部分を含み、出力データ
有効となつた後両ストローブ信号，が
アクテイブ状態の間高レベルであるクロツク信号
CLで規定される期間及びEOR出力が高レベルで
ある期間以外でリセツト信号Ｒを出力する。
上述のリセツト信号発生回路部１２の出力Ｒが
高レベルの場合には、バツフア部１１のトランジ
スタＱ７およびＱ８が共にオンとなる。したがつ
て出力トランジスタＱ９およびＱ１０のゲートが
共に低レベルとなりこれらのトランジスタＱ９お
よびＱ１０が共にカツトオフ状態となり、出力端
子は高インピーダンス状態となる。即ち、第７図
の出力バツフア回路を第１図のメモリ装置の出力
バツフア６と置き換えて使用することにより、ク
ロツクパルスCLが一時的に高レベルとなつた時
点でデータバツフアからトランジスタＱ４および
Ｑ５で構成されるフリツプフロツプ回路にとり込
まれた情報がリセツト信号Ｒの立ち上がり時点で
リセツトされ、同時にクロツク信号CL′はフロー
テイング高レベル状態から低レベルとなり、以後
出力端子が高インピダンス状態となることが分
る。第７図の回路において、リセツト信号発生回
路部１２の出力段に設けられたトランジスタＱ１
９は、クロツクパルスCLが高レベルの時にバツ
フア部１１の出力データがリセツトされることを
防止するために設けられたものである。
発明の効果 このように、本発明によれば、ニブルモードま
たはページモードによる動作時に出力データのリ
セツトをローアドレスストローブ信号およびコラ
ムアドレスストローブ信号の排他的論理和演算に
よつて得られた信号に基づいて行なうから、出力
データの時間幅を充分に長くすることができると
共に、出力線を共用する複数のメモリチツプによ
つて構成されたメモリシステムにおいても出力デ
ータの競合を生ずることがなくなる。
【図面の簡単な説明】
第１図は、従来形の半導体記憶装置の概略の構
成を示すブロツク回路図、第２図は第１図の記憶
装置の動作を説明するための波形図、第３図は複
数のメモリチツプを用いたメモリシステムの構成
を示すブロツク回路図、第４図は第３図のメモリ
システムの動作を示す波形図、第５図は本発明の
１実施例に係わる半導体記憶装置の動作を示す波
形図、第６図は本発明の１実施例に係わる半導体
記憶装置のメモリチツプを複数個用いて構成した
メモリシステムの動作を示す波形図、そして第７
図は本発明の１実施例に係わる半導体記憶装置に
用いられている出力バツフアの詳細な回路構成を
示す電気回路図である。 １，２，３，４；セルブロツク、５−１，５−
２，５−３，５−４；データバツフア、５；シフ
トレジスタ、６；出力バツフア、７，８，９，１
０；メモリチツプ、１１；バツフア部、１２；リ
セツト信号発生回路部、Ｑ１，Ｑ２，…，Ｑ２
６；トランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １ 第１のアドレスストローブ信号をアクテイブ
    にしたまま、第２のアドレスストローブ信号をア
    クテイブ状態とスタンバイ状態とに逐次切り換え
    ることにより逐次データ出力を行うモードを有
    し、 出力すべきデータを一時記憶するデータバツフ
    ア５−１，５−２，５−３，５−４と、 前記データバツフア５−１，５−２，５−３，
    ５−４の出力側に設けられた出力バツフア１１
    と、 前記第１および第２のアドレスストローブ信号
    が共にアクテイブ状態であるとき、または、前記
    第１および第２のアドレスストローブ信号が共に
    スタンバイ状態であるときに第１のレベルとな
    り、前記第１および第２のアドレスストローブ信
    号の一方のみがアクテイブ状態であるときに第２
    のレベルとなる制御信号を出力する制御回路とを
    有し、 前記第１のアドレスストローブ信号がアクテイ
    ブであるときに、前記第２のアドレスストローブ
    信号がアクテイブになつた後、所定の遅延時間の
    後、前記データバツフアに保持されたデータを出
    力開始し、その後で、前記制御信号が前記第２の
    レベルから前記第１のレベルへ切り替わるとき
    に、前記データの出力を終了すると共に、少なく
    とも次のデータが前記データバツフアに転送され
    るまでの間、前記出力バツフアをハイインピーダ
    ンス状態に制御することを特徴とする半導体記憶
    装置。
JP58223121A 1983-11-29 1983-11-29 半導体記憶装置 Granted JPS60117492A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP58223121A JPS60117492A (ja) 1983-11-29 1983-11-29 半導体記憶装置
KR1019840007225A KR900007225B1 (ko) 1983-11-29 1984-11-17 출력데이타의 주기가 증가된 반도체 메모리장치
US06/674,313 US4707811A (en) 1983-11-29 1984-11-23 Semiconductor memory device having extended period for outputting data
EP19840308237 EP0143647B1 (en) 1983-11-29 1984-11-28 Semiconductor memory device
DE8484308237T DE3485174D1 (de) 1983-11-29 1984-11-28 Halbleiterspeicheranordnung.

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JP58223121A JPS60117492A (ja) 1983-11-29 1983-11-29 半導体記憶装置

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Publication Number Publication Date
JPS60117492A JPS60117492A (ja) 1985-06-24
JPH0514358B2 true JPH0514358B2 (ja) 1993-02-24

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ID=16793141

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US (1) US4707811A (ja)
EP (1) EP0143647B1 (ja)
JP (1) JPS60117492A (ja)
KR (1) KR900007225B1 (ja)
DE (1) DE3485174D1 (ja)

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