JPH06103773A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06103773A JPH06103773A JP4246188A JP24618892A JPH06103773A JP H06103773 A JPH06103773 A JP H06103773A JP 4246188 A JP4246188 A JP 4246188A JP 24618892 A JP24618892 A JP 24618892A JP H06103773 A JPH06103773 A JP H06103773A
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Abstract
(57)【要約】
【目的】 本発明の目的は、読出し系と書込み系とでそ
れぞれ専用のコモンデータ線を有する半導体集積回路の
データ読出しにおいて、本来書込み専用とされるコモン
データ線の有効利用を図ることにある。 【構成】 読出し専用コモンデータ線４１〜４４に結合
されたビット線とは異なるビット線を書込み専用コモン
データ線５３，５４に結合させるためのＭＯＳトランジ
スタ３０を設け、本来書込み専用とされるコモンデータ
線５３，５４をデータ読出しにも利用することにより、
当該コモンデータ線５３，５４の有効利用を図るととも
に、多ビット読出しを可能とする。
れぞれ専用のコモンデータ線を有する半導体集積回路の
データ読出しにおいて、本来書込み専用とされるコモン
データ線の有効利用を図ることにある。 【構成】 読出し専用コモンデータ線４１〜４４に結合
されたビット線とは異なるビット線を書込み専用コモン
データ線５３，５４に結合させるためのＭＯＳトランジ
スタ３０を設け、本来書込み専用とされるコモンデータ
線５３，５４をデータ読出しにも利用することにより、
当該コモンデータ線５３，５４の有効利用を図るととも
に、多ビット読出しを可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置、さら
にはそれに含まれるメモリセルアレイからの多ビットデ
ータ読出し技術に関し、例えばダイナミック型メモリセ
ルを含んで成るダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭと略記する）に適用して有効な技術に関
する。
にはそれに含まれるメモリセルアレイからの多ビットデ
ータ読出し技術に関し、例えばダイナミック型メモリセ
ルを含んで成るダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭと略記する）に適用して有効な技術に関
する。
【０００２】
【従来の技術】半導体メモリは、２進の１と０の形でデ
ータを記憶するために複数のメモリセルをアレイ状に配
列して成るメモリセルアレイを含み、メモリに与えられ
るロウとカラムのアドレスによって、ある特定のセルを
アクセスすることにより、各メモリセルへデータを書込
んだり、各メモリセルからデータを読出すことができ
る。すなわち、ロウアドレスとカラムアドレスによりそ
れぞれ選択されるワード線とビット線とにより、特定の
メモリセルがアクセスされる。これにより、当該メモリ
セルに記憶されている２進データを読出すことができ、
またこれとは逆に当該メモリセルにデータを書込むこと
ができる。ビット線はカラム選択スイッチ回路によって
選択的にコモンデータ線に結合される。コモンデータ線
にはデータ入出力回路が結合され、このデータ入出力回
路を介して外部との間でデータのやり取りが可能とされ
る。コモンデータ線は、データ書込み系と読出し系とで
共有することができるが、高速読出しを可能とするた
め、コモンデータ線を、読出し系と書込み系とに分け、
読出し系の容量を低減するようにしたものがある。つま
り、メモリセルからの読出しデータは、読出し専用のコ
モンデータ線に伝達され、メモリセルへの書込みデータ
は書込み専用のコモンデータ線を介してメモリセルに伝
達されるようになっている。
ータを記憶するために複数のメモリセルをアレイ状に配
列して成るメモリセルアレイを含み、メモリに与えられ
るロウとカラムのアドレスによって、ある特定のセルを
アクセスすることにより、各メモリセルへデータを書込
んだり、各メモリセルからデータを読出すことができ
る。すなわち、ロウアドレスとカラムアドレスによりそ
れぞれ選択されるワード線とビット線とにより、特定の
メモリセルがアクセスされる。これにより、当該メモリ
セルに記憶されている２進データを読出すことができ、
またこれとは逆に当該メモリセルにデータを書込むこと
ができる。ビット線はカラム選択スイッチ回路によって
選択的にコモンデータ線に結合される。コモンデータ線
にはデータ入出力回路が結合され、このデータ入出力回
路を介して外部との間でデータのやり取りが可能とされ
る。コモンデータ線は、データ書込み系と読出し系とで
共有することができるが、高速読出しを可能とするた
め、コモンデータ線を、読出し系と書込み系とに分け、
読出し系の容量を低減するようにしたものがある。つま
り、メモリセルからの読出しデータは、読出し専用のコ
モンデータ線に伝達され、メモリセルへの書込みデータ
は書込み専用のコモンデータ線を介してメモリセルに伝
達されるようになっている。
【０００３】上記のように、読出し専用のコモンデータ
線と、書込み専用のコモンデータ線とを備えた半導体メ
モリについて記載されたものとしては、特願平０１−０
６５８４１号がある。
線と、書込み専用のコモンデータ線とを備えた半導体メ
モリについて記載されたものとしては、特願平０１−０
６５８４１号がある。
【０００４】
【発明が解決しようとする課題】上記のように、読出し
系と書込み系とでそれぞれ専用のコモンデータ線を有す
る半導体集積回路において、マルチビットテスト等の多
ビット出力が行われる場合があるが、そのような場合、
読出し専用コモンデータ線はデータ読出しに使用される
が、書込み専用コモンデータ線は全く使用されない。
系と書込み系とでそれぞれ専用のコモンデータ線を有す
る半導体集積回路において、マルチビットテスト等の多
ビット出力が行われる場合があるが、そのような場合、
読出し専用コモンデータ線はデータ読出しに使用される
が、書込み専用コモンデータ線は全く使用されない。
【０００５】本発明の目的は、読出し系と書込み系とで
それぞれ専用のコモンデータ線を有する半導体集積回路
のデータ読出しにおいて、本来書込み専用とされるコモ
ンデータ線の有効利用を図ることにある。
それぞれ専用のコモンデータ線を有する半導体集積回路
のデータ読出しにおいて、本来書込み専用とされるコモ
ンデータ線の有効利用を図ることにある。
【０００６】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００８】すなわち、複数のメモリセルと、このメモ
リセルに対応して設けられた複数のビット線と、読出し
モード時のカラム選択により上記ビット線が選択的に結
合される第１コモンデータ線と、書込みモード時のカラ
ム選択により上記ビット線が選択的に結合される第２コ
モンデータ線とを含んで半導体記憶装置が構成されると
き、上記第１コモンデータ線に結合されたビット線とは
異なるビット線を上記第２コモンデータ線に結合させる
ことによって、当該第２コモンデータ線をデータ読出し
に使用するモードを形成するための多ビット読出し制御
回路を設けるものである。
リセルに対応して設けられた複数のビット線と、読出し
モード時のカラム選択により上記ビット線が選択的に結
合される第１コモンデータ線と、書込みモード時のカラ
ム選択により上記ビット線が選択的に結合される第２コ
モンデータ線とを含んで半導体記憶装置が構成されると
き、上記第１コモンデータ線に結合されたビット線とは
異なるビット線を上記第２コモンデータ線に結合させる
ことによって、当該第２コモンデータ線をデータ読出し
に使用するモードを形成するための多ビット読出し制御
回路を設けるものである。
【０００９】
【作用】上記した手段によれば、上記多ビット読出し制
御回路は、上記第１コモンデータ線に結合されたビット
線とは異なるビット線を、上記第２コモンデータ線に選
択的に結合させ、当該第２コモンデータ線をデータ読出
しに使用する。このことが、読出し系と書込み系とでそ
れぞれ専用のコモンデータ線を有する半導体集積回路の
データ読出しにおいて、読出し専用コモンデータ線の有
効利用を達成する。
御回路は、上記第１コモンデータ線に結合されたビット
線とは異なるビット線を、上記第２コモンデータ線に選
択的に結合させ、当該第２コモンデータ線をデータ読出
しに使用する。このことが、読出し系と書込み系とでそ
れぞれ専用のコモンデータ線を有する半導体集積回路の
データ読出しにおいて、読出し専用コモンデータ線の有
効利用を達成する。
【００１０】
【実施例】図３には本発明の一実施例であるＤＲＡＭが
示される。
示される。
【００１１】同図に示されるＤＲＡＭは、特に制限され
ないが、公知の半導体集積回路製造技術によってシリコ
ン基板のような一つの半導体基板に形成されている。
ないが、公知の半導体集積回路製造技術によってシリコ
ン基板のような一つの半導体基板に形成されている。
【００１２】図３において、２４は複数個のダイナミッ
ク型メモリセルをマトリクス配置して成るメモリセルア
レイであり、このメモリセルの選択端子はロウ方向毎に
ワード線に結合され、メモリセルのデータ入力端子はカ
ラム方向毎に相補データ線に結合される。そしてそれぞ
れの相補データ線は、相補データ線に１対１で結合され
た複数個のカラム選択スイッチを含むＹ選択スイッチ回
路２７を介して相補コモンデータ線に共通接続される。
ク型メモリセルをマトリクス配置して成るメモリセルア
レイであり、このメモリセルの選択端子はロウ方向毎に
ワード線に結合され、メモリセルのデータ入力端子はカ
ラム方向毎に相補データ線に結合される。そしてそれぞ
れの相補データ線は、相補データ線に１対１で結合され
た複数個のカラム選択スイッチを含むＹ選択スイッチ回
路２７を介して相補コモンデータ線に共通接続される。
【００１３】本実施例ＤＲＡＭでは、特に制限されない
が、アドレスマルチプレクス方式が採用され、ロウ及び
カラムアドレス入力信号を、それらのタイミングをずら
すことにより共通のアドレス端子から取込むようにして
いる。すなわちＸアドレスラッチ及びＸデコーダ２２
と、Ｙアドレスラッチ及びＹデコーダ２６の前段にはア
ドレスマルチプレクサ２１が配置され、アドレスバッフ
ァ２０を介して取込まれるアドレス信号が、アドレスマ
ルチプレクサ２１によりＸアドレスラッチ及びＸデコー
ダ２２と、Ｙアドレスラッチ及びＹデコーダ２６とに振
分けられる。このようなアドレス入力を円滑に行うため
ロウアドレスストローブ信号ＲＡＳ＊（＊はロウアクテ
ィブ又は信号反転を示す）及びカラムアドレスストロー
ブ信号ＣＡＳ＊の２種類のクロック信号を外部から与え
るようにしている。一つのメモリサイクル（ＲＡＳ＊ク
ロックの１周期）中に読出し、あるいは書込みの一方の
動作のみを可能とするため、ＲＡＳ＊クロックの立下り
時点でロウアドレスを、ＣＡＳ＊クロックの立下り時点
でカラムアドレスを内部回路に取込むようにし、ライト
イネーブル信号ＷＥ＊の状態によって当該サイクルが書
込みサイクルであるか、読出しサイクルであるかの判断
を可能としている。また、アウトプットイネーブル信号
ＯＥ＊が、ローレベルにアサートされることによって、
データ入出力回路２８を介してメモリ読出しデータが外
部に出力可能とされる。そのような制御は、制御部２５
によって行われる。
が、アドレスマルチプレクス方式が採用され、ロウ及び
カラムアドレス入力信号を、それらのタイミングをずら
すことにより共通のアドレス端子から取込むようにして
いる。すなわちＸアドレスラッチ及びＸデコーダ２２
と、Ｙアドレスラッチ及びＹデコーダ２６の前段にはア
ドレスマルチプレクサ２１が配置され、アドレスバッフ
ァ２０を介して取込まれるアドレス信号が、アドレスマ
ルチプレクサ２１によりＸアドレスラッチ及びＸデコー
ダ２２と、Ｙアドレスラッチ及びＹデコーダ２６とに振
分けられる。このようなアドレス入力を円滑に行うため
ロウアドレスストローブ信号ＲＡＳ＊（＊はロウアクテ
ィブ又は信号反転を示す）及びカラムアドレスストロー
ブ信号ＣＡＳ＊の２種類のクロック信号を外部から与え
るようにしている。一つのメモリサイクル（ＲＡＳ＊ク
ロックの１周期）中に読出し、あるいは書込みの一方の
動作のみを可能とするため、ＲＡＳ＊クロックの立下り
時点でロウアドレスを、ＣＡＳ＊クロックの立下り時点
でカラムアドレスを内部回路に取込むようにし、ライト
イネーブル信号ＷＥ＊の状態によって当該サイクルが書
込みサイクルであるか、読出しサイクルであるかの判断
を可能としている。また、アウトプットイネーブル信号
ＯＥ＊が、ローレベルにアサートされることによって、
データ入出力回路２８を介してメモリ読出しデータが外
部に出力可能とされる。そのような制御は、制御部２５
によって行われる。
【００１４】ワードドライバ２３は、それの前段に配置
されたＸアドレスラッチ及びＸデコーダ２２のデコード
に基づいてメモリセルアレイ２４のワード線を選択レベ
ルに駆動する。そしてＹアドレスラッチ及びＹデコーダ
２６のデコード出力に基づいてＹ選択スイッチ回路２７
が駆動され、これにより特定されるメモリセルからのデ
ータ読出し若しくはデータ書込みが可能とされる。デー
タ入出力回路２８にはメインアンプなどが含まれ、この
メインアンプを介して読出しデータの外部送出が可能と
される。
されたＸアドレスラッチ及びＸデコーダ２２のデコード
に基づいてメモリセルアレイ２４のワード線を選択レベ
ルに駆動する。そしてＹアドレスラッチ及びＹデコーダ
２６のデコード出力に基づいてＹ選択スイッチ回路２７
が駆動され、これにより特定されるメモリセルからのデ
ータ読出し若しくはデータ書込みが可能とされる。デー
タ入出力回路２８にはメインアンプなどが含まれ、この
メインアンプを介して読出しデータの外部送出が可能と
される。
【００１５】図１には上記Ｙ選択スイッチ回路２７、及
びその周辺部の詳細な構成が示される。
びその周辺部の詳細な構成が示される。
【００１６】図１において、６０は代表的に示されるワ
ード線であり、このワード線６０に交差するように複数
のビット線７１，７２，７３，７４が配置される。ここ
で、ビット線７１，７２、及び７３，７４はそれぞれ代
表的に示される相補ビット線対とされる。ワード線６
０、及びビット線７２，７４にはｎチャンネル型ＭＯＳ
トランジスタ１１Ａ，１１Ｂが結合され、このＭＯＳト
ランジスタ１１Ａ，１１Ｂに、ダイナミック型メモリセ
ルを形成するための電荷蓄積容量１２Ａ，１２Ｂが直列
接続されている。ワード線６０が選択レベルに駆動され
ると、ＭＯＳトランジスタ１１Ａ，１１Ｂがオンされ、
上記電荷蓄積容量１２Ａ，１２Ｂへのデータ書込み、若
しくは読出しが可能とされる。ビット線７１，７２、及
び７３，７４の電位差信号はｎチャンネル型ＭＯＳトラ
ンジスタ１３Ａ，１４Ａ、及び１３Ｂ，１４Ｂによって
受けられる。このＭＯＳトランジスタ１３Ａ，１４Ａ、
及び１３Ｂ，１４Ｂは、それぞれｎチャンネル型ＭＯＳ
トランジスタ１５Ａ，１６Ａ、及び１５Ｂ，１６Ｂを介
して読出し専用のコモンデータ線４２，４１、及び４
４，４３に結合される。Ｙアドレスラッチ及びＹデコー
ダ２６の出力信号Ａがハイレベルにアサートされたと
き、ＭＯＳトランジスタ１６Ａ，１５Ａがオンされるこ
とによってビット線７１，７２のデータが読出し専用コ
モンデータ線４１，４２に伝達される。同様に、Ｙアド
レスラッチ及びＹデコーダ２６の出力信号Ｂがハイレベ
ルにアサートされたとき、ＭＯＳトランジスタ１６Ｂ，
１５Ｂがオンされることによってビット線７３，７４の
データが読出し専用コモンデータ線４３，４４に伝達さ
れる。この読出し専用コモンデータ線４１乃至４４のデ
ータは、図２に示されるように、当該読出し専用コモン
データ線４１乃至４４に結合された読出しアンプ１００
によって増幅された後に、出力バッファなどを介して外
部に出力可能とされる。
ード線であり、このワード線６０に交差するように複数
のビット線７１，７２，７３，７４が配置される。ここ
で、ビット線７１，７２、及び７３，７４はそれぞれ代
表的に示される相補ビット線対とされる。ワード線６
０、及びビット線７２，７４にはｎチャンネル型ＭＯＳ
トランジスタ１１Ａ，１１Ｂが結合され、このＭＯＳト
ランジスタ１１Ａ，１１Ｂに、ダイナミック型メモリセ
ルを形成するための電荷蓄積容量１２Ａ，１２Ｂが直列
接続されている。ワード線６０が選択レベルに駆動され
ると、ＭＯＳトランジスタ１１Ａ，１１Ｂがオンされ、
上記電荷蓄積容量１２Ａ，１２Ｂへのデータ書込み、若
しくは読出しが可能とされる。ビット線７１，７２、及
び７３，７４の電位差信号はｎチャンネル型ＭＯＳトラ
ンジスタ１３Ａ，１４Ａ、及び１３Ｂ，１４Ｂによって
受けられる。このＭＯＳトランジスタ１３Ａ，１４Ａ、
及び１３Ｂ，１４Ｂは、それぞれｎチャンネル型ＭＯＳ
トランジスタ１５Ａ，１６Ａ、及び１５Ｂ，１６Ｂを介
して読出し専用のコモンデータ線４２，４１、及び４
４，４３に結合される。Ｙアドレスラッチ及びＹデコー
ダ２６の出力信号Ａがハイレベルにアサートされたと
き、ＭＯＳトランジスタ１６Ａ，１５Ａがオンされるこ
とによってビット線７１，７２のデータが読出し専用コ
モンデータ線４１，４２に伝達される。同様に、Ｙアド
レスラッチ及びＹデコーダ２６の出力信号Ｂがハイレベ
ルにアサートされたとき、ＭＯＳトランジスタ１６Ｂ，
１５Ｂがオンされることによってビット線７３，７４の
データが読出し専用コモンデータ線４３，４４に伝達さ
れる。この読出し専用コモンデータ線４１乃至４４のデ
ータは、図２に示されるように、当該読出し専用コモン
データ線４１乃至４４に結合された読出しアンプ１００
によって増幅された後に、出力バッファなどを介して外
部に出力可能とされる。
【００１７】５１，５２，５３，５４は書込み専用のコ
モンデータ線であり、この書込み専用コモンデータ線５
１乃至５４と上記ビット線７１乃至７４との間に、ｎチ
ャンネル型ＭＯＳトランジスタ１８Ａ，１７Ａ，１８
Ｂ，１７Ｂが配置される。このＭＯＳトランジスタ１８
Ａ，１７Ａ，１８Ｂ，１７Ｂは、ライトイネーブル信号
９０がハイレベルにアサートされ、且つ、Ｙアドレスラ
ッチ及びＹデコーダ２６の出力がハイレベルの場合に、
選択的にオンされる。例えば、ライトイネーブル信号９
０がハイレベルにアサートされた状態で、Ｙアドレスラ
ッチ及びＹデコーダ２６の出力Ａがハイレベルの場合に
は、ＭＯＳトランジスタ１７Ａ，１８Ａがオンされ、そ
れにより、書込み専用コモンデータ線５１，５２のデー
タがビット線７１，７２に伝達され、また、ライトイネ
ーブル信号９０がハイレベルにアサートされた状態で、
Ｙアドレスラッチ及びＹデコーダ２６の出力Ｂがハイレ
ベルの場合には、ＭＯＳトランジスタ１７Ｂ，１８Ｂが
オンされ、それにより書込み専用コモンデータ線５３，
５４のデータがビット線７３，７４に伝達される。読出
し専用コモンデータ線５１乃至５４には、図２に示され
るように、当該読出し専用コモンデータ線５１乃至５４
の信号を増幅するための読出しアンプ１０１、及び書込
みデータとして外部から入力された信号を増幅するため
の書込みアンプ１０２が結合されている。ここで、上記
ＭＯＳトランジスタ１５Ａ，１６Ａ，１５Ｂ，１６Ｂ，
１７Ａ，１８Ａ，１７Ｂ，１８Ｂを含んで、上記カラム
選択回路２７が形成される。
モンデータ線であり、この書込み専用コモンデータ線５
１乃至５４と上記ビット線７１乃至７４との間に、ｎチ
ャンネル型ＭＯＳトランジスタ１８Ａ，１７Ａ，１８
Ｂ，１７Ｂが配置される。このＭＯＳトランジスタ１８
Ａ，１７Ａ，１８Ｂ，１７Ｂは、ライトイネーブル信号
９０がハイレベルにアサートされ、且つ、Ｙアドレスラ
ッチ及びＹデコーダ２６の出力がハイレベルの場合に、
選択的にオンされる。例えば、ライトイネーブル信号９
０がハイレベルにアサートされた状態で、Ｙアドレスラ
ッチ及びＹデコーダ２６の出力Ａがハイレベルの場合に
は、ＭＯＳトランジスタ１７Ａ，１８Ａがオンされ、そ
れにより、書込み専用コモンデータ線５１，５２のデー
タがビット線７１，７２に伝達され、また、ライトイネ
ーブル信号９０がハイレベルにアサートされた状態で、
Ｙアドレスラッチ及びＹデコーダ２６の出力Ｂがハイレ
ベルの場合には、ＭＯＳトランジスタ１７Ｂ，１８Ｂが
オンされ、それにより書込み専用コモンデータ線５３，
５４のデータがビット線７３，７４に伝達される。読出
し専用コモンデータ線５１乃至５４には、図２に示され
るように、当該読出し専用コモンデータ線５１乃至５４
の信号を増幅するための読出しアンプ１０１、及び書込
みデータとして外部から入力された信号を増幅するため
の書込みアンプ１０２が結合されている。ここで、上記
ＭＯＳトランジスタ１５Ａ，１６Ａ，１５Ｂ，１６Ｂ，
１７Ａ，１８Ａ，１７Ｂ，１８Ｂを含んで、上記カラム
選択回路２７が形成される。
【００１８】さらに、本実施例では、多ビット読出し信
号９１によって駆動されるｎチャンネル型ＭＯＳトラン
ジスタ３０が設けられ、このＭＯＳトランジスタ３０が
オンされた場合に、Ｙアドレスラッチ及びＹデコーダ２
６の出力信号ＡがＭＯＳトランジスタ１７Ｂ，１８Ｂの
ゲート電極に伝達されるようになっている。すなわち、
多ビット読出し信号９１がハイレベルにアサートされる
ことによって、多ビット読出しが指示された場合には、
ＭＯＳトランジスタ３０がオンされ、さらに、ＭＯＳト
ランジスタ１７Ｂ，１８Ｂがオンされることによって電
荷蓄積容量１２Ｂのデータが書込み専用コモンデータ線
５３，５４に伝達され、この書込み専用コモンデータ線
５３，５４を介して外部に出力可能とされる。このと
き、図２の書込みアンプ１０２の出力端子は高インピー
ダンス状態とされる。図１では省略されているが、実際
には多数のメモリセルが配置されるから、上記のよう
に、本来書込み専用とされるコモンデータ線をもデータ
読出のために使用することによって、それを使用しない
場合に比して、多ビット同時出力が可能とされる。つま
り、従来技術に従えば、メモリセルからのデータ読出し
においては、読出し専用のコモンデータ線４１乃至４４
が使用され、書込み専用のコモンデータ線５１乃至５４
は不使用とされたのに対し、本実施例ではデータ読出し
において、読出し専用コモンデータ線４１乃至４４のみ
ならず、書込み専用コモンデータ線５１乃至５４を積極
的に使用することによって、多ビット読出しを可能とし
ている。尚、本発明における多ビット読出し制御回路
は、本実施例では上記ｎチャンネル型ＭＯＳトランジス
タ３０を含んで構成される。
号９１によって駆動されるｎチャンネル型ＭＯＳトラン
ジスタ３０が設けられ、このＭＯＳトランジスタ３０が
オンされた場合に、Ｙアドレスラッチ及びＹデコーダ２
６の出力信号ＡがＭＯＳトランジスタ１７Ｂ，１８Ｂの
ゲート電極に伝達されるようになっている。すなわち、
多ビット読出し信号９１がハイレベルにアサートされる
ことによって、多ビット読出しが指示された場合には、
ＭＯＳトランジスタ３０がオンされ、さらに、ＭＯＳト
ランジスタ１７Ｂ，１８Ｂがオンされることによって電
荷蓄積容量１２Ｂのデータが書込み専用コモンデータ線
５３，５４に伝達され、この書込み専用コモンデータ線
５３，５４を介して外部に出力可能とされる。このと
き、図２の書込みアンプ１０２の出力端子は高インピー
ダンス状態とされる。図１では省略されているが、実際
には多数のメモリセルが配置されるから、上記のよう
に、本来書込み専用とされるコモンデータ線をもデータ
読出のために使用することによって、それを使用しない
場合に比して、多ビット同時出力が可能とされる。つま
り、従来技術に従えば、メモリセルからのデータ読出し
においては、読出し専用のコモンデータ線４１乃至４４
が使用され、書込み専用のコモンデータ線５１乃至５４
は不使用とされたのに対し、本実施例ではデータ読出し
において、読出し専用コモンデータ線４１乃至４４のみ
ならず、書込み専用コモンデータ線５１乃至５４を積極
的に使用することによって、多ビット読出しを可能とし
ている。尚、本発明における多ビット読出し制御回路
は、本実施例では上記ｎチャンネル型ＭＯＳトランジス
タ３０を含んで構成される。
【００１９】このように本実施例ＤＲＡＭにおいては、
多ビット読出し信号９１によって駆動されるｎチャンネ
ル型ＭＯＳトランジスタ３０が設けられ、このＭＯＳト
ランジスタ３０がオンされた場合に、Ｙアドレスラッチ
及びＹデコーダ２６の出力信号ＡがＭＯＳトランジスタ
１７Ｂ，１８Ｂのゲート電極に伝達され、このＭＯＳト
ランジスタ１７Ｂ，１８Ｂがオンされることによって電
荷蓄積容量１２Ｂのデータが、この書込み専用コモンデ
ータ線５３，５４を介して外部に出力可能とされるの
で、読出し専用コモンデータ線のみを使用する場合に比
して多ビット読出しが可能とされる。また、そのように
多ビット読出しが可能とされるので、当該ＤＲＡＭの全
ビットデータの読出しを高速に行うことができ、それに
より当該ＤＲＭのテスト時間の短縮化を図ることができ
る。
多ビット読出し信号９１によって駆動されるｎチャンネ
ル型ＭＯＳトランジスタ３０が設けられ、このＭＯＳト
ランジスタ３０がオンされた場合に、Ｙアドレスラッチ
及びＹデコーダ２６の出力信号ＡがＭＯＳトランジスタ
１７Ｂ，１８Ｂのゲート電極に伝達され、このＭＯＳト
ランジスタ１７Ｂ，１８Ｂがオンされることによって電
荷蓄積容量１２Ｂのデータが、この書込み専用コモンデ
ータ線５３，５４を介して外部に出力可能とされるの
で、読出し専用コモンデータ線のみを使用する場合に比
して多ビット読出しが可能とされる。また、そのように
多ビット読出しが可能とされるので、当該ＤＲＡＭの全
ビットデータの読出しを高速に行うことができ、それに
より当該ＤＲＭのテスト時間の短縮化を図ることができ
る。
【００２０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【００２１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍについて説明したが、本発明はそれに限定されるもの
ではなく、エレクトリカリ・プログラマブル・リード・
オンリ・メモリや、その他の半導体記憶装置に適用する
ことができる。
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍについて説明したが、本発明はそれに限定されるもの
ではなく、エレクトリカリ・プログラマブル・リード・
オンリ・メモリや、その他の半導体記憶装置に適用する
ことができる。
【００２２】本発明は、少なくともコモンデータ線を含
むことを条件に適用することができる。
むことを条件に適用することができる。
【００２３】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００２４】すなわち、多ビット読出し制御回路を設
け、第１コモンデータ線に結合されたビット線とは異な
るビット線を、第２コモンデータ線に選択的に結合さ
せ、当該第２コモンデータ線をデータ読出しに使用する
ようにしたので、読出し系と書込み系とでそれぞれ専用
のコモンデータ線を有する半導体集積回路のデータ読出
しにおいて、読出し専用コモンデータ線の有効利用を図
ることができる。また、そのように多ビット読出しが可
能とされることによって、メモリテスト時間の短縮化を
図ることができる。
け、第１コモンデータ線に結合されたビット線とは異な
るビット線を、第２コモンデータ線に選択的に結合さ
せ、当該第２コモンデータ線をデータ読出しに使用する
ようにしたので、読出し系と書込み系とでそれぞれ専用
のコモンデータ線を有する半導体集積回路のデータ読出
しにおいて、読出し専用コモンデータ線の有効利用を図
ることができる。また、そのように多ビット読出しが可
能とされることによって、メモリテスト時間の短縮化を
図ることができる。
【図１】本発明の一実施例であるＤＲＡＭの主要部の回
路図である。
路図である。
【図２】上記ＤＲＡＭの主要部の構成ブロック図であ
る。
る。
【図３】上記ＤＲＡＭの全体的な構成ブロック図であ
る。
る。
１１Ａ ｎチャンネル型ＭＯＳトランジスタ １１Ｂ ｎチャンネル型ＭＯＳトランジスタ １２Ａ 電荷蓄積容量 １２Ｂ 電荷蓄積容量 １３Ａ ｎチャンネル型ＭＯＳトランジスタ １３Ｂ ｎチャンネル型ＭＯＳトランジスタ １４Ａ ｎチャンネル型ＭＯＳトランジスタ １４Ｂ ｎチャンネル型ＭＯＳトランジスタ １５Ａ ｎチャンネル型ＭＯＳトランジスタ １５Ｂ ｎチャンネル型ＭＯＳトランジスタ １６Ａ ｎチャンネル型ＭＯＳトランジスタ １６Ｂ ｎチャンネル型ＭＯＳトランジスタ １７Ａ ｎチャンネル型ＭＯＳトランジスタ １７Ｂ ｎチャンネル型ＭＯＳトランジスタ １８Ａ ｎチャンネル型ＭＯＳトランジスタ １８Ｂ ｎチャンネル型ＭＯＳトランジスタ １９Ａ ｎチャンネル型ＭＯＳトランジスタ １９Ｂ ｎチャンネル型ＭＯＳトランジスタ ２０ アドレスバッファ ２１ アドレスマルチプレクサ ２２ Ｘアドレスラッチ及びＸデコーダ ２３ ワードドライバ ２４ メモリセルアレイ ２５ 制御部 ２６ Ｙアドレスラッチ及びＹデコーダ ２７ Ｙ選択スイッチ回路 ２８ データ入出力回路 ３０ ｎチャンネル型ＭＯＳトランジスタ ６０ ワード線 ７１〜７４ ビット線 ４１〜４４ 読出し専用データ線 ５１〜５４ 書込み専用データ線 ９０ ライトイネーブル信号 ９１ 多ビット読出し信号
Claims (3)
- 【請求項１】 複数のメモリセルと、このメモリセルに
対応して設けられた複数のビット線と、読出しモード時
のカラム選択により上記ビット線が選択的に結合される
第１コモンデータ線と、書込みモード時のカラム選択に
より上記ビット線が選択的に結合される第２コモンデー
タ線とを含む半導体記憶装置において、上記第１コモン
データ線に結合されたビット線とは異なるビット線を上
記第２コモンデータ線に結合させることによって、当該
第２コモンデータ線をデータ読出しに使用するモードを
形成するための多ビット読出し制御回路を含むことを特
徴とする半導体記憶装置。 - 【請求項２】 上記第２相補コモンデータ線には、上記
メモリセルへのデータ書込みのための書込みアンプと、
上記メモリセルからのデータ読出しのための読出しアン
プとが結合された請求項１記載の半導体記憶装置。 - 【請求項３】 上記メモリセルをダイナミック型とした
請求項１又は２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246188A JPH06103773A (ja) | 1992-09-16 | 1992-09-16 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4246188A JPH06103773A (ja) | 1992-09-16 | 1992-09-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06103773A true JPH06103773A (ja) | 1994-04-15 |
Family
ID=17144828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4246188A Pending JPH06103773A (ja) | 1992-09-16 | 1992-09-16 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0981549B2 (en) † | 1997-05-14 | 2007-06-27 | Neuraxo Biopharmaceuticals GmbH | Use of an inhibitor substance for the improvement of neuronal regeneration |
| US7812587B2 (en) | 2004-07-22 | 2010-10-12 | Hamamatsu Photonics K.K. | LED drive circuit |
-
1992
- 1992-09-16 JP JP4246188A patent/JPH06103773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0981549B2 (en) † | 1997-05-14 | 2007-06-27 | Neuraxo Biopharmaceuticals GmbH | Use of an inhibitor substance for the improvement of neuronal regeneration |
| US7812587B2 (en) | 2004-07-22 | 2010-10-12 | Hamamatsu Photonics K.K. | LED drive circuit |
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