JPS637591A - アドレスマルチプレクス型半導体メモリ - Google Patents
アドレスマルチプレクス型半導体メモリInfo
- Publication number
- JPS637591A JPS637591A JP61150353A JP15035386A JPS637591A JP S637591 A JPS637591 A JP S637591A JP 61150353 A JP61150353 A JP 61150353A JP 15035386 A JP15035386 A JP 15035386A JP S637591 A JPS637591 A JP S637591A
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- Japan
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- signals
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 5
- 230000002035 prolonged effect Effects 0.000 abstract 1
- 230000004913 activation Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 7
- 230000002779 inactivation Effects 0.000 description 6
- 230000009849 deactivation Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007334 memory performance Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアドレスマルチプレクス型半導体メモリに関し
、特にそのメモリ出力回路部に関する。
、特にそのメモリ出力回路部に関する。
従来、アドレスマルチプレクス型半導体メモリにおいて
は、行アドレスストローブ信号ＲＡＳによってチップを
活性化すると共に行アドレスを取り込み、次に列アドレ
スストローブ信号ＣＡＳによって列アドレスを読み込む
と共に入出力回路を活性化している。
は、行アドレスストローブ信号ＲＡＳによってチップを
活性化すると共に行アドレスを取り込み、次に列アドレ
スストローブ信号ＣＡＳによって列アドレスを読み込む
と共に入出力回路を活性化している。
第３図は従来の半導体メモリのランダムアクセス時の入
出力信号波形図である。まず、ＲＡＳにより行アドレス
を読み込み、その後ＣＡＳにより列アドレスを読み込み
、その後ＲＡＳ及びＣＡＳで決められたアクセスタイム
ｔ ＲＡＣとｔ ＣＡＣにメモリの出力が表われる。こ
のようなメモリの特性としてＲＡＳのアクティブ幅ｔに
Ａｓの最小値と行アクセス時間ｔ ＲＡＣの最大値は等
しくなっている。このため出力の出ている時間をＣＡＳ
のみで制御されるようにすることによって出力が出ると
、必要な出力の有効時間ＴｖはＣＡＳ幅によってのみ決
定できるために最少のＲＡＳアクティブ１ｍ ｔ ＲＡ
Ｓを与えれば、プリチャージを開始できるため次のサイ
クルが開始できる最小サイクルタイムｔ ｃｙｃを小さ
くすることができメモリの性能を最高に引き出して使用
することができる。
出力信号波形図である。まず、ＲＡＳにより行アドレス
を読み込み、その後ＣＡＳにより列アドレスを読み込み
、その後ＲＡＳ及びＣＡＳで決められたアクセスタイム
ｔ ＲＡＣとｔ ＣＡＣにメモリの出力が表われる。こ
のようなメモリの特性としてＲＡＳのアクティブ幅ｔに
Ａｓの最小値と行アクセス時間ｔ ＲＡＣの最大値は等
しくなっている。このため出力の出ている時間をＣＡＳ
のみで制御されるようにすることによって出力が出ると
、必要な出力の有効時間ＴｖはＣＡＳ幅によってのみ決
定できるために最少のＲＡＳアクティブ１ｍ ｔ ＲＡ
Ｓを与えれば、プリチャージを開始できるため次のサイ
クルが開始できる最小サイクルタイムｔ ｃｙｃを小さ
くすることができメモリの性能を最高に引き出して使用
することができる。
上述した従来の半導体メモリの出力制御をＣＡＳでのみ
行なっていることは、通常のランダムアクセスでは有効
な手段であるが、アドレスマルチプレクス型半導体メモ
リでは通常のランダムアクセスサイクル以外に第４図に
示されるベージモードやニブルモードと呼ばれるアクセ
ス方法がある。これはＲＡＳによって選択された同一の
行の他のアドレスを次々とＣＡＳの活性、非活性をくり
かえすことによってアクセスできるようになっているに
のようなモードは通常のランダムアクセスに比較して高
速のデータレートを得ることができる。一方、ＣＡＳが
らのアクセスタイムｔ ＣＡＣとＣＡＳのアクティブ幅
の最少値ｔ。Ａｓは通常等しいことと、ＣＡＳのみが出
力をコントロールするため、アクセスタイム後直ちにＣ
ＡＳを非活性化すると出力が高インピーダンス状態へ移
るためデータの有効期間Ｔｖがなくなってしまう。この
ため実際のデータ有効時間Ｔｖを確保するためにはＣＡ
Ｓアクティブ幅はアクセスタイムに必要なデータ有効時
間Ｔｖを加えたものにならざるを得すメモリの性能を充
分に使いこなしていない。特にニブルモードではそのサ
イクルタイムは４０ｎｓと高速であるが、有効なデータ
時間Ｔｖを２０ｎｓ取るとすると実効サイクルタイムは
６０ｎｓと１．５倍にもなってしまうという欠点が生じ
ている。
行なっていることは、通常のランダムアクセスでは有効
な手段であるが、アドレスマルチプレクス型半導体メモ
リでは通常のランダムアクセスサイクル以外に第４図に
示されるベージモードやニブルモードと呼ばれるアクセ
ス方法がある。これはＲＡＳによって選択された同一の
行の他のアドレスを次々とＣＡＳの活性、非活性をくり
かえすことによってアクセスできるようになっているに
のようなモードは通常のランダムアクセスに比較して高
速のデータレートを得ることができる。一方、ＣＡＳが
らのアクセスタイムｔ ＣＡＣとＣＡＳのアクティブ幅
の最少値ｔ。Ａｓは通常等しいことと、ＣＡＳのみが出
力をコントロールするため、アクセスタイム後直ちにＣ
ＡＳを非活性化すると出力が高インピーダンス状態へ移
るためデータの有効期間Ｔｖがなくなってしまう。この
ため実際のデータ有効時間Ｔｖを確保するためにはＣＡ
Ｓアクティブ幅はアクセスタイムに必要なデータ有効時
間Ｔｖを加えたものにならざるを得すメモリの性能を充
分に使いこなしていない。特にニブルモードではそのサ
イクルタイムは４０ｎｓと高速であるが、有効なデータ
時間Ｔｖを２０ｎｓ取るとすると実効サイクルタイムは
６０ｎｓと１．５倍にもなってしまうという欠点が生じ
ている。
本発明の目的は、メモリサイクル中にデータ出力の有効
時間を長くとれ、高速動作可能なアドレスマルチプレク
ス型半導体メモリを提供することにある。
時間を長くとれ、高速動作可能なアドレスマルチプレク
ス型半導体メモリを提供することにある。
本発明のアドレスマルチプレクス型半導体メモリは、行
ストローブ信号及び列スロトーブ信号が共に非活性状態
のとき“１”レベル、共に活性状態のとき“０”レベル
、いずれか一方のみが活性状態のとき前状態を維持する
出力オフ信号を発生する出力オフ信号発生回路と、メモ
リセルのデータ読出信号をラッチし、前記出力オフ信号
によってリセットされるラッチ回路とを含むメモリ出力
回路を有するものである。
ストローブ信号及び列スロトーブ信号が共に非活性状態
のとき“１”レベル、共に活性状態のとき“０”レベル
、いずれか一方のみが活性状態のとき前状態を維持する
出力オフ信号を発生する出力オフ信号発生回路と、メモ
リセルのデータ読出信号をラッチし、前記出力オフ信号
によってリセットされるラッチ回路とを含むメモリ出力
回路を有するものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の主要部を示す回路図である
。
。
この実施例は、行ストローブ信号ＲＡＳ及び列ストロー
ブ信号ＣＡ、 Ｓが共に非活性状態のとき“１”レベル
、共に活性状態のときＯ”レベル、いずれか一方のみが
活性状態のとき前状態を維持する出力オフ信号φＯＦＦ
を発生する出力オフ信号発生回路１と、メモリセルのデ
ータ読出信号り、Ｄをラッチし、出力オフ信号φＯＦＦ
によってリセットされるラッチ回路２とを含むメモリ出
力回路を有するものである。
ブ信号ＣＡ、 Ｓが共に非活性状態のとき“１”レベル
、共に活性状態のときＯ”レベル、いずれか一方のみが
活性状態のとき前状態を維持する出力オフ信号φＯＦＦ
を発生する出力オフ信号発生回路１と、メモリセルのデ
ータ読出信号り、Ｄをラッチし、出力オフ信号φＯＦＦ
によってリセットされるラッチ回路２とを含むメモリ出
力回路を有するものである。
出力端子Ｄ ＯＭＩＴは出力トランジスタＱｌｌ、Ｑ１
２に結線されており、Ｑｌｌ、Ｑ１０のゲートの入力に
は信号線ＯＵＴ、０（ＪＴが接続されており、ＯＵＴ、
ＯＵＴが共に“′０”レベルならば両トランジスタは非
導通状態で出力端子Ｄ ＯＵＴは高インピーダンス状態
でありＯＵＴ、ＯＵＴの一方が“１”レベルとなるとそ
れに応じてトランジスタＱ １＋ ＋Ｑ＋２の一方が導
通状態となり出力は′１″又は′０”となる。出力駆動
回路３は非活性化信号φ。Ｒにより非活性化され、活性
化信号φＣＡにより活性化されてメモリセルのデータ読
出信号り、Ｄに従って出力Ｄ１．Ｄ、を出す。この出力
り、、Ｄ。
２に結線されており、Ｑｌｌ、Ｑ１０のゲートの入力に
は信号線ＯＵＴ、０（ＪＴが接続されており、ＯＵＴ、
ＯＵＴが共に“′０”レベルならば両トランジスタは非
導通状態で出力端子Ｄ ＯＵＴは高インピーダンス状態
でありＯＵＴ、ＯＵＴの一方が“１”レベルとなるとそ
れに応じてトランジスタＱ １＋ ＋Ｑ＋２の一方が導
通状態となり出力は′１″又は′０”となる。出力駆動
回路３は非活性化信号φ。Ｒにより非活性化され、活性
化信号φＣＡにより活性化されてメモリセルのデータ読
出信号り、Ｄに従って出力Ｄ１．Ｄ、を出す。この出力
り、、Ｄ。
はトランジスタＱ＋７とＱｔａと活性化信号φＣＡによ
り、活性化信号φＣＡが°゛１”状態の時り、、Ｄ。
り、活性化信号φＣＡが°゛１”状態の時り、、Ｄ。
をＯＵＴ、ＯＵＴへ各々接続し出力トランジスタＱｌｌ
、Ｑ＋２の一方を導通状態とする。ここで出力駆動回路
の活性化信号φＣＡとその出力り、、Ｄ。
、Ｑ＋２の一方を導通状態とする。ここで出力駆動回路
の活性化信号φＣＡとその出力り、、Ｄ。
をＯＵＴ、ＯＵＴに伝達する信号φいは同一としである
が、ＣＡＳが活性化されると゛１″レベルとなる信号で
あれば同じでなくとも良い。トランジスタＱ＋３．Ｑ１
４はＯＵＴ、ＯＵＴの信号をラッチするフリップフロッ
プを構成するがこれは出力の“０″レベルの安定化のた
めにある。さらに、ＰＭＯＳトランジスタＱ１９．Ｑ２
０によるフリップフロップを′１”レベルの安定化をは
かるために設けても良い。トランジスタＱ１５．Ｑ１６
はＯＵＴ。
が、ＣＡＳが活性化されると゛１″レベルとなる信号で
あれば同じでなくとも良い。トランジスタＱ＋３．Ｑ１
４はＯＵＴ、ＯＵＴの信号をラッチするフリップフロッ
プを構成するがこれは出力の“０″レベルの安定化のた
めにある。さらに、ＰＭＯＳトランジスタＱ１９．Ｑ２
０によるフリップフロップを′１”レベルの安定化をは
かるために設けても良い。トランジスタＱ１５．Ｑ１６
はＯＵＴ。
ＯＵＴを共に°′Ｏ”レベルにするためのスイッチであ
って出力オフ信号φ。ＦＦで導通、非導通状態を制御さ
れる。
って出力オフ信号φ。ＦＦで導通、非導通状態を制御さ
れる。
第２図は一実施例の動作を説明するための信号波形図で
ある。
ある。
ＲＡＳ、ＣＡＳは通例に従って“０”レベルが活性化状
態である。ＲＡＳが活性化されてしかる後ＣＡＳが活性
化されると非活性化信号φＣＲが“１”から“′０“に
変化し、かつ出力オフ信号φｏｐｐも“１”′から“Ｏ
′′へ変化する。かつ活性化信号φＡが“′Ｏ”から“
１”へ変化し、出力駆動回路３の出力り、、Ｄ、がＯＵ
Ｔ、ＯＵＴへ伝達されて出力信号Ｄ ＯＵＴを決定する
。しかる後ＣＡＳが非活性化されると活性化信号φＣＡ
は“１′′から“０”へ、非活性化信号φＣＲは“０”
から“１”へ変化し出力駆動回路３はリセットされ次の
データサイクルのプリチャージに入る。しかしながら出
力ＯＦＦ信号φ。ｐｐは゛０″ルベルのため活性化信号
φＣＡが“０”レベルになることによりトランジスタＱ
１７．Ｑ］８が非導通となるためＯＵＴ、ＯＵＴは活性
化時と同一の状態を保つため出力はデータを出し続ける
ことができる。すなわち出力有効時間Ｔｖは延長される
。再びＣＡＳが活性化されると非活性信号φＣＲは“Ｏ
“レベル、活性化信号φＣＡは１”レベルとなり前回の
データはＯＵＴ、ＯＵＴが出力駆動回路３の出力端と接
続されて破壊される。活性化信号φＣＡが１”レベルと
なることから所定のアクセスタイム後出力にデータが表
われる。その後ＲＡＳが非活性化されると内部信号はす
べて非活性状態へ変化するためＣＡＳの制御とは別に活
性化信号φＣＡは′０”レベルへ、非活性化信号は１”
レベルとなる。しかし出力オフ信号φＯＦＦは“０”レ
ベルを保つため出力は同一データを保ちつづける。さら
に、ＣＡＳが非活性状態になることにより出力オフ信号
φ。ｐｐが“１”レベルになって、ＯＵＴ。
態である。ＲＡＳが活性化されてしかる後ＣＡＳが活性
化されると非活性化信号φＣＲが“１”から“′０“に
変化し、かつ出力オフ信号φｏｐｐも“１”′から“Ｏ
′′へ変化する。かつ活性化信号φＡが“′Ｏ”から“
１”へ変化し、出力駆動回路３の出力り、、Ｄ、がＯＵ
Ｔ、ＯＵＴへ伝達されて出力信号Ｄ ＯＵＴを決定する
。しかる後ＣＡＳが非活性化されると活性化信号φＣＡ
は“１′′から“０”へ、非活性化信号φＣＲは“０”
から“１”へ変化し出力駆動回路３はリセットされ次の
データサイクルのプリチャージに入る。しかしながら出
力ＯＦＦ信号φ。ｐｐは゛０″ルベルのため活性化信号
φＣＡが“０”レベルになることによりトランジスタＱ
１７．Ｑ］８が非導通となるためＯＵＴ、ＯＵＴは活性
化時と同一の状態を保つため出力はデータを出し続ける
ことができる。すなわち出力有効時間Ｔｖは延長される
。再びＣＡＳが活性化されると非活性信号φＣＲは“Ｏ
“レベル、活性化信号φＣＡは１”レベルとなり前回の
データはＯＵＴ、ＯＵＴが出力駆動回路３の出力端と接
続されて破壊される。活性化信号φＣＡが１”レベルと
なることから所定のアクセスタイム後出力にデータが表
われる。その後ＲＡＳが非活性化されると内部信号はす
べて非活性状態へ変化するためＣＡＳの制御とは別に活
性化信号φＣＡは′０”レベルへ、非活性化信号は１”
レベルとなる。しかし出力オフ信号φＯＦＦは“０”レ
ベルを保つため出力は同一データを保ちつづける。さら
に、ＣＡＳが非活性状態になることにより出力オフ信号
φ。ｐｐが“１”レベルになって、ＯＵＴ。
ＯＵＴが共に“Ｏ”レベルとなると、出力は高インピー
ダンス状態となる。
ダンス状態となる。
次に、出力オフ信号発生回路１について説明する。まず
通常のアドレスマルチプレクス型半導体メモリでは、Ｒ
ＡＳが非活性状態の時にはＣＡＳが活性、非活性のどち
らの状態にあってもＣＡＳ系の内部信号はすべて非活性
状態となっている。
通常のアドレスマルチプレクス型半導体メモリでは、Ｒ
ＡＳが非活性状態の時にはＣＡＳが活性、非活性のどち
らの状態にあってもＣＡＳ系の内部信号はすべて非活性
状態となっている。
これはメモリセルへのアクセスのない時に入出力を動作
する必要がないために消費電力等を減少させるために取
っている手段である６従ってＲＡＳが非活性状態となる
と活性化信号φＣＡは“０”レベルとなり又ＲＡＳ非活
性信号φＲＡＳは“１”レベルとなっている。従って節
点Ｎ２．Ｎ３はトランジスタＱ２５． Ｑ２７が非導通
状態となりＣＡＳが“１”状Ｂ（即ち非活性状態）なら
ばトランジスタＱ２６が導通状態、又トランジスタＱ２
８が導通状態であり、共に゛０″ルベルとなる。従って
トランジスタＱ２３． Ｑ２４は非導通状態となるため
トランジスタＱ２１． Ｑ２２とブート容量Ｃからなる
負荷回路により節点Ｎ１即ち出力オフ信号φ。ＦＦは“
１パレベルとなる。その後外部人力ＣＡＳが“Ｏ”レベ
ルとなってもＣＡＳ活性化信号φ。、はＯ”レベルであ
るため節点Ｎ２は“１”レベルとなり得す出力オフ信号
φＯＦＦは“１”レベルを保ち出力端子Ｄ ＯＵＴの高
インピーダンス状態を保証できる。一方、ＲＡＳ、ＣＡ
Ｓが共に活性化されると当然外部人力ＣＡＳは“０”レ
ベルに、ＲＡＳ非活性信号ＴＴ−も”°０″レベルとな
り、ＣＡＳ活性化信号φいは゛１″レベルとなることか
ら節点Ｎ２．Ｎ３は共に“１°ルベルとなり、出力オフ
信号φｏｐｐは′Ｏ”レベルとなる。一方再びＣＡＳが
非活性となると節点Ｎ２は゛０″レベルとなるがＲＡＳ
が活性化中であるために節点Ｎ３は“１°“レベルを保
ち出力オフ信号は′Ｏ”レベルを保つ。一方ＲＡＳが非
活性状態になり節点Ｎ３が“０”レベルになっても一度
出力を出し外部入力ＣＡＳが“０”レベルを保つと節点
Ｎ２は“１°゛レベルになるまでは出力オフ信号は“Ｏ
″３保ち第２図に示されるような所定の出力オフ信号φ
ＯＦＦの波形を得ることができる。
する必要がないために消費電力等を減少させるために取
っている手段である６従ってＲＡＳが非活性状態となる
と活性化信号φＣＡは“０”レベルとなり又ＲＡＳ非活
性信号φＲＡＳは“１”レベルとなっている。従って節
点Ｎ２．Ｎ３はトランジスタＱ２５． Ｑ２７が非導通
状態となりＣＡＳが“１”状Ｂ（即ち非活性状態）なら
ばトランジスタＱ２６が導通状態、又トランジスタＱ２
８が導通状態であり、共に゛０″ルベルとなる。従って
トランジスタＱ２３． Ｑ２４は非導通状態となるため
トランジスタＱ２１． Ｑ２２とブート容量Ｃからなる
負荷回路により節点Ｎ１即ち出力オフ信号φ。ＦＦは“
１パレベルとなる。その後外部人力ＣＡＳが“Ｏ”レベ
ルとなってもＣＡＳ活性化信号φ。、はＯ”レベルであ
るため節点Ｎ２は“１”レベルとなり得す出力オフ信号
φＯＦＦは“１”レベルを保ち出力端子Ｄ ＯＵＴの高
インピーダンス状態を保証できる。一方、ＲＡＳ、ＣＡ
Ｓが共に活性化されると当然外部人力ＣＡＳは“０”レ
ベルに、ＲＡＳ非活性信号ＴＴ−も”°０″レベルとな
り、ＣＡＳ活性化信号φいは゛１″レベルとなることか
ら節点Ｎ２．Ｎ３は共に“１°ルベルとなり、出力オフ
信号φｏｐｐは′Ｏ”レベルとなる。一方再びＣＡＳが
非活性となると節点Ｎ２は゛０″レベルとなるがＲＡＳ
が活性化中であるために節点Ｎ３は“１°“レベルを保
ち出力オフ信号は′Ｏ”レベルを保つ。一方ＲＡＳが非
活性状態になり節点Ｎ３が“０”レベルになっても一度
出力を出し外部入力ＣＡＳが“０”レベルを保つと節点
Ｎ２は“１°゛レベルになるまでは出力オフ信号は“Ｏ
″３保ち第２図に示されるような所定の出力オフ信号φ
ＯＦＦの波形を得ることができる。
以上説明したように本発明は出力信号をラッチし出力オ
フ信号をＲＡＳ、ＣＡＳが共に非活性化状態ならば“１
“レベルを、共に活性化状態ならば“０′°レベルを出
力し、両者が異なる状態を取った時は前の状態を続ける
ことにより、従来のランダムアクセスとコンパチビリテ
ィを持ちながらメモリの性能を最大限利用して出力の有
効時間を延長し、高速動作が可能となる効果がある。
フ信号をＲＡＳ、ＣＡＳが共に非活性化状態ならば“１
“レベルを、共に活性化状態ならば“０′°レベルを出
力し、両者が異なる状態を取った時は前の状態を続ける
ことにより、従来のランダムアクセスとコンパチビリテ
ィを持ちながらメモリの性能を最大限利用して出力の有
効時間を延長し、高速動作が可能となる効果がある。
なお、アドレスマルチプレクス型半導体メモリにおいて
特殊なリフレッシュ例えばヒドゥン・リフレッシュ（Ｈ
ｉｄｄｅｎ Ｒｅｆｒｅｓｈ）あるいはＣＢＲリフレッ
シュ等のようにＣＡＳが“０”レベルである状態でＲＡ
Ｓが“０”レベル即ち活性化した時には入出力回路は非
活性を保つリフレッシュモードがあるが、このような時
は内部のＣＡＳ系クロックは非活性化されているために
この出力回路はＲＡＳにより活性化される前の状態を保
つことが可能である。
特殊なリフレッシュ例えばヒドゥン・リフレッシュ（Ｈ
ｉｄｄｅｎ Ｒｅｆｒｅｓｈ）あるいはＣＢＲリフレッ
シュ等のようにＣＡＳが“０”レベルである状態でＲＡ
Ｓが“０”レベル即ち活性化した時には入出力回路は非
活性を保つリフレッシュモードがあるが、このような時
は内部のＣＡＳ系クロックは非活性化されているために
この出力回路はＲＡＳにより活性化される前の状態を保
つことが可能である。
第１図は本発明の一実施例の主要部を示す回路図、第２
図はその動作を説明するための信号波形図、第３図は従
来のランダムアクセスの入出力信号波形図、第４図は従
来のページモードあるいはニブルモードの入出力信号波
形図である。 １・・・出力オフ信号発生回路、２・・・ラッチ回路、
３・・・出力駆動回路、Ｃ・・・ブート容量、ＣＡＳ・
・・列アドレスストローブ信号の反転信号、Ｄ、丁、、
、メモリセルのデータ読出し信号、Ｄ、、Ｄ、・・・出
方駆動回路の出力、ＯＵＴ、ＯＵＴ・・・信号線、Ｑ１
１〜Ｑ１８・・・ｎＭｏ５トランジスタ、Ｑ ｓ ９
、 Ｑ ２０〜ｐＭＯＳトランジスタ、Ｑ ２ Ｉ〜Ｑ
２ｓ−ｎ Ｍ ＯＳ ） ７ンジスタ、φＣＡ・・・
活性化信号、φＣＲ・・・非活性化信代理人 弁理士
内 原 音 躬１図
図はその動作を説明するための信号波形図、第３図は従
来のランダムアクセスの入出力信号波形図、第４図は従
来のページモードあるいはニブルモードの入出力信号波
形図である。 １・・・出力オフ信号発生回路、２・・・ラッチ回路、
３・・・出力駆動回路、Ｃ・・・ブート容量、ＣＡＳ・
・・列アドレスストローブ信号の反転信号、Ｄ、丁、、
、メモリセルのデータ読出し信号、Ｄ、、Ｄ、・・・出
方駆動回路の出力、ＯＵＴ、ＯＵＴ・・・信号線、Ｑ１
１〜Ｑ１８・・・ｎＭｏ５トランジスタ、Ｑ ｓ ９
、 Ｑ ２０〜ｐＭＯＳトランジスタ、Ｑ ２ Ｉ〜Ｑ
２ｓ−ｎ Ｍ ＯＳ ） ７ンジスタ、φＣＡ・・・
活性化信号、φＣＲ・・・非活性化信代理人 弁理士
内 原 音 躬１図
Claims (1)
- 行ストローブ信号及び列スロトーブ信号が共に非活性状
態のとき“１”レベル、共に活性状態のとき“０”レベ
ル、いずれか一方のみが活性状態のとき前状態を維持す
る出力オフ信号を発生する出力オフ信号発生回路と、メ
モリセルのデータ読出信号をラッチし、前記出力オフ信
号によってリセットされるラッチ回路とを含むメモリ出
力回路を有することを特徴とするアドレスマルチプレク
ス型半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150353A JPS637591A (ja) | 1986-06-25 | 1986-06-25 | アドレスマルチプレクス型半導体メモリ |
| EP87109120A EP0254065A3 (en) | 1986-06-25 | 1987-06-25 | Address multiplex type semi-conductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61150353A JPS637591A (ja) | 1986-06-25 | 1986-06-25 | アドレスマルチプレクス型半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS637591A true JPS637591A (ja) | 1988-01-13 |
Family
ID=15495134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61150353A Pending JPS637591A (ja) | 1986-06-25 | 1986-06-25 | アドレスマルチプレクス型半導体メモリ |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0254065A3 (ja) |
| JP (1) | JPS637591A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02198095A (ja) * | 1989-01-26 | 1990-08-06 | Hitachi Ltd | ダイナミックｒａｍおよびその制御方法 |
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Also Published As
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