JPH0438793A - データ転送制御回路およびこれを用いたダイナミック型半導体記憶装置 - Google Patents

データ転送制御回路およびこれを用いたダイナミック型半導体記憶装置

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JPH0438793A
JPH0438793A JP2144442A JP14444290A JPH0438793A JP H0438793 A JPH0438793 A JP H0438793A JP 2144442 A JP2144442 A JP 2144442A JP 14444290 A JP14444290 A JP 14444290A JP H0438793 A JPH0438793 A JP H0438793A
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陽二 渡辺
Kenji Tsuchida
賢二 土田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、大規模集積回路に用いられるブタ転送制御回
路およびこれを用いたダイナミック型半導体記憶装置（
ＤＲＡＭ）に関する。
（従来の技術） 大規模集積回路を設計する上で、高速化と低消費電力化
は大きいポイントである。しかし、集積度が向上するに
伴い、回路ブロック間を接続するデータ信号線の容量、
抵抗が共に増大し、これが集積回路の高性能化を阻害す
る原因となっている。この対策として従来より、同期型
の転送制御方式が用いられている。これは、データ転送
回路の入力端データ線のデータ切り替え時に出力側デー
タ線の旧データをクロック制御により強制的にリセット
するものである。
第１３図はその様な従来のデータ転送制御回路の概略構
成である。信号入力側の一対の第１のブタ線１と出力側
の一対の第２のデータ線２の間にデータ転送回路として
の差動増幅回路３が設けられている。第２のデータ線２
には、データ転送時にこれをイコライズするイコライズ
回路４が設けられている。
第１４図はこのデータ転送制御回路の動作タイミング図
である。第１のデータ線１の入力データか遷移すると、
これに同期してイコライズ回路４の制御信号ＥＱＬが“
Ｌ”レベルになる。これによりイコライズ回路４が働き
、第２のデータ線２が例えば共に接地レベル或いは（１
，／２）Ｖｃｃレベル等にイコライズされて、旧データ
がリセットされる。そして、一定時間Ｔの後制御信号Ｅ
ＱＬは“Ｈ”レベルに復帰して、第１のデータ線１の入
力信号が差動増幅回路３を介して第２のデータ線２に転
送される。
この方式によれば、高速のデータ転送がｉＪ能になる。
すなわち、もし第２のデータ線２が旧デ夕を残したまま
の状態でデータ転送を行うと、差動増幅回路３がこの旧
データを例えば反転して新データにするというデータ線
駆動を行うことになる。これでは差動増幅回路３に大き
い駆動能力か要求され、特に第２のデータ線２の容量、
抵抗が大きい場合には高速のデータ転送動作が出来なく
なる。第１３図の方式では、イコライズ回路４によって
第２のデータ線２を強制的にリセットした状態でデータ
転送が行われるため、差動増幅回路３の駆動能力がそれ
程大きいものでなくても、比較的高速のデータ転送がで
きるのである。
しかしながらこの様な同期制御方式を採用しても、ｆ５
２のデータ線２のイコライズに要する時間、すなわち第
１４図に示す時間Ｔが長くなると、新データの転送開始
までの遅延が大きくなり、高速性能が損なわれる。これ
は例えばＤＲＡＭに代表されるように、チップサイズが
ますます増大し、配線の薄膜化、長大化によりデータ線
の容量、抵抗かますます増大する集積回路においては大
きい問題になる。
（発明が解決しようとする課題） 以上のように従来の同期型のデータ転送制御回路では、
集積回路の大規模化によって、データ線のイコライズに
要する時間がデータ転送の高速化を阻害する大きい原因
になっている。
本発明はこの様な問題を解決して、データ転送の高速化
を図ったデータ転送制御回路を提供することを目的とす
る。
本発明はまた、その様な高速化を図ったデータ転送制御
回路を用いたＤＲＡＭを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明に係るデータ転送制御回路は、 第１のデータ線と第２のデータ線の間に設けられて、第
１のデータ線に入力されたデータ信号を第２のデータ線
に転送するためのデータ転送回路と、 前記第２のデータ線に設けられて第２のデータ線を定常
状態でリセット状態に保ぢ、前記第１のデータ線のデー
タ遷移に同期して一時的にそのリセット状態を解゛除す
るイコライズ回路と、前記第２のデータ線に設けられて
前記転送回路を介して転送されたデータ信号をラッチす
る、前記第１のデータ線のデータ遷移に同期して制御さ
れるデータラッチ回路と、 を備えたことを特徴とする。
また本発明に係るＤＲＡＭは、 複数本のビット線と複数本のワード線が互いに交差して
配設され、それらの交差位置にダイナミック型メモリセ
ルが配置されて構成されたメモリセルアレイと、 前記メモリセルアレイの選択されたメモリセルとデータ
のやりとりを行うセンスアンプと、外部からのロウ・ア
ドレスおよびカラム・アドレスを取り込むアドレスバッ
ファと、 前記メモリセルアレイに隣接して配置されて、前記アド
レスバッファからのカラム・アドレスにより前記メモリ
セルアレイのビット線選択を行うカラム・デコーダと、 前記メモリセルアレイに隣接して配置されて、前記アド
レスバッファからのロウ・アドレスにより前記メモリセ
ルアレイのワード線選択を行うロウ・デコーダと、 前記カラム・デコーダにより選択的に制御される転送ゲ
ートを介して前記ビット線と接続される第１のデータ線
と、 前記第１のデータ線に設けられたデータ入出力バッファ
と、 前記データ入出力ツファを介して前記第１のブタ線と接
続される第２のデータ線と、 前記アドレスバッファの出力端子に設けられてアドレス
信号の遷移を検知するアドレス遷移検知回路と、 前記第２のデータ線に設けられて第２のデータ線を定常
状態でリセット状態に保ち、前記アドレス遷移検知回路
の出力により一時的にそのリセット状態を解除するイコ
ライズ回路と、 前記Ｓ２のデータ線に設けられて第２のデータ線に転送
されたデータをラッチする、前記アドレス遷移検知回路
の出力により制御されるデータラッチ回路と、 を備えたことを特徴とする。
（作用） 本発明によるデータ転送制御回路では、第１のデータ線
の入力データ遷移が生じる前に第２のデータ線はリセッ
ト状態（イコライズ状態）に保たれており、入力データ
遷移が生じると第２のブタ線のリセット状態が解除され
るから、人カデ夕の遷移とほぼ同時にデータ転送が開始
できる。
第２のデータ線に転送されたデータはデータラッチ回路
にラッチされ、第２のデータ線は再び次の入力データの
遷移に備えられる。したがって従来の同期式のデータ転
送制御のように、データ線イコライズに要する時間が要
らず、高速のデータ転送か可能になる。
したがってまた、この様なデータ転送制御回路を組み込
んだ本発明のＤＲＡＭは、大規模化した場合にも高速の
アクセスができる。
（実施例） 以下、本発明の詳細な説明する。
第１図は、一実施例の集積回路におけるデータ転送制御
回路の構成である。図において、差動増幅回路］０がデ
ータ転送回路である。この差動増幅回路１０の入力端子
には一対の第１のデータ線１３が接続され、出力端子に
は一対の第２のブタ線１４が接続されている。第２のデ
ータ線１４には、イコライズ回路１１が設けられている
。
イコライズ回路１１は、第１のデータ線］３の人カデー
タの遷移に同期して発生される制御信号ＥＱＬより制御
される。第２のデータ線１４には、転送されたデータを
保持するデータラッチ回路１２が設けられている。この
データラッチ回路１２も、入力データの遷移に同期して
発生される制御信号ＬＡＴＣＨにより制御される。デー
タラッチ回路１２の出力端子は、データ出力線１５に接
続されている。
差動増幅回路１０には、例えば第６図に示されるような
回路が用いられる。ソースが共通接続されたｎチャネル
ＭＯ８Ｉ−ランジスタＱＩ＋、、Ｑ＋２、これらのドレ
インに接続された電流供給用のｐチャネルＭＯＳトラン
ジスタＱ　１３．　Ｑ　１４、ｎチャネルＭＯＳ）ラン
ジスタＱ　１１．　Ｑ　１２の共通ソースに接続された
ｎチャネルＭＯＳ）ランジスタＱ］５により構成された
カレントミラー型のＣＭＯＳ差動増幅器４１１、同様に
ｎチャネルＭＯ５Ｉ−ランジスタＱ２１．．　Ｑ２２．
　Ｑ２５、ｐチャネルＭＯＳトランジスタＱ２３．　Ｑ
２４により構成されたカレントミラー型のＣＭＯＳ差動
増幅器４１２を並列接続して構成されている。この差動
増幅回路は非同期型であり、人力データの遷移が直ちに
増幅されて出力される。この他、例えば制御クロックに
より制御されるフリップフロップ等の同期型差動増幅回
路を用いることもできる。
データラッチ回路１２には、例えば第７図に示すような
、これも良く知られたＣＭＯＳフリップフロップを用い
たラッチ回路が用いられる。すなわちフリップフロップ
を構成するｎチャネルＭＯＳトランジスタ対Ｑ　３１．
　Ｑ　３２、ｐチャネルＭＯＳトランジスタ対Ｑ３３．
　Ｃ）３４、活性化用のｎチャネルＭＯＳトランジスタ
Ｑ３５、ｎチャネルＭＯＳ）ランジスタＱ３６、ラッチ
制御用のｎチャネルＭＯＳ）ランジスタＱ３７．　０３
８等により構成されている。ラッチ制御信号ＬＡＴＣＨ
が“Ｌ″レベルなると、ｎチャネルＭＯＳ）ランジスタ
Ｑ　３７．　０８Ｂがオンになってデータがフリップフ
ロップのノードＮ１．、Ｎ２に転送される。制御信号Ｌ
ＡＴＣＨが“Ｈ”　レベルになると、ノードＮｌ。
Ｎ２は人力線から切離され、同時にフリップフロツブが
活性化されてデータが保持される。
イコライズ回路１１には、第８図〜第１０図のような回
路が用いられる。第８図のイコライズ回路は、−個のｐ
チャネルＭＯ８Ｉ−ランジスタＱ１により構成されてい
る。イコライズ制御信号ＥＱＬが“Ｌ”レベルになると
ＭＯＳ）ランジスタＱ１がオンして二つの信号線が短絡
される。第９図は、短絡用のｎチャネルＭＯＳ）ランジ
スタＱ１の他にプリチャージ用の二つのｐチャネルＭＯ
ＳトランジスタＱ２．Ｑ３を設けたものである。イコラ
イズ制御信号ＥＱＬが“Ｌ″レベルなると、ＭＯＳトラ
ンジスタＱ１〜Ｑ３がオンになって、二つの信号線が短
絡されると同時に、プリチャージ電位ＶＤＬによりプリ
チャージされる。
プリチャージ電位ＶＤＬには例えば（１，／２）Ｖｃｃ
が用いられるが、これに限られるわけではない。
第１０図は、第９図と同様に、３個のｐチャネルＭＯ３
＋−ランジスタＱ１〜Ｑ３を用いたイコライズ回路に並
列に、３個のｎチャネルＭＯＳトランジスタＱ４１〜Ｑ
４３を用いたイコライズ回路を接続したものである。こ
の構成は、スイッチング特性を改善したい場合に用いら
れる。このほか、例えばｎチャネルＭＯＳ）ランジスタ
のみによるイコライズ回路も用いることができる。
次にこの実施例のデータ転送制御回路の動作を説明する
。第２図は、この実施例によるデータ転送制御回路の動
作を示すタイミング図である。イコライズ回路１１の制
御、信号ＥＱＬは、人力データの遷移がない定常状態で
は“Ｌ″レベルある。
このとき第２のデータ線１４は、イコライズ回路１１に
より短絡されて、例えば（１／２）Ｖｃｃにプリチャー
ジされた状態、すなわちリセット状態（イコライズ状態
）に保たれている。またこの時、データラッチ回路１２
は、制御信号ＬＡＴＣＨが“Ｈ”レベルであって、前の
サイクルで転送された旧データがラッチされている。第
１のデータ線１３の入力データが遷移すると、これに同
期してラッチ回路の制御信号ＬＡＴＣＨが“Ｌ”レベル
になり、ラッチ状態が解除される。はぼ同時にイコライ
ズ回路１１の制御信号ＥＱＬがＨ”レベルになって、第
２のデータ線１４のリセット状態も解除され、第１のデ
ータ線１３のデータは差動増幅回路１０を介して第２の
データ線１４に転送される。そして第２のデータ線１４
の対をなす信号線間のレベル差かある程度ついた段階で
制御１６号ＬＡＴＣＨが“Ｈ”レベルになり、転送され
たデータはデータラッチ回路１２にラッチされる。
引続きイコライズ回路］１の制御信号ＥＱＬが“Ｌ”レ
ベルに戻って、第２のデータ線１４は再びリセット状態
に戻る。この二連の動作により、出力線１５のデータは
旧データから新データに切り替わる。以下、次の入力デ
ータか入った場合に同様の動作が繰り返されることにな
る。
以上のようにしてこの実施例では、同期式ではあるが従
来のように第２のデータ線のイコライズのだめの遅延時
間がない。すなわち、入力データの遷移とほぼ同時にデ
ータの転送が行われる。したがって、第２のデータ線が
長く、大容量かつ高抵抗である場合にも、高速のデータ
転送が可能になる。
次に本発明をＤＲＡＭに適用した実施例を説明する。
第３図は、ＤＲＡＭの全体構成を示すブロック図である
。図に示すようにこの実施例のＤＲＡＭは、外部アドレ
スを取り込むロウ・アドレス・バッファ２１．カラム・
アドレス・バッファ２２、これらのアドレス・バッファ
２１．２２をそれぞれ制御するＲＡＳ系クロック・ジェ
ネレータ２３ＣＡＳ系クロツク・ジェネレータ２４、取
り込まれたアドレスをデコードしてそれぞれビット線。
ワード線の選択を行うカラム・デコーダ２５．ロウ・デ
コーダ２６、これらのデコーダ出力により駆動される１
トランジスタ／１キヤパシタのメモリセルが配列された
メモリセルアレイ２７、メモリセルアレイ２７とデータ
のやり取りを行うセンスアンプ２８、カラム・デコーダ
２５により選択されたビット線につながる第１のデータ
線２９とこれに設けられたデータ入出力バッファ３０．
このデータ入出力バッファ３０の出力端子に繋がる第２
のデータ線３１とこれに設けられたデータラツチ回路３
２等を含む。図には示さないかこの他に、基板バイアス
発生回路やメモリセルアレイのセルフ・リフレッシュの
ためのリフレッシュ・カウンタを有する。これら主要な
構成は従来のＤＲＡＭと変わらない。更に必要なら、シ
リアル・アクセスを行うために、カラム方向のシリアル
・アドレスを発生させるシリアル・アドレス・カウンタ
を内蔵してもよい。
第４図は、第３図のＤＲＡＭのなかのデータ転送系の構
成を抽出して示したものである。メモリセルアレイ２７
は図に示すように、対をなすビット線ＢＬ、ＢＬとワー
ド線ＷＬが交差して配設され、それらの交差位置にメモ
リセルＭＣが配置される。ビット線ＢＬ、ＢＬは、カラ
ム・デコーダ２５の出力であるカラム選択信号線Ｃ９Ｌ
により制御される転送ゲートを介して選択的に第１のデ
ー線２９に接続されるようになっている。データ入出力
バッファ３０とデータラッチ回路３２の間の第２のデー
タ線３１は、第４図では示さなかったが長手方向にデー
タ線３１１，３１２に２分割されて、その間に中間バッ
ファ３４が設けられている。そして２分割された第２の
データ線３１にそれぞれイコライズ回路３５　（３５１
、３５２）が設けられている。これは、入出力バッファ
３０の駆動能力に対して負荷容量が大きい場合を考慮し
た結果である。したがって入出力バッファ３０の駆動能
力が負荷容量に対して十分大きい場合には中間バッファ
３４は要らない。入出力バッファ３０の駆動能力がまだ
十分でない場合にはさらに分割数を増やして中間バッフ
ァを二つ以上設けてもよい。カラム・アドレスバッファ
２２の出力には、アドレス遷移を検出するアドレス遷移
検出回路３３が設けられている。このアドレス、遷移検
出回路３３か、カラム・アドレスの遷移に同期してイコ
ライズ回路３５を制御する制御信号ＥＱＬ、およびデー
タラッチ回路３２を制御する制御信号ＬＡＴＣＨを発生
する。
ここで、第１のデータ線２９と第２のデータ戦３１の間
の転送回路である入出力バッフ７３０には、先の実施例
と同様、例えば第６図のカレントミラー型差動増幅回路
が用いられる。中間バッファ３４にも同様のカレントミ
ラー型差動増幅回路を用いることができる。同様にデー
タラッチ回路３２には、第７図に示すＣＭＯＳラッチ回
路が用いられ、イコライズ回路３１には第８図〜第１１
図に示す各種イコライズ回路が用いられる。
第５図は、この実施例のＤＲＡＭでのデータ読出しの動
作を、カラム系に着目して説明するためのタイミング図
である。基本的な動作は、次のようになる。アドレス情
報がチップ外部から入力されて、カラム・アドレスバッ
ファ２２に取り込まれ、そのアドレスに応じてカラム−
デコーダ２５により選択されたカラム選択信号線Ｃ８Ｌ
が“Ｈ”レベルになる。これにより、メモリセルアレイ
２７の選択されたビット線対ＢＬ、ＢＬのデータが転送
ゲートを介して第１のデータ線２９に転送される。この
第１のデータ線２９に転送されたブタは、入出力バッフ
ァ３０を介して第２のブタ線３１に転送され、データラ
ッチ回路３２にラッチされる。
以上の基本動作において、データがメモリセルから読み
出されてデータラッチ回路３２にラッチされていて、次
のアドレス遷移が生じるまでの間、アドレス遷移検知回
路３３からのイコライズ制御信号ＥＱＬは“Ｌ”レベル
、ラッチ制御信号ＬＡＴＣＨは“Ｈ”レベルである。こ
れらの制御７ｉ号ＥＱＬ＝“Ｌｎレベル、ＬＡＴＣＨ＝
　”Ｈ”レベルによって、イコライズ回路３５は第２の
データ線３１を例えば（１／２）Ｖｃｃにプリチャージ
されたイコライズ状態に保つ。またデータラッチ回路３
２は、旧データを保持した状態を保つ。
そして次のアドレス情報の入力があり、これにより選択
されたカラム選択信号線Ｃ８Ｌが“Ｈ″レベルなると、
選択されたカラムのビット線データが第１のデータ線２
つに転送される。ここのとき、アドレス遷移検知回路３
３はアドレスの遷移を検出して、ラッチ制御信号ＬＡＴ
ＣＨ＝“Ｌ”レベル、これとほぼ同時にイコライズ制御
信号ＥＱＬ＝“Ｈ“レベルを出力する。これにより、第
２のデータ線３１のイコライズが一時的に解除されて、
第１のデータ線２９に転送されたデータ信号は直ちに入
出力バッフ７３０を介して第２のデータ線３１に転送さ
れ、中間バッファ３４を介してデータラッチ回路３２に
ラッチされる。こうしてデータラッチ回路３２のデータ
は切り替わる。
その後、ラッチ制御信号ＬＡＴＣＨは“Ｈ″レベル戻り
、続いてイコライズ制御信号ＥＱＬは“Ｌ２レベルに戻
る。これにより、データラッチ回路３２は第２のデータ
線３１から切り離されて、第２のデータ線３１は再びイ
コライズされる。この第２のデータ線３１のイコライズ
状態は次のアドレス遷移まで保たれる。
以上のようにしてこの実施例のＤＲＡＭでは、アドレス
遷移後はとんど待ち時間がなくメモリセルから読み出さ
れたデータを出力部のデータラッチ回路まで転送してラ
ッチすることができる。したがって高速アクセスが可能
になる。
以上では、データの転送回路として差動増幅回路を用い
た実施例を説明したが、本発明はこれに限られるもので
はない。
第１１図は、転送回路が、複数対の第１のブタ線５１か
ら一対を選択してそのデータを第２のデータ線５２に取
り出すマルチプレクサ５３である場合の実施例である。
この場合にも第２のブタ線５２に、先の各実施例と同様
の機能を持つイコライズ回路５４を設け、また図示しな
いデータラッチ回路を設ける。第１２図は、第１１図の
マルチプレクサ５３を、最も単純なトランスファゲート
・トランジスタにより構成した場合を示している。
この実施例によっても、第２のデータ線５２が大容量、
高抵抗である場合のデータ転送動作の高速化が図られる
。
［発明の効果］ 以上述べたように本発明によれば、大規模集積回路での
各種データ転送回路において、デーが転送されるべきデ
ータ線のイコライズに要する待ち時間がなくなり、高速
のデータ転送が可能になる。
特に本発明は、チップサイズの増大、配線の大容量化お
よび高抵抗化の著しいＤＲＡＭに適用して、アクセスの
高速化という大きい効果か得られる。
【図面の簡単な説明】
第１図は本発明の一実施例のデータ転送制御回路を示す
図、 第２図はその動作を説明するためのタイミング図、 第３図は他の実施例のＤＲＡＭの全体構成を示すブロッ
ク図、 第４図はその要部構成を示す図、 第５図は同じくその動作を説明するためのタイミング図
、 第６図はデータ転送回路の一例としてのＣＭＯ５差動増
幅回路を示す図、 第７図は同じくデータラッチ回路の一例としてのＣＭＯ
Ｓラッチ回路を示す図、 第８図〜第１０図は同じくイコライズ回路の構成例を示
す図、 第１１図は本発明をマルチプレクサに適用した実施例を
示す図、 第１２図はそのマルチプレクサの構成例を示す図、 第１３図は従来のデータ転送制御回路を示す図、第１４
図はその動作を説明するためのタイミング図である。 １０・・・差動増幅回路（データ転送回路）、１］・・
・イコライズ回路、１２・・・データラッチ回路、１３
・・・第１のデータ線、１４・・・第２のデータ線、１
５・・・出力線、２１・・・ロウ・アドレスバッファ、
２２・・・カラム・アドレスバッファ、２３・・・ＲＡ
Ｓ系クロックジェネレータ、２４・・・ＣＡＳ系クロッ
クジェネレータ、２５・・・カラム・デコーダ、２６・
・・ロウ・デコーダ、２７・・・メモリセルアレイ、２
８・・・センスアンプ、２９・・第１のデータ線、３０
・・・入出力バッファ（データ転送回路）、３１・・第
２のデータ線、３２・・・データラッチ回路、３３・・
・アドレス遷移検知回路、３５・・・イコライズ回路、
３６・・・中間バッファ。 出願人代理人　弁理士　鈴江武彦 〉 〉

Claims (2)

    【特許請求の範囲】
  1. （１）第１のデータ線と第２のデータ線の間に設けられ
    て、第１のデータ線に入力されたデータ信号を第２のデ
    ータ線に転送するためのデータ転送回路と、 前記第２のデータ線に設けられて第２のデータ線を定常
    状態でリセット状態に保ち、前記第１のデータ線のデー
    タ遷移に同期して一時的にそのリセット状態を解除する
    イコライズ回路と、 前記第２のデータ線に設けられて前記転送回路を介して
    転送されたデータ信号をラッチする、前記第１のデータ
    線のデータ遷移に同期して制御されるデータラッチ回路
    と、 を備えたことを特徴とするデータ転送制御回路。
  2. （２）複数本のビット線と複数本のワード線が互いに交
    差して配設され、それらの交差位置にダイナミック型メ
    モリセルが配置されて構成されたメモリセルアレイと、 前記メモリセルアレイの選択されたメモリセルとデータ
    のやりとりを行うセンスアンプと、外部からのロウ・ア
    ドレスおよびカラム・アドレスを取り込むアドレスバッ
    ファと、 前記メモリセルアレイに隣接して配置されて、前記アド
    レスバッファからのカラム・アドレスにより前記メモリ
    セルアレイのビット線選択を行うカラム・デコーダと、 前記メモリセルアレイに隣接して配置されて、前記アド
    レスバッファからのロウ・アドレスにより前記メモリセ
    ルアレイのワード線選択を行うロウ・デコーダと、 前記カラム・デコーダにより選択的に制御される転送ゲ
    ートを介して前記ビット線と接続される第１のデータ線
    と、 前記第１のデータ線に設けられたデータ入出力バッファ
    と、 前記データ入出力バッファを介して前記第１のデータ線
    と接続される第２のデータ線と、 前記アドレスバッファの出力端子に設けられてカラム・
    アドレス信号の遷移を検知するアドレス遷移検知回路と
    、 前記第２のデータ線に設けられて第２のデータ線を定常
    状態でリセット状態に保ち、前記アドレス遷移検知回路
    の出力により一時的にそのリセット状態を解除するイコ
    ライズ回路と、 前記第２のデータ線に設けられて第２のデータ線に転送
    されたデータをラッチする、前記アドレス遷移検知回路
    の出力により制御されるデータラッチ回路と、 を備えたことを特徴とするダイナミック型半導体記憶装
    置。
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