JP2000195271A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 ビットラインをメモリセル領域とビットライ
ンセンスアンプ領域に対し分離して別途に制御すること
により、連続リード動作時のロー及びカラム動作を高速
化してデータアクセス時間を減少させた高速動作用ディ
ラムを提供する。 【解決手段】 メモリセル領域及びセンスアンプ領域内
のビットラインの間にプリチャージ手段をそれぞれ備え
ることにより、連続的なリード動作時に前記乗算センス
アンプ領域内のビットラインでカラム動作を行う間、メ
モリセル領域内のビットラインをプリチャージしてワー
ドラインをディスエーブルさせることにより、メモリセ
ル領域内での新しいワードラインをイネーブルさせ得る
用意をすることが可能になるためロー及びカラム動作タ
イミングを縮小し、これによりデータアクセス時間を大
幅に減少させて高速化を実現できる。
ンセンスアンプ領域に対し分離して別途に制御すること
により、連続リード動作時のロー及びカラム動作を高速
化してデータアクセス時間を減少させた高速動作用ディ
ラムを提供する。 【解決手段】 メモリセル領域及びセンスアンプ領域内
のビットラインの間にプリチャージ手段をそれぞれ備え
ることにより、連続的なリード動作時に前記乗算センス
アンプ領域内のビットラインでカラム動作を行う間、メ
モリセル領域内のビットラインをプリチャージしてワー
ドラインをディスエーブルさせることにより、メモリセ
ル領域内での新しいワードラインをイネーブルさせ得る
用意をすることが可能になるためロー及びカラム動作タ
イミングを縮小し、これによりデータアクセス時間を大
幅に減少させて高速化を実現できる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、より詳しくは、ビットライン構造を変化させ連続
的なリード動作時のロー及びカラム動作を改善し、これ
に伴いデータアクセス時間を減少させて高速化を実現す
るようにした半導体メモリ装置に関する。
関し、より詳しくは、ビットライン構造を変化させ連続
的なリード動作時のロー及びカラム動作を改善し、これ
に伴いデータアクセス時間を減少させて高速化を実現す
るようにした半導体メモリ装置に関する。
【０００２】
【従来の技術】一般に、DRAM等のメモリ素子のリード動
作は次のような経路を経て実施されることになる。
作は次のような経路を経て実施されることになる。
【０００３】先ず、動作制御信号のラスバー（/RAS）が
アクティブ状態に変化しながらアドレスバッファに入力
されるアドレス信号を素子内部に受け入れ、このとき受
け入れたアドレス信号等をデコーディングし、セルアレ
イブロックのワードライン中の一つを選択するローデコ
ーディング動作を実施することになる。
アクティブ状態に変化しながらアドレスバッファに入力
されるアドレス信号を素子内部に受け入れ、このとき受
け入れたアドレス信号等をデコーディングし、セルアレ
イブロックのワードライン中の一つを選択するローデコ
ーディング動作を実施することになる。
【０００４】その後、前記選択されたワードラインに連
結されているセル等のデータは、選択されたブロックの
データをビットライン分離回路を経てセンスアンプ領域
内のビットライン（SL、/SL）に伝送されるが、このと
き、ビットラインセンスアンプ（５）が駆動して前記セ
ンスアンプ領域内のビットライン（SL、/SL）にローデ
ィングされた微細な電位差を有する信号を、それぞれ電
源電圧（VCC）及び接地電圧（VSS）水準に増幅すること
になる。
結されているセル等のデータは、選択されたブロックの
データをビットライン分離回路を経てセンスアンプ領域
内のビットライン（SL、/SL）に伝送されるが、このと
き、ビットラインセンスアンプ（５）が駆動して前記セ
ンスアンプ領域内のビットライン（SL、/SL）にローデ
ィングされた微細な電位差を有する信号を、それぞれ電
源電圧（VCC）及び接地電圧（VSS）水準に増幅すること
になる。
【０００５】一方、ビットラインセンスアンプ（５）に
より増幅されたビットラインのデータをデータバスライ
ン（DB、/DB）に伝えるパストランジスタが、カラムデ
コーダ出力信号（YI）によりスイッチング制御され一つ
のカラムを選択することになる。
より増幅されたビットラインのデータをデータバスライ
ン（DB、/DB）に伝えるパストランジスタが、カラムデ
コーダ出力信号（YI）によりスイッチング制御され一つ
のカラムを選択することになる。
【０００６】尚、選択されたカラムデータは選択的にス
イッチングされたパストランジスタを経て前記データバ
スライン（DB、/DB）にローディングされることにな
り、これをデータバスラインセンスアンプで感知、増幅
した後、データ出力バッファ等を介して素子外部に出力
されながらリード動作は終了する。
イッチングされたパストランジスタを経て前記データバ
スライン（DB、/DB）にローディングされることにな
り、これをデータバスラインセンスアンプで感知、増幅
した後、データ出力バッファ等を介して素子外部に出力
されながらリード動作は終了する。
【０００７】ところが、前記経路を経てリード動作が実
施される従来のDRAM素子は、一つのリード動作が終了し
た後、次のリード動作が実施されるために最初のリード
命令に対するカラム動作が終了してから、二番目のリー
ド命令に対するロー動作の実施が可能であった。
施される従来のDRAM素子は、一つのリード動作が終了し
た後、次のリード動作が実施されるために最初のリード
命令に対するカラム動作が終了してから、二番目のリー
ド命令に対するロー動作の実施が可能であった。
【０００８】図１は、一般的なDRAMの構造を示す回路図
であり、ここに示されたように、第１側ビットライン
（BL１）とセルフレート電圧端子（VCP）の間に連結さ
れ、データを貯蔵する第１Ｎモス型トランジスタ（NM
１）及びセルキャパシタ（C１）でなる単位メモリセル
（１）と、ビットライン分離信号（BISH）により第１ビ
ットライン（BL１、/BL１）とセンスアンプライン（S
L、/SL）の接続及び遮断の役割を担当するため第２、第
３Ｎモス型トランジスタ（NM２、NM３）でなる第１ライ
ン連結部（２）と、ビットライン分離信号（BISL）によ
り第２ビットライン（BL２、/BL２）と、センスアンプ
ライン（SL、/SL）の接続及び遮断役割を担当するため
第４、第５Ｎモス型トランジスタ（NM４、NM５）でなる
第２ライン連結部（３）と、ビットラインイコライゼー
ション／プリチャージ制御信号（BLP）により制御さ
れ、センスアンプライン（SL、/SL）をイコライゼーシ
ョン及びプリチャージするプリチャージ部（４）と、セ
ンスアンプライン（SL、/SL）の間に接続し、センスア
ンプ制御信号（RTO、/S）により駆動されてビットライ
ンセンシング動作を担当するビットラインセンスアンプ
（５）と、カラム選択信号（YI）により動作して前記セ
ンスアンプライン（SL、/SL）とデータバスライン（D
B、/DB）の接続、及び遮断役割を担当する第６、第７Ｎ
モス型トランジスタ（NM６、NM７）でなるデータバスラ
イン連結部（６）で構成されている。
であり、ここに示されたように、第１側ビットライン
（BL１）とセルフレート電圧端子（VCP）の間に連結さ
れ、データを貯蔵する第１Ｎモス型トランジスタ（NM
１）及びセルキャパシタ（C１）でなる単位メモリセル
（１）と、ビットライン分離信号（BISH）により第１ビ
ットライン（BL１、/BL１）とセンスアンプライン（S
L、/SL）の接続及び遮断の役割を担当するため第２、第
３Ｎモス型トランジスタ（NM２、NM３）でなる第１ライ
ン連結部（２）と、ビットライン分離信号（BISL）によ
り第２ビットライン（BL２、/BL２）と、センスアンプ
ライン（SL、/SL）の接続及び遮断役割を担当するため
第４、第５Ｎモス型トランジスタ（NM４、NM５）でなる
第２ライン連結部（３）と、ビットラインイコライゼー
ション／プリチャージ制御信号（BLP）により制御さ
れ、センスアンプライン（SL、/SL）をイコライゼーシ
ョン及びプリチャージするプリチャージ部（４）と、セ
ンスアンプライン（SL、/SL）の間に接続し、センスア
ンプ制御信号（RTO、/S）により駆動されてビットライ
ンセンシング動作を担当するビットラインセンスアンプ
（５）と、カラム選択信号（YI）により動作して前記セ
ンスアンプライン（SL、/SL）とデータバスライン（D
B、/DB）の接続、及び遮断役割を担当する第６、第７Ｎ
モス型トランジスタ（NM６、NM７）でなるデータバスラ
イン連結部（６）で構成されている。
【０００９】図２は、図１のDRAMのビットライン駆動を
示す動作タイミング図であり、図２（ｃ）及び図２
（ｄ）にそれぞれ示すようにカラム動作の完了時までビ
ットライン分離信号（BISH、BISL）、及びワードライン
電位（WL）が引続きロジックハイレベルの状態であるた
め、連続的なリード動作の実施のためこれ等二つの信号
（BISH、WL）が全てオフされ、図２（ｅ）に示す第１ビ
ットライン対（BL１．/BL１）が一定電位（例えば、Hal
f VDD）でプリチャージされたあと図２（ａ）に示すよ
うに、ラスバー信号（/RAS）が再びロジックローレベル
のイネーブル状態に印加されると、新規のワードライン
を選択してデータをリードしようとするとき、ラスバー
信号（/RAS）とカスバー信号（/CAS）の間の遅延時間
（tRCD）とラスバー信号（RAS）によるプリチャージ時
間（tRP）で示された時間の間の間隔（tA）が長くなり
ながら、データアクセス時間を延長することになり高速
動作を制限することになる問題点が発生する。
示す動作タイミング図であり、図２（ｃ）及び図２
（ｄ）にそれぞれ示すようにカラム動作の完了時までビ
ットライン分離信号（BISH、BISL）、及びワードライン
電位（WL）が引続きロジックハイレベルの状態であるた
め、連続的なリード動作の実施のためこれ等二つの信号
（BISH、WL）が全てオフされ、図２（ｅ）に示す第１ビ
ットライン対（BL１．/BL１）が一定電位（例えば、Hal
f VDD）でプリチャージされたあと図２（ａ）に示すよ
うに、ラスバー信号（/RAS）が再びロジックローレベル
のイネーブル状態に印加されると、新規のワードライン
を選択してデータをリードしようとするとき、ラスバー
信号（/RAS）とカスバー信号（/CAS）の間の遅延時間
（tRCD）とラスバー信号（RAS）によるプリチャージ時
間（tRP）で示された時間の間の間隔（tA）が長くなり
ながら、データアクセス時間を延長することになり高速
動作を制限することになる問題点が発生する。
【００１０】前記の問題点は図２（ｃ）に示すように、
プリチャージのとき二つのビットライン分離信号（BIS
H、BISL）が電源電位（VDD）レベルを保持することにな
り、メモリセル領域内のビットライン（BL１、/BL１）
及びセンスアンプ領域内のセンスアンプライン（SL、/S
L）が、同一の単一ノードで動作することになりながら
発生する問題点である。
プリチャージのとき二つのビットライン分離信号（BIS
H、BISL）が電源電位（VDD）レベルを保持することにな
り、メモリセル領域内のビットライン（BL１、/BL１）
及びセンスアンプ領域内のセンスアンプライン（SL、/S
L）が、同一の単一ノードで動作することになりながら
発生する問題点である。
【００１１】即ち、従来用いられたDRAMではメモリセル
領域内のビットラインとビットラインセンスアンプ領域
内のビットラインが完全に分離されないため、連続的な
リード動作の実施に際しデータアクセス時間を増加させ
て高速化を制限することになる問題点が発生する。
領域内のビットラインとビットラインセンスアンプ領域
内のビットラインが完全に分離されないため、連続的な
リード動作の実施に際しデータアクセス時間を増加させ
て高速化を制限することになる問題点が発生する。
【００１２】
【発明が解決しようとする課題】したがって、本発明は
前記の問題点を解決するためなされたものであり、本発
明の目的は、ビットラインをメモリセル領域とビットラ
インセンスアンプ領域に対し分離して別途に制御するこ
とにより、連続リード動作時のロー及びカラム動作を高
速化してデータアクセス時間を減少させた高速動作用デ
ィラムを提供することにある。
前記の問題点を解決するためなされたものであり、本発
明の目的は、ビットラインをメモリセル領域とビットラ
インセンスアンプ領域に対し分離して別途に制御するこ
とにより、連続リード動作時のロー及びカラム動作を高
速化してデータアクセス時間を減少させた高速動作用デ
ィラムを提供することにある。
【００１３】
【課題を解決するための手段】前記目的の達成のため本
発明による半導体メモリ装置は、単位メモリセルと第１
ビットライン分離信号により前記メモリセル内の第１ビ
ットラインとセンスアンプ領域内のビットラインの接
続、及び遮断の役割を担当するための第１ライン連結手
段と、第２ビットライン分離信号により第２ビットライ
ンとセンスアンプ領域内のビットラインの接続、及び遮
断の役割を担当するための第２ライン連結手段と、第１
プリチャージ制御信号により制御され、センスアンプ領
域内のビットラインをイコライゼーション及びプリチャ
ージする第１プリチャージ手段と、センスアンプ領域内
のビットラインの間に接続され、センスアンプ制御信号
（RTO、/S）により駆動されてビットラインセンシング
動作を担当するビットラインセンスアンプと、カラム選
択信号（YI）により動作し、前記センスアンプ領域内の
ビットラインとデータバスラインの接続、及び遮断の役
割を担当するデータバスライン連結部でなる半導体メモ
リ装置において、第２プリチャージ制御信号により制御
され、前記単位メモリセル領域内の第１ビットラインを
イコライゼーション、及びプリチャージする第２プリチ
ャージ手段をさらに含み、前記第１、第２ビットライン
分離信号はバンク選択信号、及びセンシング発生信号に
よりビットライン分離信号手段で発生し、前記第１ビッ
トラインプリチャージ制御信号はバンク選択信号、及び
前記第１、第２ビットライン分離信号により第１プリチ
ャージ制御手段で発生し、前記第２ビットラインプリチ
ャージ制御信号はバンク選択信号、及びカスバー信号に
より第２プリチャージ制御手段で発生することを特徴と
する。
発明による半導体メモリ装置は、単位メモリセルと第１
ビットライン分離信号により前記メモリセル内の第１ビ
ットラインとセンスアンプ領域内のビットラインの接
続、及び遮断の役割を担当するための第１ライン連結手
段と、第２ビットライン分離信号により第２ビットライ
ンとセンスアンプ領域内のビットラインの接続、及び遮
断の役割を担当するための第２ライン連結手段と、第１
プリチャージ制御信号により制御され、センスアンプ領
域内のビットラインをイコライゼーション及びプリチャ
ージする第１プリチャージ手段と、センスアンプ領域内
のビットラインの間に接続され、センスアンプ制御信号
（RTO、/S）により駆動されてビットラインセンシング
動作を担当するビットラインセンスアンプと、カラム選
択信号（YI）により動作し、前記センスアンプ領域内の
ビットラインとデータバスラインの接続、及び遮断の役
割を担当するデータバスライン連結部でなる半導体メモ
リ装置において、第２プリチャージ制御信号により制御
され、前記単位メモリセル領域内の第１ビットラインを
イコライゼーション、及びプリチャージする第２プリチ
ャージ手段をさらに含み、前記第１、第２ビットライン
分離信号はバンク選択信号、及びセンシング発生信号に
よりビットライン分離信号手段で発生し、前記第１ビッ
トラインプリチャージ制御信号はバンク選択信号、及び
前記第１、第２ビットライン分離信号により第１プリチ
ャージ制御手段で発生し、前記第２ビットラインプリチ
ャージ制御信号はバンク選択信号、及びカスバー信号に
より第２プリチャージ制御手段で発生することを特徴と
する。
【００１４】前述の目的及びその他の目的と本発明の特
徴及び利点は、添付の図面と係る次の詳細な説明を介し
てより明らかになるはずである。以下、添付の図を参照
して本発明の実施例を詳しく説明すれば次の通りであ
る。
徴及び利点は、添付の図面と係る次の詳細な説明を介し
てより明らかになるはずである。以下、添付の図を参照
して本発明の実施例を詳しく説明すれば次の通りであ
る。
【００１５】
【発明の実施の形態】図３は本発明に係るディラムの構
造を示す回路図であり、ここに示すように、第１側ビッ
トライン（BL１）とセルフレート電圧端子（VCP）の間
に連結されてデータを貯蔵する第１Ｎモス型トランジス
タ（NM１）及びセルキャパシタ（Ｃ１）でなる単位メモ
リセル（１）と、ビットライン分離信号（BISH）により
第１ビットライン（BL１、/BL１）とセンスアンプライ
ン（SL、/SL）の接続及び遮断の役割を担当するため第
２、第３Ｎモス型トランジスタ（NM２、NM３）でなる第
１ライン連結部（２）と、ビットライン分離信号（BIS
L）により第２ビットライン（BL２、/BL２）とセンスア
ンプライン（SL、/SL）の接続及び遮断の役割を担当す
るため第４、第５Ｎモス型トランジスタ（NM４、NM５）
でなる第２ライン連結部（３）と、第１、第２ビットラ
インプリチャージ制御信号（BLP１、BLP２）によりそれ
ぞれ制御され、それぞれ第１ビットライン（BL１、/BL
１）及びセンスアンプライン（SL、/SL）をイコライゼ
ーション及びプリチャージする第１、第２プリチャージ
部（１１、１２）と、センスアンプライン（SL、/SL）
の間に接続され、センスアンプ制御信号（RTO、/S）に
より駆動されてビットラインセンシング動作を担当する
ビットラインセンスアンプ（５）と、カラム選択信号
（YI）により動作し、前記センスアンプライン（SL、/S
L）とデータバスライン（DB、/DB）の接続及び遮断の役
割を担当する第６、第７Ｎモス型トランジスタ（NM６、
NM７）でなるデータバスライン連結部（６）で構成され
ている。
造を示す回路図であり、ここに示すように、第１側ビッ
トライン（BL１）とセルフレート電圧端子（VCP）の間
に連結されてデータを貯蔵する第１Ｎモス型トランジス
タ（NM１）及びセルキャパシタ（Ｃ１）でなる単位メモ
リセル（１）と、ビットライン分離信号（BISH）により
第１ビットライン（BL１、/BL１）とセンスアンプライ
ン（SL、/SL）の接続及び遮断の役割を担当するため第
２、第３Ｎモス型トランジスタ（NM２、NM３）でなる第
１ライン連結部（２）と、ビットライン分離信号（BIS
L）により第２ビットライン（BL２、/BL２）とセンスア
ンプライン（SL、/SL）の接続及び遮断の役割を担当す
るため第４、第５Ｎモス型トランジスタ（NM４、NM５）
でなる第２ライン連結部（３）と、第１、第２ビットラ
インプリチャージ制御信号（BLP１、BLP２）によりそれ
ぞれ制御され、それぞれ第１ビットライン（BL１、/BL
１）及びセンスアンプライン（SL、/SL）をイコライゼ
ーション及びプリチャージする第１、第２プリチャージ
部（１１、１２）と、センスアンプライン（SL、/SL）
の間に接続され、センスアンプ制御信号（RTO、/S）に
より駆動されてビットラインセンシング動作を担当する
ビットラインセンスアンプ（５）と、カラム選択信号
（YI）により動作し、前記センスアンプライン（SL、/S
L）とデータバスライン（DB、/DB）の接続及び遮断の役
割を担当する第６、第７Ｎモス型トランジスタ（NM６、
NM７）でなるデータバスライン連結部（６）で構成され
ている。
【００１６】前記第１、第２ビットライン分離信号（BL
SH、BLSL）は、バンク選択信号（BKSEL）及びセンシン
グ発生信号（SG）（sensing generation signal）によ
りビットライン分離信号発生部（１３）で発生する。
SH、BLSL）は、バンク選択信号（BKSEL）及びセンシン
グ発生信号（SG）（sensing generation signal）によ
りビットライン分離信号発生部（１３）で発生する。
【００１７】前記第１ビットラインイコライゼーション
／プリチャージ制御信号（BLP１）は、バンク選択信号
（BKSEL）及び前記第１、第２ビットライン分離信号（B
ISH、BISL）により第１プリチャージ制御部（１４）で
発生する。
／プリチャージ制御信号（BLP１）は、バンク選択信号
（BKSEL）及び前記第１、第２ビットライン分離信号（B
ISH、BISL）により第１プリチャージ制御部（１４）で
発生する。
【００１８】前記第２ビットラインイコライゼーション
／プリチャージ制御信号（BLP２）は、バンク選択信号
（BKSEL）及びカスバー信号（/CAS）により第２プリチ
ャージ制御部（１５）で発生する。
／プリチャージ制御信号（BLP２）は、バンク選択信号
（BKSEL）及びカスバー信号（/CAS）により第２プリチ
ャージ制御部（１５）で発生する。
【００１９】ここで、前記従来技術のディラムと同一の
構成要素に対しては同一の図面符号を与えた。
構成要素に対しては同一の図面符号を与えた。
【００２０】図４は、前記図３に示したビットライン分
離信号発生部（１３）を示すブロック構成図であり、こ
こに示すように、ラスバー信号（/RAS）から発生する前
記バンク選択信号（BKSEL）を入力され、ビットライン
分離信号（BISH、BISL）をイネーブルさせるイネーブル
部（１３１）と；前記センスアンプ制御信号（RTO、/
S）を発生させるセンシング発生信号（SG）を所定時間
遅延する遅延部（１３２）と；前記遅延部（１３２）に
より遅延されたセンシング発生信号（SG）を用いて前記
ビットライン分離信号（BISH、BISL）をディスエーブル
させるディスエーブル部（１３３）を備えて構成され
る。
離信号発生部（１３）を示すブロック構成図であり、こ
こに示すように、ラスバー信号（/RAS）から発生する前
記バンク選択信号（BKSEL）を入力され、ビットライン
分離信号（BISH、BISL）をイネーブルさせるイネーブル
部（１３１）と；前記センスアンプ制御信号（RTO、/
S）を発生させるセンシング発生信号（SG）を所定時間
遅延する遅延部（１３２）と；前記遅延部（１３２）に
より遅延されたセンシング発生信号（SG）を用いて前記
ビットライン分離信号（BISH、BISL）をディスエーブル
させるディスエーブル部（１３３）を備えて構成され
る。
【００２１】このとき、前記遅延部（１３２）の所定遅
延時間はメモリセルにデータがリライト（rewrite）す
るほどに十分ビットライン（BL１、/BL１）が分離する
まで要求される最少時間になるよう、インバータの個数
を変化させ直列連結することにより調節することにな
る。
延時間はメモリセルにデータがリライト（rewrite）す
るほどに十分ビットライン（BL１、/BL１）が分離する
まで要求される最少時間になるよう、インバータの個数
を変化させ直列連結することにより調節することにな
る。
【００２２】さらに、前記ビットライン分離信号（BIS
H、BISL）の電位水準を接地電位（VSS）水準から高電圧
（VPP）水準までフルスイングさせることにより、セル
領域の第１ビットライン（BL１、/BL１）とセンスアン
プ領域内のセンスアンプライン（SL、/SL）を完全分離
させ得るよう制御することになる。
H、BISL）の電位水準を接地電位（VSS）水準から高電圧
（VPP）水準までフルスイングさせることにより、セル
領域の第１ビットライン（BL１、/BL１）とセンスアン
プ領域内のセンスアンプライン（SL、/SL）を完全分離
させ得るよう制御することになる。
【００２３】図５は、前記図３に示された第１プリチャ
ージ制御手段（１４）の実施例を示す回路図であり、バ
ンク選択信号（BKSEL）の入力を受けて反転させる第１
インバータ（INV１）と；前記ビットライン分離信号（B
ISH、BISL）及び前記インバータ（INV１）の出力信号を
否定論理合せするノアゲート（NOR１）と；前記ビット
ライン分離信号（BISH、BISL）及び前記インバータ（IN
V１）の出力信号を否定論理乗算するナンドゲート（ND
１）と；クロック入力（CP）で前記ナンドゲート（ND
１）の出力信号を入力し、データ入力（D）で前記ノア
ゲート（NOR１）の出力信号を入力され一定時間ラッチ
させて伝えるディーフリップフロップ（１４１）と；前
記バンク選択信号（BKSEL）、及び前記ビットライン分
離信号（BISH、BISL）それぞれの反転信号を入力され論
理乗算するネガティブアンドゲート（NEAD１）と；前記
ネガティブアンドゲート（NEAD１）の出力信号によりセ
ッティングされ、前記ディーフリップフロップの出力信
号（Q）に従いトグリングして前記第１プリチャージ制
御信号（BLP１）を発生させるティーフリップフロップ
（１４２）を備えて構成される。
ージ制御手段（１４）の実施例を示す回路図であり、バ
ンク選択信号（BKSEL）の入力を受けて反転させる第１
インバータ（INV１）と；前記ビットライン分離信号（B
ISH、BISL）及び前記インバータ（INV１）の出力信号を
否定論理合せするノアゲート（NOR１）と；前記ビット
ライン分離信号（BISH、BISL）及び前記インバータ（IN
V１）の出力信号を否定論理乗算するナンドゲート（ND
１）と；クロック入力（CP）で前記ナンドゲート（ND
１）の出力信号を入力し、データ入力（D）で前記ノア
ゲート（NOR１）の出力信号を入力され一定時間ラッチ
させて伝えるディーフリップフロップ（１４１）と；前
記バンク選択信号（BKSEL）、及び前記ビットライン分
離信号（BISH、BISL）それぞれの反転信号を入力され論
理乗算するネガティブアンドゲート（NEAD１）と；前記
ネガティブアンドゲート（NEAD１）の出力信号によりセ
ッティングされ、前記ディーフリップフロップの出力信
号（Q）に従いトグリングして前記第１プリチャージ制
御信号（BLP１）を発生させるティーフリップフロップ
（１４２）を備えて構成される。
【００２４】前記構成を有する第１プリチャージ制御部
（１４）は、バンク選択信号（BKSEL）によりメモリセ
ル領域内の第１プリチャージ部（１１）をディスエーブ
ルさせ、前記ビットライン分離信号（BISH、BISL）がデ
ィスエーブルされるときイネーブルされるよう第１プリ
チャージ制御信号（BLP１）を発生させることになる。
（１４）は、バンク選択信号（BKSEL）によりメモリセ
ル領域内の第１プリチャージ部（１１）をディスエーブ
ルさせ、前記ビットライン分離信号（BISH、BISL）がデ
ィスエーブルされるときイネーブルされるよう第１プリ
チャージ制御信号（BLP１）を発生させることになる。
【００２５】前記第１プリチャージ制御手段（１４）の
動作を図面を参照して詳しく説明すれば次の通りであ
る。
動作を図面を参照して詳しく説明すれば次の通りであ
る。
【００２６】先ず、前記バンク選択信号（BKSEL）とビ
ットライン分離信号（BISH、BISL）が全てロジックロー
レベルの場合、ティーフリップフロップ（１４２）のセ
ッティングにより出力される制御信号（BLP１）はロジ
ックハイレベルに初期化される。このとき、ディーフリ
ップフロップ（１４１）の出力がロジックハイレベルと
なれば、前記ティーフリップフロップ（１４２）はトグ
リングして前記出力制御信号（BLP1）をロジックローレ
ベルに低下させることになる。
ットライン分離信号（BISH、BISL）が全てロジックロー
レベルの場合、ティーフリップフロップ（１４２）のセ
ッティングにより出力される制御信号（BLP１）はロジ
ックハイレベルに初期化される。このとき、ディーフリ
ップフロップ（１４１）の出力がロジックハイレベルと
なれば、前記ティーフリップフロップ（１４２）はトグ
リングして前記出力制御信号（BLP1）をロジックローレ
ベルに低下させることになる。
【００２７】この状態で、前記ビットライン分離信号
（BISH、BISL）がロジックハイにイネーブルされても、
前記ティーフリップフロップ（１４２）の入力端子がロ
ーレベルに保持されているため、出力制御信号（BLP
１）の電位レベルには変化がない。
（BISH、BISL）がロジックハイにイネーブルされても、
前記ティーフリップフロップ（１４２）の入力端子がロ
ーレベルに保持されているため、出力制御信号（BLP
１）の電位レベルには変化がない。
【００２８】その後、再び前記ビットライン分離信号が
ロジックローに低下することになれば、前記ディーフリ
ップフロップ（１４１）の出力信号がロジックハイレベ
ルに遷移されながら最終出力する制御信号（BLP１）
は、再びロジックハイレベルに上昇することになる。
ロジックローに低下することになれば、前記ディーフリ
ップフロップ（１４１）の出力信号がロジックハイレベ
ルに遷移されながら最終出力する制御信号（BLP１）
は、再びロジックハイレベルに上昇することになる。
【００２９】図５は、図３に示す第２プリチャージ制御
部（１５）の実施例を示した回路図であり、カスバー信
号（/CAS）及びバンク選択信号（BKSEL）をそれぞれ利
用し、それぞれのパルス信号を発生させる第１及び第２
パルス発生部（１５１、１５２）と；前記第１及び第２
パルス発生部（１５１、１５２）から発生したそれぞれ
のパルス制御信号によりスイッチングされ出力端（N
１）電位を調節する出力駆動部（１５３）と；前記出力
端（N１）電位をラッチさせるラッチ部（１５４）と；
前記ラッチ部（１５４）の出力電位をバッファリングす
るバッファリング部（１５５）を備えて構成される。
部（１５）の実施例を示した回路図であり、カスバー信
号（/CAS）及びバンク選択信号（BKSEL）をそれぞれ利
用し、それぞれのパルス信号を発生させる第１及び第２
パルス発生部（１５１、１５２）と；前記第１及び第２
パルス発生部（１５１、１５２）から発生したそれぞれ
のパルス制御信号によりスイッチングされ出力端（N
１）電位を調節する出力駆動部（１５３）と；前記出力
端（N１）電位をラッチさせるラッチ部（１５４）と；
前記ラッチ部（１５４）の出力電位をバッファリングす
るバッファリング部（１５５）を備えて構成される。
【００３０】前記第１パルス発生部（１５１）は、前記
カスバー信号（/CAS）を反転ディレイさせるため直列連
結された奇数個のインバータ（INV１１、INV１２、INV
１N）と、ここでは三つのインバータを用いる場合を例
に挙げて説明する。前記最終インバータ（INV１３）出
力信号と、前記カスバー信号（/CAS）を否定論理乗算す
るナンドゲート（ND１１）で構成される。
カスバー信号（/CAS）を反転ディレイさせるため直列連
結された奇数個のインバータ（INV１１、INV１２、INV
１N）と、ここでは三つのインバータを用いる場合を例
に挙げて説明する。前記最終インバータ（INV１３）出
力信号と、前記カスバー信号（/CAS）を否定論理乗算す
るナンドゲート（ND１１）で構成される。
【００３１】そして、前記第２パルス発生部（１５２）
は、前記バンク選択信号（BKSEL）を反転ディレイさせ
るため直列連結された奇数個のインバータ（INV２１、I
NV２２、INV２３）と、ここでは三つのインバータを用
いる場合を例に挙げて説明する。
は、前記バンク選択信号（BKSEL）を反転ディレイさせ
るため直列連結された奇数個のインバータ（INV２１、I
NV２２、INV２３）と、ここでは三つのインバータを用
いる場合を例に挙げて説明する。
【００３２】前記最終インバータ（INV２３）出力信号
と、前記バンク選択信号（BKSEL）を否定論理乗算する
ナンドゲート（ND２１）と；前記ナンドゲート（ND２
１）の出力信号を反転させるインバータ（INV２４）を
備えて構成される。
と、前記バンク選択信号（BKSEL）を否定論理乗算する
ナンドゲート（ND２１）と；前記ナンドゲート（ND２
１）の出力信号を反転させるインバータ（INV２４）を
備えて構成される。
【００３３】さらに、前記出力駆動部（１５３）は、前
記第１及び第２パルス発生部（１５１、１５２）から発
生するパルス信号がそれぞれのゲートに印加され、電源
電圧（VCC）と接地電圧（VSS）の間に直列接続されたＰ
モス型トランジスタ（PM１１）とＮモス型トランジスタ
（NM１１）で構成される。
記第１及び第２パルス発生部（１５１、１５２）から発
生するパルス信号がそれぞれのゲートに印加され、電源
電圧（VCC）と接地電圧（VSS）の間に直列接続されたＰ
モス型トランジスタ（PM１１）とＮモス型トランジスタ
（NM１１）で構成される。
【００３４】なお、前記ラッチ部（１５４）は前記出力
端（N１）電位を反転させるインバータ（INV３１）と；
電源電圧（VCC）と前記出力端（N１）の間に連結され、
前記インバータ（INV３１）の出力信号がゲート端にフ
ィードバックされるＰモス型トランジスタ（PM１２）を
備えて構成され、前記バッファリング部（１５５）は多
数個の直列連結されたインバータ（INV４１）で構成さ
れる。ここでは、一つのインバータを用いる場合を例に
挙げて説明する。
端（N１）電位を反転させるインバータ（INV３１）と；
電源電圧（VCC）と前記出力端（N１）の間に連結され、
前記インバータ（INV３１）の出力信号がゲート端にフ
ィードバックされるＰモス型トランジスタ（PM１２）を
備えて構成され、前記バッファリング部（１５５）は多
数個の直列連結されたインバータ（INV４１）で構成さ
れる。ここでは、一つのインバータを用いる場合を例に
挙げて説明する。
【００３５】前記構成を有する第２プリチャージ制御部
（１５）は、ラスバー信号（/RAS）により発生するバン
ク選択信号（BKSEL）により最終出力される制御信号（B
LP２）をロジックローディスエーブルさせることにな
り、前記カスバー信号（/CAS）がロジックローレベルか
らロジックハイレベルに遷移されるディスエーブル時
に、再び前記出力制御信号（BLP２）はロジックハイレ
ベルにディスエーブルされることになる。
（１５）は、ラスバー信号（/RAS）により発生するバン
ク選択信号（BKSEL）により最終出力される制御信号（B
LP２）をロジックローディスエーブルさせることにな
り、前記カスバー信号（/CAS）がロジックローレベルか
らロジックハイレベルに遷移されるディスエーブル時
に、再び前記出力制御信号（BLP２）はロジックハイレ
ベルにディスエーブルされることになる。
【００３６】図７は、本発明に係るディラムの動作タイ
ミング図を示すものであり、以下、前記構成を有する本
発明の動作を同図面を参照して詳しく検討して見ること
にする。
ミング図を示すものであり、以下、前記構成を有する本
発明の動作を同図面を参照して詳しく検討して見ること
にする。
【００３７】先ず、ビットライン分離信号発生手段（１
３）で図７（ａ）に示すラスバー信号（/RAS）により発
生するバンク選択信号（BKSEL）を入力され、図７
（ｃ）に示すようにビットライン分離信号（BISH、BIS
L）をイネーブルさせることになり、図７（ｉ）に示す
センスアンプ動作制御信号（RTO、/S）を発生させるセ
ンシング発生信号（SG）を、後端のディレイ部（１４
２）を経て所定の時間（メモリセルにデータがリライト
（rewrite）されるほどに十分ビットラインが離隔する
のに要求される最少時間）ディレイさせた後入力され、
ビットライン分離信号をディスエーブルさせることにな
る。
３）で図７（ａ）に示すラスバー信号（/RAS）により発
生するバンク選択信号（BKSEL）を入力され、図７
（ｃ）に示すようにビットライン分離信号（BISH、BIS
L）をイネーブルさせることになり、図７（ｉ）に示す
センスアンプ動作制御信号（RTO、/S）を発生させるセ
ンシング発生信号（SG）を、後端のディレイ部（１４
２）を経て所定の時間（メモリセルにデータがリライト
（rewrite）されるほどに十分ビットラインが離隔する
のに要求される最少時間）ディレイさせた後入力され、
ビットライン分離信号をディスエーブルさせることにな
る。
【００３８】さらに、前記ビットライン分離信号（BIS
H、BISL）を接地電位（VSS）から高電圧（VPP）水準ま
でフルスイングさせることにより、セル領域内第１ビッ
トライン（BL１、/BL１）とセンスアンプ領域内センス
アンプライン（SL、/SL）の完全分離を可能となるよう
にする。
H、BISL）を接地電位（VSS）から高電圧（VPP）水準ま
でフルスイングさせることにより、セル領域内第１ビッ
トライン（BL１、/BL１）とセンスアンプ領域内センス
アンプライン（SL、/SL）の完全分離を可能となるよう
にする。
【００３９】このとき、前記のように一定時間差を持っ
てイネーブルの可否が制御されるビットライン分離信号
（BISH、BISL）がディスエーブル状態に出力され、前記
スイッチング手段（２）がターンオフされながらメモリ
セル領域内の第１ビットライン（BL１、/BL１）と、セ
ンスアンプ領域内のセンスアンプライン（SL、/SL）が
完全に分離されることになり、これに伴い、前記センス
アンプ領域内センスアンプライン（SL、/SL）部分が図
７（ｈ）に示すように活性化されカラム動作を行う間、
前記メモリセル領域内の第１ビットライン（BL１、/BL
１）を図７（ｆ）に示すように、一定電位（VDD/２）に
プリチャージさせてワードライン（WL）を図７（ｄ）に
示すようにディスエーブルさせることにより、メモリセ
ル領域で新しいワードライン（WL）をイネーブルさせ得
る用意をすることが可能になる。
てイネーブルの可否が制御されるビットライン分離信号
（BISH、BISL）がディスエーブル状態に出力され、前記
スイッチング手段（２）がターンオフされながらメモリ
セル領域内の第１ビットライン（BL１、/BL１）と、セ
ンスアンプ領域内のセンスアンプライン（SL、/SL）が
完全に分離されることになり、これに伴い、前記センス
アンプ領域内センスアンプライン（SL、/SL）部分が図
７（ｈ）に示すように活性化されカラム動作を行う間、
前記メモリセル領域内の第１ビットライン（BL１、/BL
１）を図７（ｆ）に示すように、一定電位（VDD/２）に
プリチャージさせてワードライン（WL）を図７（ｄ）に
示すようにディスエーブルさせることにより、メモリセ
ル領域で新しいワードライン（WL）をイネーブルさせ得
る用意をすることが可能になる。
【００４０】これにより、ラス信号発生後再びラス信号
が発生されるまでの時間（RAS to RAS）を減少させ得る
ようになり、さらに、二回目のラス信号発生後カス信号
が発生するまでの時間（tRCD）（RAS to CAS delay）が
経過しカス信号を再び現わすことができるため、カス信
号発生後再びカス信号が発生されるまでの時間（CASto
CAS）もまた減少させることができるようになる。その
結果、データアクセス時間を大幅に減少させながら高速
化を実現することができるようになる。
が発生されるまでの時間（RAS to RAS）を減少させ得る
ようになり、さらに、二回目のラス信号発生後カス信号
が発生するまでの時間（tRCD）（RAS to CAS delay）が
経過しカス信号を再び現わすことができるため、カス信
号発生後再びカス信号が発生されるまでの時間（CASto
CAS）もまた減少させることができるようになる。その
結果、データアクセス時間を大幅に減少させながら高速
化を実現することができるようになる。
【００４１】図７に示す動作タイミング図は、図２に示
す従来の技術の動作タイミング図のような時間の大きさ
を持って作成されたものであり、データアクセス時間が
従来に比べ大幅に減少されたことを知ることができる。
す従来の技術の動作タイミング図のような時間の大きさ
を持って作成されたものであり、データアクセス時間が
従来に比べ大幅に減少されたことを知ることができる。
【００４２】
【発明の効果】以上で説明したように、本発明に係るデ
ィラムによれば、メモリセル領域とセンスアンプ領域内
のビットラインを分離して備えることにより、ロー及び
カラム動作タイミングを減少させることが可能になり、
それに伴い、連続的なリード動作時のデータアクセス時
間を大幅に減少させ高速化を実現できる非常に優れた効
果を有する。
ィラムによれば、メモリセル領域とセンスアンプ領域内
のビットラインを分離して備えることにより、ロー及び
カラム動作タイミングを減少させることが可能になり、
それに伴い、連続的なリード動作時のデータアクセス時
間を大幅に減少させ高速化を実現できる非常に優れた効
果を有する。
【００４３】併せて、本発明の好ましい実施例等は例示
の目的のため開示されたものであり、当業者であれば本
発明の思想と範囲内で多様な修正、変更、付加等が可能
なはずであり、このような修正・変更等は、特許請求の
範囲に属するものと見なすべきである。
の目的のため開示されたものであり、当業者であれば本
発明の思想と範囲内で多様な修正、変更、付加等が可能
なはずであり、このような修正・変更等は、特許請求の
範囲に属するものと見なすべきである。
【図１】従来の技術に係るディラムのビットライン分離
構造を示す回路図である。
構造を示す回路図である。
【図２】図１の従来のディラムの動作タイミング図であ
る。
る。
【図３】本発明に係るディラムのビットライン分離構造
を示す回路図である。
を示す回路図である。
【図４】図３に示されたビットライン分離信号発生部の
構成を示すブロック図である。
構成を示すブロック図である。
【図５】図３に示された第１プリチャージ制御部の実施
例を示す回路図である。
例を示す回路図である。
【図６】図３に示された第２プリチャージ制御部の実施
例を示す回路図である。
例を示す回路図である。
【図７】本発明に係るディラムの動作タイミング図であ
る。
る。
１ 単位セル部 ２ 第１ライン連結部 ３ 第２ライン連結部 ５ センスアンプ ６ データバスライン連結部 １１ 第１プリチャージ部 １２ 第２プリチャージ部 １３ ビットライン分離信号発生部 １４ 第１プリチャージ制御部 １５ 第２プリチャージ制御部 １３１ イネーブル部 １３２ 遅延部 １３３ ディスエーブル部 １４１ ディーフリップフロップ １４２ ティーフリップフロップ １５１、１５２ 第１、第２パルス発生部 １５３ 出力駆動部 １５４ ラッチ部 １５５ バッファリング部 BL１、BL２ 第１、第２ビットライン SL センスアンプ領域のビットライン（センスアンプラ
イン） WL ワードライン NM１、NM７、NM１１ Ｎモス型トランジスタ PM１１、PM１２ Ｐモス型トランジスタ INV１、INV１１−INV１３、INV２１−INV２４、INV３
１、INV４１ インバータ NOR１ ノアゲート ND１、ND１１、ND２１ ナンドゲート NEAD ネガティブアンドゲート
イン） WL ワードライン NM１、NM７、NM１１ Ｎモス型トランジスタ PM１１、PM１２ Ｐモス型トランジスタ INV１、INV１１−INV１３、INV２１−INV２４、INV３
１、INV４１ インバータ NOR１ ノアゲート ND１、ND１１、ND２１ ナンドゲート NEAD ネガティブアンドゲート
Claims (9)
- 【請求項１】 単位メモリセルと第１ビットライン分離
信号により、前記メモリセル内の第１ビットラインとセ
ンスアンプ領域内のビットライン接続及び遮断の役割を
担当するための第１ライン連結手段と、第２ビットライ
ン分離信号により、第２ビットラインとセンスアンプ領
域内のビットラインの接続及び遮断の役割を担当するた
めの第２ライン連結手段と、第１プリチャージ制御信号
により制御され、センスアンプ領域内のビットラインを
イコライゼーション及びプリチャージする第１プリチャ
ージ手段と、 センスアンプ領域内のビットラインの間に接続され、セ
ンスアンプ制御信号（RTO、/S）により駆動されてビッ
トラインセンシング動作を担当するビットラインセンス
アンプと、カラム選択信号（YI）により動作し、前記セ
ンスアンプ領域内のビットラインと、データバスライン
の接続及び遮断の役割を担当するデータバスライン連結
部で構成された半導体メモリ装置において、 第２プリチャージ制御信号により制御され、前記単位メ
モリセル領域内の第１ビットラインをイコライゼーショ
ン及びプリチャージする第２プリチャージ手段をさらに
含み、 前記第１、第２ビットライン分離信号は、バンク選択信
号及びセンシング発生信号によりビットライン分離信号
発生手段から発生し、 前記第１ビットラインプリチャージ制御信号は、バンク
選択信号及び前記第１、第２ビットライン分離信号によ
り第１プリチャージ制御手段から発生し、 前記第２ビットラインプリチャージ制御信号は、バンク
選択信号及びカスバー信号により第２プリチャージ制御
手段から発生することを特徴とする半導体メモリ装置。 - 【請求項２】 前記ビットライン分離信号発生手段は、
ラスバー信号から発生する前記バンク選択信号を入力さ
れビットライン分離信号をイネーブルさせるイネーブル
部と；前記センスアンプ制御信号を発生させるセンシン
グ発生信号を入力され所定時間ディレイさせるディレイ
部と；前記ディレイ部により遅延された信号により、前
記ビットライン分離信号をディスエーブルさせるディス
エーブルを備えてなることを特徴とする請求項１記載の
半導体メモリ装置。 - 【請求項３】 前記ディレイ部でなる所定のディレイ時
間は、メモリセルにデータがリライトされるほどに十分
ビットラインが分離されるまで求められる時間であるこ
とを特徴とする請求項２記載の半導体メモリ装置。 - 【請求項４】 前記第１プリチャージ制御手段は、前記
バンク選択信号を反転させる第１インバータと；前記ビ
ットライン分離信号と、前記第１インバータの出力信号
を否定論理合せするノアゲートと；前記ビットライン分
離信号、及び前記第１インバータの出力信号を否定論理
乗算するナンドゲートと；クロック入力端子に前記ナン
ドゲートの出力信号が印加され、データ入力端子に前記
ノアゲートの出力信号が印加され一定時間ラッチさせて
伝えるディーフリップフロップと；前記バンク選択信
号、及び前記ビットライン分離信号それぞれの反転信号
を入力されて論理合せするネガティブアンドゲートと；
前記ネガティブアンドゲートの出力信号によりセッティ
ングされ、前記ディーフリップフロップの出力信号に従
いトグリングし、前記第１プリチャージ制御信号を発生
させるティーフリップフロップを備えることを特徴とす
る請求項1記載の半導体メモリ装置。 - 【請求項５】 前記第２プリチャージ制御手段は、前記
カスバー信号及びバンク選択信号をそれぞれ利用してそ
れぞれのパルス制御信号を発生させる第１及び第２パル
ス発生手段と；前記第１及び第２パルス発生部から発生
したそれぞれのパルス制御信号によりスイッチングさ
れ、出力端電位を調節する出力駆動手段と；前記出力端
電位をラッチさせるラッチ手段と；前記ラッチ部の出力
電位をバッファリングするバッファを備えることを特徴
とする請求項１記載の半導体メモリ装置。 - 【請求項６】 前記第１パルス発生部は、前記カスバー
信号を反転ディレイさせるため直列連結された奇数個の
インバータと；前記最終インバータ出力信号と、前記カ
スバー信号を組み合せるナンドゲートを備えることを特
徴とする請求項５記載の半導体メモリ装置。 - 【請求項７】 前記第２パルス発生部は、前記バンク選
択信号を反転ディレイさせるため直列連結された奇数個
のインバータと；前記最終インバータ出力信号と、前記
バンク選択信号を組み合せるナンドゲートと；前記ナン
ドゲートの出力信号を反転させるインバータを備えるこ
とを特徴とする請求項５記載の半導体メモリ装置。 - 【請求項８】 前記出力駆動部は、電源電圧と接地電圧
の間に直列連結され、前記第１及び第２パルス発生部か
ら発生したそれぞれのパルス制御信号が、それぞれのゲ
ートに印加されて制御されるＰモス型トランジスタとＮ
モス型トランジスタを備えることを特徴とする請求項５
記載の半導体メモリ装置。 - 【請求項９】 前記ラッチ部は、前記出力端電位を反転
させるインバータと；電源電圧印加端と前記出力端の間
に連結され、前記インバータの出力信号がゲート端にフ
ィードバックされるＰモス型トランジスタを備えること
を特徴とする請求項５記載の半導体メモリ装置。
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|---|---|---|---|
| KR10-1998-0061962A KR100381968B1 (ko) | 1998-12-30 | 1998-12-30 | 고속동작용디램 |
| KR61962/1998 | 1998-12-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000195271A true JP2000195271A (ja) | 2000-07-14 |
| JP3903674B2 JP3903674B2 (ja) | 2007-04-11 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37007599A Expired - Fee Related JP3903674B2 (ja) | 1998-12-30 | 1999-12-27 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP3903674B2 (ja) |
| KR (1) | KR100381968B1 (ja) |
| TW (1) | TW454190B (ja) |
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| CN1225739C (zh) * | 2001-07-04 | 2005-11-02 | 松下电器产业株式会社 | 读出放大电路 |
| JP4646106B2 (ja) * | 2004-05-25 | 2011-03-09 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP4709524B2 (ja) * | 2004-10-14 | 2011-06-22 | 株式会社東芝 | 半導体記憶装置 |
| US7145822B2 (en) * | 2005-03-03 | 2006-12-05 | Texas Instruments Incorporated | Method and apparatus for optimal write restore for memory |
| KR100609621B1 (ko) | 2005-07-19 | 2006-08-08 | 삼성전자주식회사 | 메모리 블락별로 레이턴시 제어가 가능한 동기식 반도체메모리 장치 |
| KR100736408B1 (ko) * | 2006-06-10 | 2007-07-09 | 삼성전자주식회사 | 비트 라인의 전압 강하를 보상할 수 있는 반도체 장치와 그보상 방법 |
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