JPS5817583A - 二次元デ−タ記憶装置 - Google Patents
二次元デ−タ記憶装置Info
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- JPS5817583A JPS5817583A JP56112997A JP11299781A JPS5817583A JP S5817583 A JPS5817583 A JP S5817583A JP 56112997 A JP56112997 A JP 56112997A JP 11299781 A JP11299781 A JP 11299781A JP S5817583 A JPS5817583 A JP S5817583A
- Authority
- JP
- Japan
- Prior art keywords
- data
- access
- mentioned
- control signal
- dimensional
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は二次元データ記憶装置に係わり、特にマトリク
ス状に配列された二次元データの、縦壕九は横方向に連
続し九データを高速にアクセスできるようKした二次元
記憶装置に関する。
ス状に配列された二次元データの、縦壕九は横方向に連
続し九データを高速にアクセスできるようKした二次元
記憶装置に関する。
大規模な科学技術計算や画像処理においては、行列ある
いは二次元データを記憶装置に格納し、また読み出す必
lIがあシ、処理装置、特に並列処理を行う処理装置は
この記憶装置に対し、二次元データ、の縦方向あるいは
横方向に高速にメモV競合なくアクセスできる必要があ
る。
いは二次元データを記憶装置に格納し、また読み出す必
lIがあシ、処理装置、特に並列処理を行う処理装置は
この記憶装置に対し、二次元データ、の縦方向あるいは
横方向に高速にメモV競合なくアクセスできる必要があ
る。
このために、記憶装置としては、二次元データの格納方
向として素数のインターリングインクによる亀のが既に
報告されているが、そのような方式では、ハードウェア
物量が大きくなシ、必然的K1I4価なもOKなるとい
う欠点がある。
向として素数のインターリングインクによる亀のが既に
報告されているが、そのような方式では、ハードウェア
物量が大きくなシ、必然的K1I4価なもOKなるとい
う欠点がある。
本発明の目的社、二次元データの縦あるいは横方向の連
続したデータを高速アクセスでき、かつ経済的な構成の
二次元データ記憶装置を提供するにある。
続したデータを高速アクセスでき、かつ経済的な構成の
二次元データ記憶装置を提供するにある。
本発明は、豪数個の同時アクセス可能なメモリーユニッ
トと、この台数に等しい個数の二次元データ上の縦ある
いは横方向の任意の連続したデータがつねに上記各ユニ
ットに1個ずつ配されるように、二次元データの各デー
タと各メモリーユニットのアドレスを対応づけて各メモ
リーユニットへのアクセスを制御するアドレス決定部お
よびデータ処理部とを備えることともに1このデータ処
理部と上記各メモリーユニットを高速のシフトレジスタ
を介して直列接続してアクセスしたデータの転送を行う
ように構成したことを特徴とし九ものである。
トと、この台数に等しい個数の二次元データ上の縦ある
いは横方向の任意の連続したデータがつねに上記各ユニ
ットに1個ずつ配されるように、二次元データの各デー
タと各メモリーユニットのアドレスを対応づけて各メモ
リーユニットへのアクセスを制御するアドレス決定部お
よびデータ処理部とを備えることともに1このデータ処
理部と上記各メモリーユニットを高速のシフトレジスタ
を介して直列接続してアクセスしたデータの転送を行う
ように構成したことを特徴とし九ものである。
以下、本発明を図面を用いて詳細に説明する。
まず、二次元データとメモリーユニット内アドレスとの
対応づけについて述べる。第1図は8×8−64要素の
二次元データを4個のメモリーユニットに格納する場合
を例として、そO対応づけを示すもので%#E2図は各
メモリーユニット内の配置を示す、ことで二次元データ
の各データの座標は、横方向がX−(XI・、XL)、
縦方向がY−(Y ws e Y L ) O2進数で
示すレテ*す、xN。
対応づけについて述べる。第1図は8×8−64要素の
二次元データを4個のメモリーユニットに格納する場合
を例として、そO対応づけを示すもので%#E2図は各
メモリーユニット内の配置を示す、ことで二次元データ
の各データの座標は、横方向がX−(XI・、XL)、
縦方向がY−(Y ws e Y L ) O2進数で
示すレテ*す、xN。
Y重は各上位の1ビツト、XL、Yシは各下位2ビツシ
を示してiる。tた、各データはm、(m−0〜3、t
−o〜15の整数)で表わされており、船はメモリーユ
ニットの番号O〜3を、tは壺メモリーエニツ>rt’
toアドレスO〜15を意味している。こO対応づけは
式で示すと で表わされる。ζこでm、tは10道数、X、、Y等は
2進数であるが、これらは必要に応じて相互変換される
ものとして表わしてお6.t*15od4は整数(1G
進)aを4で割り走時の剰余を意味するものとする。さ
れらO表現の省略は以下でも同様に用いる。
を示してiる。tた、各データはm、(m−0〜3、t
−o〜15の整数)で表わされており、船はメモリーユ
ニットの番号O〜3を、tは壺メモリーエニツ>rt’
toアドレスO〜15を意味している。こO対応づけは
式で示すと で表わされる。ζこでm、tは10道数、X、、Y等は
2進数であるが、これらは必要に応じて相互変換される
ものとして表わしてお6.t*15od4は整数(1G
進)aを4で割り走時の剰余を意味するものとする。さ
れらO表現の省略は以下でも同様に用いる。
この対応づけによれば、第1a力為ら明らかなように、
二次元データ上の横または縦方向の連続した任意04個
のデータを表わすmの値、すなわち格納されるメモリー
ユニット番号は全てs*;btt−ら、4個のメモリー
ユニットを同時にアクセスすることによ)AjlKデー
タO書き込み、絖み出しが可能となる0例えば、二次元
データの座111(X。
二次元データ上の横または縦方向の連続した任意04個
のデータを表わすmの値、すなわち格納されるメモリー
ユニット番号は全てs*;btt−ら、4個のメモリー
ユニットを同時にアクセスすることによ)AjlKデー
タO書き込み、絖み出しが可能となる0例えば、二次元
データの座111(X。
Y)=(ooo、ooo)から縦方向に4個連続してア
クセスする場合には、(x、y)−(ooo。
クセスする場合には、(x、y)−(ooo。
ooo)、(ooo、ool)、(ooo、010)、
(ooo。
(ooo。
011)の位置にある4個のデータ0..1・、2・。
3、がアクセxされ、同様K(X、y)==tO10゜
010) カら横方向にアクセスする時は、(X、Y)
−(01G、 01G)、 (011,010)、 (
100,010)。
010) カら横方向にアクセスする時は、(X、Y)
−(01G、 01G)、 (011,010)、 (
100,010)。
(101,010)の位置にある4個のデータ0*#1
m = 24−3mがアクセスされる。この前者の例は
第1図、第2図上で実線枠でかこんで示されており、後
者の例は、点線枠でかこんで示されている。
m = 24−3mがアクセスされる。この前者の例は
第1図、第2図上で実線枠でかこんで示されており、後
者の例は、点線枠でかこんで示されている。
このような二次元データとメ篭す−エニットアドレスと
の対応づけを行つ九場合には、外部からアクセスする連
続した4個のデータの先頭座標、アクニスの方向(縦か
横力・)が与えられた時に、各メモリーユニットの何番
地にアクセスすればよいかを決定するアルゴリズム力孟
必要である0例えば上記OVaの例ではメモリーユニッ
ト0,1゜2.3の各O番地をアクセスするようにし、
後者の例では各メモリーエニツ)0,1,2.3の2゜
3.4.5番地を各々アクセスする必要がある。
の対応づけを行つ九場合には、外部からアクセスする連
続した4個のデータの先頭座標、アクニスの方向(縦か
横力・)が与えられた時に、各メモリーユニットの何番
地にアクセスすればよいかを決定するアルゴリズム力孟
必要である0例えば上記OVaの例ではメモリーユニッ
ト0,1゜2.3の各O番地をアクセスするようにし、
後者の例では各メモリーエニツ)0,1,2.3の2゜
3.4.5番地を各々アクセスする必要がある。
そζでアクセスする4個のデータの先頭番地を(X、Y
)冨Xm 、XL、Ym、Yl)とした時、まず二次元
データを縦方向にアクセスする時りメモリーユニットの
アドレスは次のようにして定められる。
)冨Xm 、XL、Ym、Yl)とした時、まず二次元
データを縦方向にアクセスする時りメモリーユニットの
アドレスは次のようにして定められる。
(1)Yc−(Go)の褥。
この時は、第1図から明らかなように、二次元データの
第1行(行は横方向とする)まえは第5行の1つの要素
から縦に4個とるから、それら4個の要素m、のtの値
は常に同じで、各メモIJ−ユニットrn冨O〜3のア
クセスすべき番地t・。
第1行(行は横方向とする)まえは第5行の1つの要素
から縦に4個とるから、それら4個の要素m、のtの値
は常に同じで、各メモIJ−ユニットrn冨O〜3のア
クセスすべき番地t・。
L@ # Zl参t$は
L−= (YW 、Xys 、XL )
=(2)で与えられる
。
=(2)で与えられる
。
(2)Y&≠(o、 o)の時 1.、。
この時は、縦方向であるからxm*は変らず、Y座標が
先頭のY−(Yll 、Yl )に対して(Y菖、YL
)十i、i=0.1,2.3の値をとる。従ってYL
≠(0,0)の時はYmが+1される場合が必ず生じる
。このことを考直に入れると、式(1)からメモリーユ
ニット””(Yc+1+XL ) mod4 O7ドレ
xl、は、ム=冨(Y璽t 、Xs 、XL )
・・・(
3)で与えられる。ただし、Ymlは(Yll 、 Y
L )+ 1= (Ym e YL )+ ((m
YL XL )mod4)の下2ビットを除いた
成分で、かつこのYI、が2ビツトになる時はその下位
1ビツトだけをとる。
先頭のY−(Yll 、Yl )に対して(Y菖、YL
)十i、i=0.1,2.3の値をとる。従ってYL
≠(0,0)の時はYmが+1される場合が必ず生じる
。このことを考直に入れると、式(1)からメモリーユ
ニット””(Yc+1+XL ) mod4 O7ドレ
xl、は、ム=冨(Y璽t 、Xs 、XL )
・・・(
3)で与えられる。ただし、Ymlは(Yll 、 Y
L )+ 1= (Ym e YL )+ ((m
YL XL )mod4)の下2ビットを除いた
成分で、かつこのYI、が2ビツトになる時はその下位
1ビツトだけをとる。
これは先頭番地のYから縦に4個とるとき、二次元デー
タ上で一番下の行をこえてしまう場合、第1行にもどっ
て4個とる場合に生じる。
タ上で一番下の行をこえてしまう場合、第1行にもどっ
て4個とる場合に生じる。
この場合の例として、座標(X、Y)−(ool。
01O)から縦方向にアクセスする場合を考えると、メ
モリーユニット番号ff1=0.1,2.3に対して、
各アドレスt、は以下のように算出される。
モリーユニット番号ff1=0.1,2.3に対して、
各アドレスt、は以下のように算出される。
こq結果は第1図、第2図のΔ印を付した要素に対応し
ておp1正しくアドレスが求められているのがわかる。
ておp1正しくアドレスが求められているのがわかる。
なお、この式(3)はY c−(Oe O)の場合でも
むろん成立する。
むろん成立する。
次に先頭車11[(X、Y)より横方向にアクセスする
場合も同様に求められる。
場合も同様に求められる。
(UX&冨(0,0)の時。
先頭番地(X、Y)−X厘、XL、Yl、Yl)よ動機
方向に連続し九4個のデータは、式(1)からメ篭り−
!JII−ット−−(XL e YL + i ) m
od4−(Yb+i)mod4内のアドレスtm”X(
YMm−X菖、l’)、l諺0,1,2.8の位置にあ
る。
方向に連続し九4個のデータは、式(1)からメ篭り−
!JII−ット−−(XL e YL + i ) m
od4−(Yb+i)mod4内のアドレスtm”X(
YMm−X菖、l’)、l諺0,1,2.8の位置にあ
る。
従っテメモリーユニットmのアドレスt、はムー(Ym
e )Cys * (m−Yl−) mo’ 4 )
”・(4)で与えられる。
e )Cys * (m−Yl−) mo’ 4 )
”・(4)で与えられる。
(4)Xシ≠(0,0)の時。
先頭番地(X藁= XhYm 、YL )より横方向に
連続した4個のデータは、式(1)よりメモリーユニッ
ト)m−(XL +Y& +i )mod4のアドレス
t1慕(Yl、Xm意 e ’ )* ’ s=
Q、1,2゜3の位置にある。ただしXIIは、(Xm
、XL)+1=(Xm 、XL )+(m−Xb−Y
s、)mod4、)の下2ビットを除いた成分で、これ
が2ビツトになった時は下位1ピツFをとるのは(2)
の場合と同様である。従ってメモリーユニットmOアド
レスL、は、 ム−(YmeXmte(”’−Xc−Yc)mod4
・・(5)により与えられる。
連続した4個のデータは、式(1)よりメモリーユニッ
ト)m−(XL +Y& +i )mod4のアドレス
t1慕(Yl、Xm意 e ’ )* ’ s=
Q、1,2゜3の位置にある。ただしXIIは、(Xm
、XL)+1=(Xm 、XL )+(m−Xb−Y
s、)mod4、)の下2ビットを除いた成分で、これ
が2ビツトになった時は下位1ピツFをとるのは(2)
の場合と同様である。従ってメモリーユニットmOアド
レスL、は、 ム−(YmeXmte(”’−Xc−Yc)mod4
・・(5)により与えられる。
なお、以上は、二次元データの座標(X、Y)厘(X菖
、XceY菖、Y−)にあるデータを式(1)によって
各メモリーユニットのアドレスに対応させ九場合である
が、式(1)の第2式をj 門(X I 。
、XceY菖、Y−)にあるデータを式(1)によって
各メモリーユニットのアドレスに対応させ九場合である
が、式(1)の第2式をj 門(X I 。
Y厘= YL )としても同じように同時アクセスが可
能となる。
能となる。
また以上ではメモリーユニット数を4として説明し九が
、一般KetLがnの場合にはnく21を満す最小O整
数kをとって、XL、Yl、を座標(X、Y)の下位に
ビットとし、残りの上位ピッ)X”tYmで表わすとと
もに、mod4の演算をgnodaにお龜かえればよい
。
、一般KetLがnの場合にはnく21を満す最小O整
数kをとって、XL、Yl、を座標(X、Y)の下位に
ビットとし、残りの上位ピッ)X”tYmで表わすとと
もに、mod4の演算をgnodaにお龜かえればよい
。
以上の手順によ勤、先III謳標(X富#X&@”Ym
e YL )とアクセスの方向(縦、横)の区分が指
定されれば、式(2)〜缶)にょ)各メモリーユニット
内のアドレスt、を求めることができるが、これらはメ
モリーユニット数が少な−ときは、テーブル化してRO
M(読み出し専用メモリ)を利用してもよi。
e YL )とアクセスの方向(縦、横)の区分が指
定されれば、式(2)〜缶)にょ)各メモリーユニット
内のアドレスt、を求めることができるが、これらはメ
モリーユニット数が少な−ときは、テーブル化してRO
M(読み出し専用メモリ)を利用してもよi。
次に、以上のような二次元データ上の各データとメモリ
ーエエットアドレスとの対応づけでは、任意の先頭塵I
I(X、Y)から縦あるいは横方向に連続し九n個のデ
ータは、各メモリーユニットの喬号JIIK並んでいる
わ叶で祉なiので、並べかえが必要となる。
ーエエットアドレスとの対応づけでは、任意の先頭塵I
I(X、Y)から縦あるいは横方向に連続し九n個のデ
ータは、各メモリーユニットの喬号JIIK並んでいる
わ叶で祉なiので、並べかえが必要となる。
以下、再びn+4として説明すると、第1図で(X、
Y ) −(001,010)から縦方向に連続した4
個のデータはム印でかζまれており、これらは$にユニ
ット3,0,1.2に対応づけられる。
Y ) −(001,010)から縦方向に連続した4
個のデータはム印でかζまれており、これらは$にユニ
ット3,0,1.2に対応づけられる。
従って、書き込みあるい紘読み出しの−ずれのアクセス
時にも、この対応づけを行う制御を必要とする。すなわ
ち書き込みの時は%(XIY)の座標から4個の連続し
九データは、アクセス方向には関係なく、その順番ム−
0,1,2,3に対応して式(1)の第1式から ”” (XL +YL+轟)mod 4
・(@のメモリーユニットmに対応するよう並べかえ
ることが必要となる。
時にも、この対応づけを行う制御を必要とする。すなわ
ち書き込みの時は%(XIY)の座標から4個の連続し
九データは、アクセス方向には関係なく、その順番ム−
0,1,2,3に対応して式(1)の第1式から ”” (XL +YL+轟)mod 4
・(@のメモリーユニットmに対応するよう並べかえ
ることが必要となる。
逆に絖み出しの時はメモリーエエツ)finのデータは
i wx (m−Xs、 −YL ) me d 4
・−(7)で定まる愚に対し、第1番目の
データとな養ように並べかえることが必要となる0例え
ば、先頭座標(X、Y)ツ(001,010)からの縦
方向の読み出しの場合は、メモリーユニット0,1,2
.3からのデータは先頭座標(001,010)から各
々1゜20 a、O番目のデータとなるようにする。そ
してこれら0式(a)、(ηに対応する並べ換えは、メ
モリーユニット数が少ないときは、やはりROMを利用
したテーブル化を行ってもよい。
・−(7)で定まる愚に対し、第1番目の
データとな養ように並べかえることが必要となる0例え
ば、先頭座標(X、Y)ツ(001,010)からの縦
方向の読み出しの場合は、メモリーユニット0,1,2
.3からのデータは先頭座標(001,010)から各
々1゜20 a、O番目のデータとなるようにする。そ
してこれら0式(a)、(ηに対応する並べ換えは、メ
モリーユニット数が少ないときは、やはりROMを利用
したテーブル化を行ってもよい。
本発@O装置における、二次元データ上の各データとメ
篭す−エエットアドレスとの対応づけ、並びにその対応
づけに必要な記憶装置アクセス一時の制御方法を以上に
説明したが、これを実現する丸めの本発明の実施例を以
下に述べる。
篭す−エエットアドレスとの対応づけ、並びにその対応
づけに必要な記憶装置アクセス一時の制御方法を以上に
説明したが、これを実現する丸めの本発明の実施例を以
下に述べる。
菖5iioは本発明の一実施例を示す全体構成図で、前
記し先程々の制御を行うコント党−2100s4個のメ
モリーユニット200〜203、(これは籐21Qの例
に対応し、a=s4の場合である)、およびこれら各メ
モリーユニットと;ントp−ラ100の間でシリアルに
アクセスデータな高速転送するためt)V7 )レジス
タ300〜SO3から成っている。このシフトレジスタ
によるアクセスデータの転送は、−通約に近接したエエ
ット関の転送が高速で行える丸めに用−九ものである。
記し先程々の制御を行うコント党−2100s4個のメ
モリーユニット200〜203、(これは籐21Qの例
に対応し、a=s4の場合である)、およびこれら各メ
モリーユニットと;ントp−ラ100の間でシリアルに
アクセスデータな高速転送するためt)V7 )レジス
タ300〜SO3から成っている。このシフトレジスタ
によるアクセスデータの転送は、−通約に近接したエエ
ット関の転送が高速で行える丸めに用−九ものである。
コントーー2100Kは、外部、例えば処理装置からア
クセス区分信号(読み出しa/書自込みW)、アクセス
方向区分信号(縦V/横H)、アクセスの先頭座標を示
すX座標、Y座標等の制御信号が入力され、ま先読み出
されデータ、書き込まれるデータは夫々信号線800.
900から出。
クセス区分信号(読み出しa/書自込みW)、アクセス
方向区分信号(縦V/横H)、アクセスの先頭座標を示
すX座標、Y座標等の制御信号が入力され、ま先読み出
されデータ、書き込まれるデータは夫々信号線800.
900から出。
入力される。そしてこのコントローラ100は制御信号
処理部1001とデータ処理部1002から成っている
。
処理部1001とデータ処理部1002から成っている
。
この装置の全体的な動作概要は第4λ図、第4B図にタ
イムチャートで示されてiる。同図でMOは本装置のマ
シンナイクルを示し、T、=T、門T、ロT、=MOは
第3図のデータ処理部1002、メモリーユニット20
0〜203、シフトレジスタ300〜303の各々がパ
イプツイン的に動作する1単位時間を示している。
イムチャートで示されてiる。同図でMOは本装置のマ
シンナイクルを示し、T、=T、門T、ロT、=MOは
第3図のデータ処理部1002、メモリーユニット20
0〜203、シフトレジスタ300〜303の各々がパ
イプツイン的に動作する1単位時間を示している。
まず、本装置かものデータの読み出しは、第4A図に示
すように、まず期間T、において制御信号V/H,X、
YK従っテ、連続した4個のデ−タを咎メ毫す−エ二ッ
トから同時に読み出しく at) S期間T8でこの絖
み出されたデータをシフトレジスタを介してコントロー
2に渡す(8,)とともに、次の入力制御信号に従って
4個のデータを各メモリーユニットから同時に読み出す
(R,) 、期間T、ではさらに次の4個のデータの読
み出しくRsLlつ前に絖み出されたデータのシフトレ
ジスタを介してのコントロー2への転送(81) 、お
よび最初に読み出され九データを座標11に並べかえて
コントロー2から出力する(C1)動作が同時に行われ
る。このT、以後ではT、と同じ3つの動作がパイプラ
イン方式で同時に行われるから、期間T、以後は1マシ
ンサイクルMCごとに4個ずつのデータが連続して読み
出せる。
すように、まず期間T、において制御信号V/H,X、
YK従っテ、連続した4個のデ−タを咎メ毫す−エ二ッ
トから同時に読み出しく at) S期間T8でこの絖
み出されたデータをシフトレジスタを介してコントロー
2に渡す(8,)とともに、次の入力制御信号に従って
4個のデータを各メモリーユニットから同時に読み出す
(R,) 、期間T、ではさらに次の4個のデータの読
み出しくRsLlつ前に絖み出されたデータのシフトレ
ジスタを介してのコントロー2への転送(81) 、お
よび最初に読み出され九データを座標11に並べかえて
コントロー2から出力する(C1)動作が同時に行われ
る。このT、以後ではT、と同じ3つの動作がパイプラ
イン方式で同時に行われるから、期間T、以後は1マシ
ンサイクルMCごとに4個ずつのデータが連続して読み
出せる。
メモリへのデータの書き込み時は同様にして、逆の順序
で動作する。tなわち、コントa−2による入力データ
の並べ換え、シフトレジスタによる転送tメモリーユニ
ットへの書き込みが中はbパイプライン方式で行われ、
第4J1図に示すように、期間T・以後は4個ずつ連続
し九データを本このような動作を実現するための各構成
部分の詳細を次に説明する。第5図および第6図はコン
ト四−ツ1GGの実施例を示すもので、第6図は制御信
号処理部1001.第6図はデータ処理部1002であ
る。
で動作する。tなわち、コントa−2による入力データ
の並べ換え、シフトレジスタによる転送tメモリーユニ
ットへの書き込みが中はbパイプライン方式で行われ、
第4J1図に示すように、期間T・以後は4個ずつ連続
し九データを本このような動作を実現するための各構成
部分の詳細を次に説明する。第5図および第6図はコン
ト四−ツ1GGの実施例を示すもので、第6図は制御信
号処理部1001.第6図はデータ処理部1002であ
る。
第5図の制御信号処理部1001では、ディレィバッフ
ァ164.165.166が設けられておりs R,/
W倍信号睨み出しaの時は、これらを介さない制御信号
V/H,X、Yがセレクタ161゜162.163で選
択され、書き込みWの時は、第4図で説明した期間2M
Cの間遅進させた信号がセレクタ161,162.16
3で選択されて出力(V/H)+ −Xt −Ytとし
てメモリーユニット(#I8図)へ同時に送られる。ま
た、アクセスの先頭座標X、Yのうち、原理のとζろで
説明し丸缶下位□にビットXム、 YL (a<2 ”
を満す最小整数に1今の場合n■4、k−=2)がとp
出されて、コントローラZoo内のデーjiMIIII
(第@l1lll)へデータ並べかえの制御の九めに転
゛′送される。
ァ164.165.166が設けられておりs R,/
W倍信号睨み出しaの時は、これらを介さない制御信号
V/H,X、Yがセレクタ161゜162.163で選
択され、書き込みWの時は、第4図で説明した期間2M
Cの間遅進させた信号がセレクタ161,162.16
3で選択されて出力(V/H)+ −Xt −Ytとし
てメモリーユニット(#I8図)へ同時に送られる。ま
た、アクセスの先頭座標X、Yのうち、原理のとζろで
説明し丸缶下位□にビットXム、 YL (a<2 ”
を満す最小整数に1今の場合n■4、k−=2)がとp
出されて、コントローラZoo内のデーjiMIIII
(第@l1lll)へデータ並べかえの制御の九めに転
゛′送される。
#I6図のデータ処理部1002は、書込みデータの並
べ換え処理を行うためのメモリアドレスレジスタ101
%ROMIO2、メモリデータレジスタ10fi、セッ
トパルスドライバ104、ラッテ105、シフトレジス
タ106、バッファゲート107と、絖み出しデータの
並べ換え処理を行う丸め0V7)レジスタ113、ラッ
チ114、セレク/115.七レクタド2イパ112、
メモリデータレジスタ111、ROM11 G、メモリ
アドレスレジスタ109、ディレィバッファ108から
構成されている。
べ換え処理を行うためのメモリアドレスレジスタ101
%ROMIO2、メモリデータレジスタ10fi、セッ
トパルスドライバ104、ラッテ105、シフトレジス
タ106、バッファゲート107と、絖み出しデータの
並べ換え処理を行う丸め0V7)レジスタ113、ラッ
チ114、セレク/115.七レクタド2イパ112、
メモリデータレジスタ111、ROM11 G、メモリ
アドレスレジスタ109、ディレィバッファ108から
構成されている。
第’IWIJハJII3WJ(Dシy ) Vシxfi
300〜303の実施例を示すもので、後述するメモ
リーユニット内のメモリデータレシスfi280〜28
3との間でデータの受授を行うラッチ310〜313と
、これらのラッチ間のデータ転送、およびコント四−2
10G内のデータ逃場部1002との間での書龜込み、
絖み出し信号線150,160を介してのデータ転送を
制御するバッファゲート320〜323.330〜33
3およびセレクタ340〜343から構成されている。
300〜303の実施例を示すもので、後述するメモ
リーユニット内のメモリデータレシスfi280〜28
3との間でデータの受授を行うラッチ310〜313と
、これらのラッチ間のデータ転送、およびコント四−2
10G内のデータ逃場部1002との間での書龜込み、
絖み出し信号線150,160を介してのデータ転送を
制御するバッファゲート320〜323.330〜33
3およびセレクタ340〜343から構成されている。
第8図は第3図のメモリーユニツ)200 (他のユニ
ットも同じ構成)の実施例を示すもので、アクセスする
アドレスの決定機構としてのメモリアドレスレジスタ2
10%ROM220.メモリデータレジスタ230、加
算器240,250゜メモリアドレスレジスタ260と
、記憶部270と、メモリデータレジスタ280とから
構成されている。
ットも同じ構成)の実施例を示すもので、アクセスする
アドレスの決定機構としてのメモリアドレスレジスタ2
10%ROM220.メモリデータレジスタ230、加
算器240,250゜メモリアドレスレジスタ260と
、記憶部270と、メモリデータレジスタ280とから
構成されている。
以上のような各構成部分によつ九場合の本装置の動作を
以下に説明する。
以下に説明する。
まず本装置からのデータ絖み出しの場合、第5図の制御
信号処理部10dlでは、読み出し信号aによって、セ
レクタ161,162,163は各制御信号V/H,X
、Yをディレィバッファ164゜165.166を介さ
ずにそのiま制御信号(V/H)l # Xs * Y
lとして#I8図の構成の各メモリーユニット200−
2(lへ同時に出力する。
信号処理部10dlでは、読み出し信号aによって、セ
レクタ161,162,163は各制御信号V/H,X
、Yをディレィバッファ164゜165.166を介さ
ずにそのiま制御信号(V/H)l # Xs * Y
lとして#I8図の構成の各メモリーユニット200−
2(lへ同時に出力する。
こOうちの信号(V/H)s と、アシセス先lII烏
標Xt = Ytの下位2ビットXシ、YL、およびメ
モリーユニット番号m(これの値は各メモリーユニット
ごとに一定で、予めセットしておけばよい)がメモリア
ドレスレジスタ210に−にットされ、また座@Xt
−Ylの各上位ビットX冨、Y重は加算器240,25
0に入力される。、・ζこで各メモリーユニット内のア
ドレスが決定されるが、それは前述した式(匂〜(5)
に従って行われる。弐は)〜(Is)は書:亀なおすと
Is −(Yl * m Xs m * L
) ”(8)
で表わされ、ym、(tビット)、X口(lピッ))、
L(!ビット)は式(2)〜(5)に対して次嵌のよう
に対応する。
標Xt = Ytの下位2ビットXシ、YL、およびメ
モリーユニット番号m(これの値は各メモリーユニット
ごとに一定で、予めセットしておけばよい)がメモリア
ドレスレジスタ210に−にットされ、また座@Xt
−Ylの各上位ビットX冨、Y重は加算器240,25
0に入力される。、・ζこで各メモリーユニット内のア
ドレスが決定されるが、それは前述した式(匂〜(5)
に従って行われる。弐は)〜(Is)は書:亀なおすと
Is −(Yl * m Xs m * L
) ”(8)
で表わされ、ym、(tビット)、X口(lピッ))、
L(!ビット)は式(2)〜(5)に対して次嵌のよう
に対応する。
この表でY冨十ΔYm xYml 、XmXΔXs −
Xw tであシ、ΔY冨、ΔX諺は式(3)、 (5)
のところで述べ友ようにOま九は五の値をとる。そこで
本実施例では、ROM22Gがメモリアドレスレジスタ
210の内容に対応し九JYx、ΔXm、Lの値を出力
するようなテーブルを有している。従ってこのROM2
2Gからの出力のうちのIYws、、4ノX菖が加算器
250,240で夫々Y翼、X菖にmod2で加えられ
てYml、Xmlを求め、Lの値とと4にメモリアドレ
スを−としてメモリアドレスレ?)スタ26Gにセット
され、このアドレスtllIによって記憶部270の対
応データがメモリデータレジスタ280に読み出される
。他のメモリーユニットでも同様にして同時に絖み出し
が行われ、以上はlYシンサイクルで終了する。
Xw tであシ、ΔY冨、ΔX諺は式(3)、 (5)
のところで述べ友ようにOま九は五の値をとる。そこで
本実施例では、ROM22Gがメモリアドレスレジスタ
210の内容に対応し九JYx、ΔXm、Lの値を出力
するようなテーブルを有している。従ってこのROM2
2Gからの出力のうちのIYws、、4ノX菖が加算器
250,240で夫々Y翼、X菖にmod2で加えられ
てYml、Xmlを求め、Lの値とと4にメモリアドレ
スを−としてメモリアドレスレ?)スタ26Gにセット
され、このアドレスtllIによって記憶部270の対
応データがメモリデータレジスタ280に読み出される
。他のメモリーユニットでも同様にして同時に絖み出し
が行われ、以上はlYシンサイクルで終了する。
仁のようにして読み出された4個のデータは、データ信
号線350〜353を介して#17図の対応するラッチ
31゛0〜313へ送られる。第7wAの77トレジス
タでは、銃み出し信号RKよシMC/4サイクルごとに
、バッファゲート320〜323が活性化され、ま九セ
レクタ340〜343はa個入力を選択するので、第7
図の各ラッチ311〜313の内容は左隣妙の2ツテ3
10〜312へ各々転送され、かつ2ツチ310の内容
は信号線160を介して第6図のシフトレジスタ11B
へ転送される。
号線350〜353を介して#17図の対応するラッチ
31゛0〜313へ送られる。第7wAの77トレジス
タでは、銃み出し信号RKよシMC/4サイクルごとに
、バッファゲート320〜323が活性化され、ま九セ
レクタ340〜343はa個入力を選択するので、第7
図の各ラッチ311〜313の内容は左隣妙の2ツテ3
10〜312へ各々転送され、かつ2ツチ310の内容
は信号線160を介して第6図のシフトレジスタ11B
へ転送される。
この結果MC時間後には、シフトレジスタ113mヘノ
峰りで読み出された4個のデータがセットされる0、こ
のようにして、シフトレジスタでの転送も1マシンサイ
クルMCで実行される。
峰りで読み出された4個のデータがセットされる0、こ
のようにして、シフトレジスタでの転送も1マシンサイ
クルMCで実行される。
次のマシンサイクルの先頭では各シフトレジス1113
の内容は、各ラッチ11番へ2ツチされる。この時点で
ディレィバッファ101mに格納されてい九制御信号内
のXL、YLがメモリアドレスレジスタ109を介して
ROM110から、そこに格納されているデータ並べ換
えデータ(式(ηに対応)を銃み出し、これはメモリデ
ータレジスタ111にMC/4ごとに時分割でセットさ
れ、その出力に応じて、セレクタ駆動回路11′2が動
作して、対応する各ラッチ114内のデータがセレクタ
115により順次読み出され、読み出し線80Gに出力
される。従ってこの並べかえての4データの出力も1マ
シンサイクルMOで終了する。
の内容は、各ラッチ11番へ2ツチされる。この時点で
ディレィバッファ101mに格納されてい九制御信号内
のXL、YLがメモリアドレスレジスタ109を介して
ROM110から、そこに格納されているデータ並べ換
えデータ(式(ηに対応)を銃み出し、これはメモリデ
ータレジスタ111にMC/4ごとに時分割でセットさ
れ、その出力に応じて、セレクタ駆動回路11′2が動
作して、対応する各ラッチ114内のデータがセレクタ
115により順次読み出され、読み出し線80Gに出力
される。従ってこの並べかえての4データの出力も1マ
シンサイクルMOで終了する。
次に、本装置へのデータ書き込みの時は、まず第5図の
制御信号処理部1001で取り出された先頭座標の下位
ビットXL、YLが、第6図のメモリアドレスレジスタ
101にセットされる。ROM102も並べか先のため
のテーブルを格納しており、ROMll0とは反対に、
今度は、順序正しく並んだ二次元データ4個を式(6)
で定まるメモリごユニット番号mの順に並べるもので、
例えば謔1図のΔ印を付し九要素31 m 01 s
t、 e 2・が入力され走時は、これは01.1・、
2・。
制御信号処理部1001で取り出された先頭座標の下位
ビットXL、YLが、第6図のメモリアドレスレジスタ
101にセットされる。ROM102も並べか先のため
のテーブルを格納しており、ROMll0とは反対に、
今度は、順序正しく並んだ二次元データ4個を式(6)
で定まるメモリごユニット番号mの順に並べるもので、
例えば謔1図のΔ印を付し九要素31 m 01 s
t、 e 2・が入力され走時は、これは01.1・、
2・。
31の願に変換する信号を%XL■(01)。
YL菖(10)K対応して出力し、これはMC/4ごと
に時分割され、メモリデータレシス!103にセットさ
れる。このデータにもとづき、セットパルス駆動回路1
04が入力データ線90Gから入力され九データを並べ
かえ九願にラッチ10sにセットする。1wシンナイク
ルMC後にはツツテl05K並べかえられ九4個のデー
タがセットされる。
に時分割され、メモリデータレシス!103にセットさ
れる。このデータにもとづき、セットパルス駆動回路1
04が入力データ線90Gから入力され九データを並べ
かえ九願にラッチ10sにセットする。1wシンナイク
ルMC後にはツツテl05K並べかえられ九4個のデー
タがセットされる。
次のナイクルではシフトレジスタ106にラッチlOs
の内容を転送し、M’C/4時間ごとにバッファゲート
150を書自込み信号Wによって開き、書き込み信号線
150を経てデータを第7図のS/7トレジスタへ転送
する。すなわち第7図のシフトレジスタては、W信号の
時、バッフアゲ−)!180〜333が活性化され、か
つセレクタ840〜34sはW儒入力を選択するので、
書き込み信号線15Gからのデータは職次ツツチ310
゜811.812.allへとシフトされ、゛1マシン
ナイクルMO時間後にはラッチ310〜313へ書自込
みべ自データがセットされる。
の内容を転送し、M’C/4時間ごとにバッファゲート
150を書自込み信号Wによって開き、書き込み信号線
150を経てデータを第7図のS/7トレジスタへ転送
する。すなわち第7図のシフトレジスタては、W信号の
時、バッフアゲ−)!180〜333が活性化され、か
つセレクタ840〜34sはW儒入力を選択するので、
書き込み信号線15Gからのデータは職次ツツチ310
゜811.812.allへとシフトされ、゛1マシン
ナイクルMO時間後にはラッチ310〜313へ書自込
みべ自データがセットされる。
次のサイクルが始まると、それらの内容は第8図で示し
た各メ峰す−エエットのメモリデータレジスタ280〜
!81へ転送される。この時点で第S図の制御信号処理
部1001の:ディレィパラフッ1@4,165.16
6に記憶され−cvh*V/H,X、Yの制御備考が第
8図へ入力され、読み出しRと同様な動作によってアク
セスすぺ龜アドレスt、が計算され、対応するアドレス
に同時に書き込みが行われる。
た各メ峰す−エエットのメモリデータレジスタ280〜
!81へ転送される。この時点で第S図の制御信号処理
部1001の:ディレィパラフッ1@4,165.16
6に記憶され−cvh*V/H,X、Yの制御備考が第
8図へ入力され、読み出しRと同様な動作によってアク
セスすぺ龜アドレスt、が計算され、対応するアドレス
に同時に書き込みが行われる。
なお、第3図〜第8図で示した実施例ではメモリーユニ
ット数を4としたが、これを一般に口とすることは容易
である。
ット数を4としたが、これを一般に口とすることは容易
である。
以上の実施例から明らかなように、本発明によれば、二
次元データの縦あるいは横方向の連続し九データを、メ
モリ競合を生じることなく高速に絖み出し、あるいは書
き込むことが可能となシ、大量の二次元データを取p扱
うIiiigI処理、ある−拡大規模科学演算の分野の
高速並列処理の効率を大幅に向上させることができる。
次元データの縦あるいは横方向の連続し九データを、メ
モリ競合を生じることなく高速に絖み出し、あるいは書
き込むことが可能となシ、大量の二次元データを取p扱
うIiiigI処理、ある−拡大規模科学演算の分野の
高速並列処理の効率を大幅に向上させることができる。
第1図および第2図は二次元データ上の各データと各メ
七す−ユニット内アドレスとの対応を説明する図、第3
図は本発明O実施例を示す全体構成図、第4A図および
第4B図は第3図の実施例の概略動作を示すIイムチャ
ート、第5図および186図はコントローラの実施例を
示す図、第7図はシフトレジスタの実施例を示す図、#
I8図はメモリーユニット1個分の実施例を示す図であ
る。 10G・・・コントローラ、200〜203・・・メモ
リーユニット、300〜303・・・シフトレジスタ、
1001・・・制御信号処理部、1002・・・データ
処理部、R/W・・・アクセス区分信号S V / U
・・・アク七ス方向信号、X、Y−・・二次元データ上
のデータの座標、MC・・・マシンサイクル。 代理人 弁理士 秋本正実 第 1 図 xsooootttt YHYLLXL DOol II II DO0110
II112 図 m 第4A口 &テ゛−タ 躬4f3t;a ’$5 図
七す−ユニット内アドレスとの対応を説明する図、第3
図は本発明O実施例を示す全体構成図、第4A図および
第4B図は第3図の実施例の概略動作を示すIイムチャ
ート、第5図および186図はコントローラの実施例を
示す図、第7図はシフトレジスタの実施例を示す図、#
I8図はメモリーユニット1個分の実施例を示す図であ
る。 10G・・・コントローラ、200〜203・・・メモ
リーユニット、300〜303・・・シフトレジスタ、
1001・・・制御信号処理部、1002・・・データ
処理部、R/W・・・アクセス区分信号S V / U
・・・アク七ス方向信号、X、Y−・・二次元データ上
のデータの座標、MC・・・マシンサイクル。 代理人 弁理士 秋本正実 第 1 図 xsooootttt YHYLLXL DOol II II DO0110
II112 図 m 第4A口 &テ゛−タ 躬4f3t;a ’$5 図
Claims (1)
- 【特許請求の範囲】 L **@t)同時動作可能なメ毫す−エニットに、
二次元ブールo任意0@あるいは横方向に連続し′ci
llんだ上記メ令す−エニットの個数に等しい個数0J
続し先データが、1個ずつ配置されるような対応関係を
もって格納されるようにした二次元デーI記憶装置にお
−て、上記連続したデータの絖み出しあh%/%社書自
込みOアクセス内容を指定す為アクセス区分信号、上記
アクセスが縦方向か横方向かを、指定するアクセス方向
信号、および上記アタースO先頭データの上記二次元デ
ータ上の位置を示す先馴烏標儒号から1kh外部から与
えられ九−御信号を、所定のタイミングで同時に上記壺
メ4リーエエツ)K送出する機能を有する制御慣号処麿
−と、腋制御信号島垣部からO制御信号を入力して上I
!!対応関係によ如定まる上記各メモリー為墨ット内の
アクセスすべ龜アドレスを決定し、誼轟データを7タセ
スする丸めの上記会メ峰す一ユニットごとに設けられた
アドレス決定部と、上記制御信号により定まる上記連続
したデータの各各と上記各メ螢す−エニットとの対応づ
けを行−1咳対応づけに従って入力された上記連続し丸
デーメを上記各メモリー:S−エツトへ転送しあるーは
上記各メ毫す−エエットから読み出されたデータを上記
連続し九データ0JIIIK並べて出力するデータ処理
部とを備え、11シンナイクルことに、入力され丸上記
制御信号に応じて上記各メ41J m J+ xットに
対し同時アクセスできるように構成したことを特徴とす
み二次元データ記憶装置。 λ 前記データ処理部と前記各メ令り一&エツトとが直
^接続されるように上記デー!#!&塩部と上記会メ峰
す−エ;ットと0間に挿入され九シフトレジスタ群を設
け、鍍シ7トレジスメ群を介して上記データjI&塩部
と上記壺メ毫す−エエットとO関のデータ転送を行うよ
うに構成し九ととを特徴とする特許・請求の範囲第1項
記載O二次元データ記憶義置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56112997A JPS5817583A (ja) | 1981-07-21 | 1981-07-21 | 二次元デ−タ記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56112997A JPS5817583A (ja) | 1981-07-21 | 1981-07-21 | 二次元デ−タ記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5817583A true JPS5817583A (ja) | 1983-02-01 |
Family
ID=14600836
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56112997A Pending JPS5817583A (ja) | 1981-07-21 | 1981-07-21 | 二次元デ−タ記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5817583A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59167774A (ja) * | 1983-03-14 | 1984-09-21 | Hitachi Ltd | 画像回転方法 |
JPS6097474A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | 画像回転方法および装置 |
EP0143647A2 (en) * | 1983-11-29 | 1985-06-05 | Fujitsu Limited | Semiconductor memory device |
JPS6162980A (ja) * | 1984-09-05 | 1986-03-31 | Hitachi Ltd | 画像メモリ周辺lsi |
-
1981
- 1981-07-21 JP JP56112997A patent/JPS5817583A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59167774A (ja) * | 1983-03-14 | 1984-09-21 | Hitachi Ltd | 画像回転方法 |
JPH0480429B2 (ja) * | 1983-03-14 | 1992-12-18 | Hitachi Ltd | |
JPS6097474A (ja) * | 1983-11-02 | 1985-05-31 | Hitachi Ltd | 画像回転方法および装置 |
EP0143647A2 (en) * | 1983-11-29 | 1985-06-05 | Fujitsu Limited | Semiconductor memory device |
JPS6162980A (ja) * | 1984-09-05 | 1986-03-31 | Hitachi Ltd | 画像メモリ周辺lsi |
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