JPS5817583A - 二次元デ−タ記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は二次元データ記憶装置に係わり、特にマトリク
ス状に配列された二次元データの、縦壕九は横方向に連
続し九データを高速にアクセスできるようＫした二次元
記憶装置に関する。

大規模な科学技術計算や画像処理においては、行列ある
いは二次元データを記憶装置に格納し、また読み出す必
ｌＩがあシ、処理装置、特に並列処理を行う処理装置は
この記憶装置に対し、二次元データ、の縦方向あるいは
横方向に高速にメモＶ競合なくアクセスできる必要があ
る。

このために、記憶装置としては、二次元データの格納方
向として素数のインターリングインクによる亀のが既に
報告されているが、そのような方式では、ハードウェア
物量が大きくなシ、必然的Ｋ１Ｉ４価なもＯＫなるとい
う欠点がある。

本発明の目的社、二次元データの縦あるいは横方向の連
続したデータを高速アクセスでき、かつ経済的な構成の
二次元データ記憶装置を提供するにある。

本発明は、豪数個の同時アクセス可能なメモリーユニッ
トと、この台数に等しい個数の二次元データ上の縦ある
いは横方向の任意の連続したデータがつねに上記各ユニ
ットに１個ずつ配されるように、二次元データの各デー
タと各メモリーユニットのアドレスを対応づけて各メモ
リーユニットへのアクセスを制御するアドレス決定部お
よびデータ処理部とを備えることともに１このデータ処
理部と上記各メモリーユニットを高速のシフトレジスタ
を介して直列接続してアクセスしたデータの転送を行う
ように構成したことを特徴とし九ものである。

以下、本発明を図面を用いて詳細に説明する。

まず、二次元データとメモリーユニット内アドレスとの
対応づけについて述べる。第１図は８×８−６４要素の
二次元データを４個のメモリーユニットに格納する場合
を例として、そＯ対応づけを示すもので％＃Ｅ２図は各
メモリーユニット内の配置を示す、ことで二次元データ
の各データの座標は、横方向がＸ−（ＸＩ・、ＸＬ）、
縦方向がＹ−（Ｙ　ｗｓ　ｅ　Ｙ　Ｌ　）　Ｏ２進数で
示すレテ＊す、ｘＮ。

Ｙ重は各上位の１ビツト、ＸＬ、Ｙシは各下位２ビツシ
を示してｉる。ｔた、各データはｍ、（ｍ−０〜３、ｔ
−ｏ〜１５の整数）で表わされており、船はメモリーユ
ニットの番号Ｏ〜３を、ｔは壺メモリーエニツ＞ｒｔ’
ｔｏアドレスＯ〜１５を意味している。こＯ対応づけは
式で示すと で表わされる。ζこでｍ、ｔは１０道数、Ｘ、、Ｙ等は
２進数であるが、これらは必要に応じて相互変換される
ものとして表わしてお６．ｔ＊１５ｏｄ４は整数（１Ｇ
進）ａを４で割り走時の剰余を意味するものとする。さ
れらＯ表現の省略は以下でも同様に用いる。

この対応づけによれば、第１ａ力為ら明らかなように、
二次元データ上の横または縦方向の連続した任意０４個
のデータを表わすｍの値、すなわち格納されるメモリー
ユニット番号は全てｓ＊；ｂｔｔ−ら、４個のメモリー
ユニットを同時にアクセスすることによ）ＡｊｌＫデー
タＯ書き込み、絖み出しが可能となる０例えば、二次元
データの座１１１（Ｘ。

Ｙ）＝（ｏｏｏ、ｏｏｏ）から縦方向に４個連続してア
クセスする場合には、（ｘ、ｙ）−（ｏｏｏ。

ｏｏｏ）、（ｏｏｏ、ｏｏｌ）、（ｏｏｏ、０１０）、
（ｏｏｏ。

０１１）の位置にある４個のデータ０．．１・、２・。

３、がアクセｘされ、同様Ｋ（Ｘ、ｙ）＝＝ｔＯ１０゜
０１０）　カら横方向にアクセスする時は、（Ｘ、Ｙ）
−（０１Ｇ、　０１Ｇ）、　（０１１，０１０）、　（
１００，０１０）。

（１０１，０１０）の位置にある４個のデータ０＊＃１
ｍ　＝　２４−３ｍがアクセスされる。この前者の例は
第１図、第２図上で実線枠でかこんで示されており、後
者の例は、点線枠でかこんで示されている。

このような二次元データとメ篭す−エニットアドレスと
の対応づけを行つ九場合には、外部からアクセスする連
続した４個のデータの先頭座標、アクニスの方向（縦か
横力・）が与えられた時に、各メモリーユニットの何番
地にアクセスすればよいかを決定するアルゴリズム力孟
必要である０例えば上記ＯＶａの例ではメモリーユニッ
ト０，１゜２．３の各Ｏ番地をアクセスするようにし、
後者の例では各メモリーエニツ）０，１，２．３の２゜
３．４．５番地を各々アクセスする必要がある。

そζでアクセスする４個のデータの先頭番地を（Ｘ、Ｙ
）冨Ｘｍ　、ＸＬ、Ｙｍ、Ｙｌ）とした時、まず二次元
データを縦方向にアクセスする時りメモリーユニットの
アドレスは次のようにして定められる。

（１）Ｙｃ−（Ｇｏ）の褥。

この時は、第１図から明らかなように、二次元データの
第１行（行は横方向とする）まえは第５行の１つの要素
から縦に４個とるから、それら４個の要素ｍ、のｔの値
は常に同じで、各メモＩＪ−ユニットｒｎ冨Ｏ〜３のア
クセスすべき番地ｔ・。

Ｌ＠　＃　Ｚｌ参ｔ＄は Ｌ−＝　（ＹＷ　、Ｘｙｓ　、ＸＬ　　）　　　　　　
　　　　　　　　　　　　　　　＝（２）で与えられる
。

（２）Ｙ＆≠（ｏ、　ｏ）の時　　１．、。

この時は、縦方向であるからｘｍ＊は変らず、Ｙ座標が
先頭のＹ−（Ｙｌｌ　、Ｙｌ　）に対して（Ｙ菖、ＹＬ
　）十ｉ、ｉ＝０．１，２．３の値をとる。従ってＹＬ
≠（０，０）の時はＹｍが＋１される場合が必ず生じる
。このことを考直に入れると、式（１）からメモリーユ
ニット””（Ｙｃ＋１＋ＸＬ　）　ｍｏｄ４　Ｏ７ドレ
ｘｌ、は、ム＝冨（Ｙ璽ｔ　　、Ｘｓ　、ＸＬ　　）　
　　　　　　　　　　　　　　　　　　　　　・・・（
３）で与えられる。ただし、Ｙｍｌは（Ｙｌｌ　、　Ｙ
Ｌ　）＋　１＝　（Ｙｍ　ｅ　　ＹＬ　　）＋　（（ｍ
　　ＹＬ　　ＸＬ　）ｍｏｄ４）の下２ビットを除いた
成分で、かつこのＹＩ、が２ビツトになる時はその下位
１ビツトだけをとる。

これは先頭番地のＹから縦に４個とるとき、二次元デー
タ上で一番下の行をこえてしまう場合、第１行にもどっ
て４個とる場合に生じる。

この場合の例として、座標（Ｘ、Ｙ）−（ｏｏｌ。

０１Ｏ）から縦方向にアクセスする場合を考えると、メ
モリーユニット番号ｆｆ１＝０．１，２．３に対して、
各アドレスｔ、は以下のように算出される。

こｑ結果は第１図、第２図のΔ印を付した要素に対応し
ておｐ１正しくアドレスが求められているのがわかる。

なお、この式（３）はＹ　ｃ−（Ｏｅ　Ｏ）の場合でも
むろん成立する。

次に先頭車１１［（Ｘ、Ｙ）より横方向にアクセスする
場合も同様に求められる。

（ＵＸ＆冨（０，０）の時。

先頭番地（Ｘ、Ｙ）−Ｘ厘、ＸＬ、Ｙｌ、Ｙｌ）よ動機
方向に連続し九４個のデータは、式（１）からメ篭り−
！ＪＩＩ−ット−−（ＸＬ　ｅ　ＹＬ　＋　ｉ　）　ｍ
ｏｄ４−（Ｙｂ＋ｉ）ｍｏｄ４内のアドレスｔｍ”Ｘ（
ＹＭｍ−Ｘ菖、ｌ’）、ｌ諺０，１，２．８の位置にあ
る。

従っテメモリーユニットｍのアドレスｔ、はムー（Ｙｍ
　ｅ　）Ｃｙｓ　＊　（ｍ−Ｙｌ−）　ｍｏ’　４　）
　　　”・（４）で与えられる。

（４）Ｘシ≠（０，０）の時。

先頭番地（Ｘ藁＝　ＸｈＹｍ　、ＹＬ　）より横方向に
連続した４個のデータは、式（１）よりメモリーユニッ
ト）ｍ−（ＸＬ　＋Ｙ＆　＋ｉ　）ｍｏｄ４のアドレス
ｔ１慕（Ｙｌ、Ｘｍ意　ｅ　　’　　）＊　　’　ｓ＝
Ｑ、１，２゜３の位置にある。ただしＸＩＩは、（Ｘｍ
、ＸＬ）＋１＝（Ｘｍ　、ＸＬ　　）＋（ｍ−Ｘｂ−Ｙ
ｓ、）ｍｏｄ４、）の下２ビットを除いた成分で、これ
が２ビツトになった時は下位１ピツＦをとるのは（２）
の場合と同様である。従ってメモリーユニットｍＯアド
レスＬ、は、 ム−（ＹｍｅＸｍｔｅ（”’−Ｘｃ−Ｙｃ）ｍｏｄ４　
　　　　・・（５）により与えられる。

なお、以上は、二次元データの座標（Ｘ、Ｙ）厘（Ｘ菖
、ＸｃｅＹ菖、Ｙ−）にあるデータを式（１）によって
各メモリーユニットのアドレスに対応させ九場合である
が、式（１）の第２式をｊ　門（Ｘ　Ｉ　。

Ｙ厘＝　ＹＬ　）としても同じように同時アクセスが可
能となる。

また以上ではメモリーユニット数を４として説明し九が
、一般ＫｅｔＬがｎの場合にはｎく２１を満す最小Ｏ整
数ｋをとって、ＸＬ、Ｙｌ、を座標（Ｘ、Ｙ）の下位に
ビットとし、残りの上位ピッ）Ｘ”ｔＹｍで表わすとと
もに、ｍｏｄ４の演算をｇｎｏｄａにお龜かえればよい
。

以上の手順によ勤、先ＩＩＩ謳標（Ｘ富＃Ｘ＆＠”Ｙｍ
　ｅ　ＹＬ　）とアクセスの方向（縦、横）の区分が指
定されれば、式（２）〜缶）にょ）各メモリーユニット
内のアドレスｔ、を求めることができるが、これらはメ
モリーユニット数が少な−ときは、テーブル化してＲＯ
Ｍ（読み出し専用メモリ）を利用してもよｉ。

次に、以上のような二次元データ上の各データとメモリ
ーエエットアドレスとの対応づけでは、任意の先頭塵Ｉ
Ｉ（Ｘ、Ｙ）から縦あるいは横方向に連続し九ｎ個のデ
ータは、各メモリーユニットの喬号ＪＩＩＫ並んでいる
わ叶で祉なｉので、並べかえが必要となる。

以下、再びｎ＋４として説明すると、第１図で（Ｘ、　
Ｙ　）　−（００１，０１０）から縦方向に連続した４
個のデータはム印でかζまれており、これらは＄にユニ
ット３，０，１．２に対応づけられる。

従って、書き込みあるい紘読み出しの−ずれのアクセス
時にも、この対応づけを行う制御を必要とする。すなわ
ち書き込みの時は％（ＸＩＹ）の座標から４個の連続し
九データは、アクセス方向には関係なく、その順番ム−
０，１，２，３に対応して式（１）の第１式から ””　（ＸＬ　＋ＹＬ＋轟）ｍｏｄ　４　　　　　　　
　・（＠のメモリーユニットｍに対応するよう並べかえ
ることが必要となる。

逆に絖み出しの時はメモリーエエツ）ｆｉｎのデータは ｉ　ｗｘ　（ｍ−Ｘｓ、　−ＹＬ　）　ｍｅ　ｄ　４　
　　　　　　・−（７）で定まる愚に対し、第１番目の
データとな養ように並べかえることが必要となる０例え
ば、先頭座標（Ｘ、Ｙ）ツ（００１，０１０）からの縦
方向の読み出しの場合は、メモリーユニット０，１，２
．３からのデータは先頭座標（００１，０１０）から各
々１゜２０　ａ、Ｏ番目のデータとなるようにする。そ
してこれら０式（ａ）、（ηに対応する並べ換えは、メ
モリーユニット数が少ないときは、やはりＲＯＭを利用
したテーブル化を行ってもよい。

本発＠Ｏ装置における、二次元データ上の各データとメ
篭す−エエットアドレスとの対応づけ、並びにその対応
づけに必要な記憶装置アクセス一時の制御方法を以上に
説明したが、これを実現する丸めの本発明の実施例を以
下に述べる。

菖５ｉｉｏは本発明の一実施例を示す全体構成図で、前
記し先程々の制御を行うコント党−２１００ｓ４個のメ
モリーユニット２００〜２０３、（これは籐２１Ｑの例
に対応し、ａ＝ｓ４の場合である）、およびこれら各メ
モリーユニットと；ントｐ−ラ１００の間でシリアルに
アクセスデータな高速転送するためｔ）Ｖ７　）レジス
タ３００〜ＳＯ３から成っている。このシフトレジスタ
によるアクセスデータの転送は、−通約に近接したエエ
ット関の転送が高速で行える丸めに用−九ものである。

コントーー２１００Ｋは、外部、例えば処理装置からア
クセス区分信号（読み出しａ／書自込みＷ）、アクセス
方向区分信号（縦Ｖ／横Ｈ）、アクセスの先頭座標を示
すＸ座標、Ｙ座標等の制御信号が入力され、ま先読み出
されデータ、書き込まれるデータは夫々信号線８００．
９００から出。

入力される。そしてこのコントローラ１００は制御信号
処理部１００１とデータ処理部１００２から成っている
。

この装置の全体的な動作概要は第４λ図、第４Ｂ図にタ
イムチャートで示されてｉる。同図でＭＯは本装置のマ
シンナイクルを示し、Ｔ、＝Ｔ、門Ｔ、ロＴ、＝ＭＯは
第３図のデータ処理部１００２、メモリーユニット２０
０〜２０３、シフトレジスタ３００〜３０３の各々がパ
イプツイン的に動作する１単位時間を示している。

まず、本装置かものデータの読み出しは、第４Ａ図に示
すように、まず期間Ｔ、において制御信号Ｖ／Ｈ，Ｘ、
ＹＫ従っテ、連続した４個のデ−タを咎メ毫す−エ二ッ
トから同時に読み出しく　ａｔ）　Ｓ期間Ｔ８でこの絖
み出されたデータをシフトレジスタを介してコントロー
２に渡す（８，）とともに、次の入力制御信号に従って
４個のデータを各メモリーユニットから同時に読み出す
（Ｒ，）　、期間Ｔ、ではさらに次の４個のデータの読
み出しくＲｓＬｌつ前に絖み出されたデータのシフトレ
ジスタを介してのコントロー２への転送（８１）　、お
よび最初に読み出され九データを座標１１に並べかえて
コントロー２から出力する（Ｃ１）動作が同時に行われ
る。このＴ、以後ではＴ、と同じ３つの動作がパイプラ
イン方式で同時に行われるから、期間Ｔ、以後は１マシ
ンサイクルＭＣごとに４個ずつのデータが連続して読み
出せる。

メモリへのデータの書き込み時は同様にして、逆の順序
で動作する。ｔなわち、コントａ−２による入力データ
の並べ換え、シフトレジスタによる転送ｔメモリーユニ
ットへの書き込みが中はｂパイプライン方式で行われ、
第４Ｊ１図に示すように、期間Ｔ・以後は４個ずつ連続
し九データを本このような動作を実現するための各構成
部分の詳細を次に説明する。第５図および第６図はコン
ト四−ツ１ＧＧの実施例を示すもので、第６図は制御信
号処理部１００１．第６図はデータ処理部１００２であ
る。

第５図の制御信号処理部１００１では、ディレィバッフ
ァ１６４．１６５．１６６が設けられておりｓ　Ｒ，／
Ｗ倍信号睨み出しａの時は、これらを介さない制御信号
Ｖ／Ｈ，Ｘ、Ｙがセレクタ１６１゜１６２．１６３で選
択され、書き込みＷの時は、第４図で説明した期間２Ｍ
Ｃの間遅進させた信号がセレクタ１６１，１６２．１６
３で選択されて出力（Ｖ／Ｈ）＋　−Ｘｔ　−Ｙｔとし
てメモリーユニット（＃Ｉ８図）へ同時に送られる。ま
た、アクセスの先頭座標Ｘ、Ｙのうち、原理のとζろで
説明し丸缶下位□にビットＸム、　ＹＬ　（ａ＜２　”
を満す最小整数に１今の場合ｎ■４、ｋ−＝２）がとｐ
出されて、コントローラＺｏｏ内のデーｊｉＭＩＩＩＩ
（第＠ｌ１ｌｌｌ）へデータ並べかえの制御の九めに転
゛′送される。

＃Ｉ６図のデータ処理部１００２は、書込みデータの並
べ換え処理を行うためのメモリアドレスレジスタ１０１
％ＲＯＭＩＯ２、メモリデータレジスタ１０ｆｉ、セッ
トパルスドライバ１０４、ラッテ１０５、シフトレジス
タ１０６、バッファゲート１０７と、絖み出しデータの
並べ換え処理を行う丸め０Ｖ７）レジスタ１１３、ラッ
チ１１４、セレク／１１５．七レクタド２イパ１１２、
メモリデータレジスタ１１１、ＲＯＭ１１　Ｇ、メモリ
アドレスレジスタ１０９、ディレィバッファ１０８から
構成されている。

第’ＩＷＩＪハＪＩＩ３ＷＪ（Ｄシｙ　）　Ｖシｘｆｉ
　３００〜３０３の実施例を示すもので、後述するメモ
リーユニット内のメモリデータレシスｆｉ２８０〜２８
３との間でデータの受授を行うラッチ３１０〜３１３と
、これらのラッチ間のデータ転送、およびコント四−２
１０Ｇ内のデータ逃場部１００２との間での書龜込み、
絖み出し信号線１５０，１６０を介してのデータ転送を
制御するバッファゲート３２０〜３２３．３３０〜３３
３およびセレクタ３４０〜３４３から構成されている。

第８図は第３図のメモリーユニツ）２００　（他のユニ
ットも同じ構成）の実施例を示すもので、アクセスする
アドレスの決定機構としてのメモリアドレスレジスタ２
１０％ＲＯＭ２２０．メモリデータレジスタ２３０、加
算器２４０，２５０゜メモリアドレスレジスタ２６０と
、記憶部２７０と、メモリデータレジスタ２８０とから
構成されている。

以上のような各構成部分によつ九場合の本装置の動作を
以下に説明する。

まず本装置からのデータ絖み出しの場合、第５図の制御
信号処理部１０ｄｌでは、読み出し信号ａによって、セ
レクタ１６１，１６２，１６３は各制御信号Ｖ／Ｈ，Ｘ
、Ｙをディレィバッファ１６４゜１６５．１６６を介さ
ずにそのｉま制御信号（Ｖ／Ｈ）ｌ　＃　Ｘｓ　＊　Ｙ
ｌとして＃Ｉ８図の構成の各メモリーユニット２００−
２（ｌへ同時に出力する。

こＯうちの信号（Ｖ／Ｈ）ｓ　と、アシセス先ｌＩＩ烏
標Ｘｔ　＝　Ｙｔの下位２ビットＸシ、ＹＬ、およびメ
モリーユニット番号ｍ（これの値は各メモリーユニット
ごとに一定で、予めセットしておけばよい）がメモリア
ドレスレジスタ２１０に−にットされ、また座＠Ｘｔ　
−Ｙｌの各上位ビットＸ冨、Ｙ重は加算器２４０，２５
０に入力される。、・ζこで各メモリーユニット内のア
ドレスが決定されるが、それは前述した式（匂〜（５）
に従って行われる。弐は）〜（Ｉｓ）は書：亀なおすと
Ｉｓ　−（Ｙｌ　＊　　ｍ　　Ｘｓ　ｍ　　＊　　Ｌ　
）　　　　　　　　　　　　　　　　　　　　”（８）
で表わされ、ｙｍ、（ｔビット）、Ｘ口（ｌピッ））、
Ｌ（！ビット）は式（２）〜（５）に対して次嵌のよう
に対応する。

この表でＹ冨十ΔＹｍ　ｘＹｍｌ　、ＸｍＸΔＸｓ　−
Ｘｗ　ｔであシ、ΔＹ冨、ΔＸ諺は式（３）、　（５）
のところで述べ友ようにＯま九は五の値をとる。そこで
本実施例では、ＲＯＭ２２Ｇがメモリアドレスレジスタ
２１０の内容に対応し九ＪＹｘ、ΔＸｍ、Ｌの値を出力
するようなテーブルを有している。従ってこのＲＯＭ２
２Ｇからの出力のうちのＩＹｗｓ、、４ノＸ菖が加算器
２５０，２４０で夫々Ｙ翼、Ｘ菖にｍｏｄ２で加えられ
てＹｍｌ、Ｘｍｌを求め、Ｌの値とと４にメモリアドレ
スを−としてメモリアドレスレ？）スタ２６Ｇにセット
され、このアドレスｔｌｌＩによって記憶部２７０の対
応データがメモリデータレジスタ２８０に読み出される
。他のメモリーユニットでも同様にして同時に絖み出し
が行われ、以上はｌＹシンサイクルで終了する。

仁のようにして読み出された４個のデータは、データ信
号線３５０〜３５３を介して＃１７図の対応するラッチ
３１゛０〜３１３へ送られる。第７ｗＡの７７トレジス
タでは、銃み出し信号ＲＫよシＭＣ／４サイクルごとに
、バッファゲート３２０〜３２３が活性化され、ま九セ
レクタ３４０〜３４３はａ個入力を選択するので、第７
図の各ラッチ３１１〜３１３の内容は左隣妙の２ツテ３
１０〜３１２へ各々転送され、かつ２ツチ３１０の内容
は信号線１６０を介して第６図のシフトレジスタ１１Ｂ
へ転送される。

この結果ＭＣ時間後には、シフトレジスタ１１３ｍヘノ
峰りで読み出された４個のデータがセットされる０、こ
のようにして、シフトレジスタでの転送も１マシンサイ
クルＭＣで実行される。

次のマシンサイクルの先頭では各シフトレジス１１１３
の内容は、各ラッチ１１番へ２ツチされる。この時点で
ディレィバッファ１０１ｍに格納されてい九制御信号内
のＸＬ、ＹＬがメモリアドレスレジスタ１０９を介して
ＲＯＭ１１０から、そこに格納されているデータ並べ換
えデータ（式（ηに対応）を銃み出し、これはメモリデ
ータレジスタ１１１にＭＣ／４ごとに時分割でセットさ
れ、その出力に応じて、セレクタ駆動回路１１′２が動
作して、対応する各ラッチ１１４内のデータがセレクタ
１１５により順次読み出され、読み出し線８０Ｇに出力
される。従ってこの並べかえての４データの出力も１マ
シンサイクルＭＯで終了する。

次に、本装置へのデータ書き込みの時は、まず第５図の
制御信号処理部１００１で取り出された先頭座標の下位
ビットＸＬ、ＹＬが、第６図のメモリアドレスレジスタ
１０１にセットされる。ＲＯＭ１０２も並べか先のため
のテーブルを格納しており、ＲＯＭｌｌ０とは反対に、
今度は、順序正しく並んだ二次元データ４個を式（６）
で定まるメモリごユニット番号ｍの順に並べるもので、
例えば謔１図のΔ印を付し九要素３１　ｍ　０１　ｓ　
ｔ、　ｅ　２・が入力され走時は、これは０１．１・、
２・。

３１の願に変換する信号を％ＸＬ■（０１）。

ＹＬ菖（１０）Ｋ対応して出力し、これはＭＣ／４ごと
に時分割され、メモリデータレシス！１０３にセットさ
れる。このデータにもとづき、セットパルス駆動回路１
０４が入力データ線９０Ｇから入力され九データを並べ
かえ九願にラッチ１０ｓにセットする。１ｗシンナイク
ルＭＣ後にはツツテｌ０５Ｋ並べかえられ九４個のデー
タがセットされる。

次のナイクルではシフトレジスタ１０６にラッチｌＯｓ
の内容を転送し、Ｍ’Ｃ／４時間ごとにバッファゲート
１５０を書自込み信号Ｗによって開き、書き込み信号線
１５０を経てデータを第７図のＳ／７トレジスタへ転送
する。すなわち第７図のシフトレジスタては、Ｗ信号の
時、バッフアゲ−）！１８０〜３３３が活性化され、か
つセレクタ８４０〜３４ｓはＷ儒入力を選択するので、
書き込み信号線１５Ｇからのデータは職次ツツチ３１０
゜８１１．８１２．ａｌｌへとシフトされ、゛１マシン
ナイクルＭＯ時間後にはラッチ３１０〜３１３へ書自込
みべ自データがセットされる。

次のサイクルが始まると、それらの内容は第８図で示し
た各メ峰す−エエットのメモリデータレジスタ２８０〜
！８１へ転送される。この時点で第Ｓ図の制御信号処理
部１００１の：ディレィパラフッ１＠４，１６５．１６
６に記憶され−ｃｖｈ＊Ｖ／Ｈ，Ｘ、Ｙの制御備考が第
８図へ入力され、読み出しＲと同様な動作によってアク
セスすぺ龜アドレスｔ、が計算され、対応するアドレス
に同時に書き込みが行われる。

なお、第３図〜第８図で示した実施例ではメモリーユニ
ット数を４としたが、これを一般に口とすることは容易
である。

以上の実施例から明らかなように、本発明によれば、二
次元データの縦あるいは横方向の連続し九データを、メ
モリ競合を生じることなく高速に絖み出し、あるいは書
き込むことが可能となシ、大量の二次元データを取ｐ扱
うＩｉｉｉｇＩ処理、ある−拡大規模科学演算の分野の
高速並列処理の効率を大幅に向上させることができる。

【図面の簡単な説明】

第１図および第２図は二次元データ上の各データと各メ
七す−ユニット内アドレスとの対応を説明する図、第３
図は本発明Ｏ実施例を示す全体構成図、第４Ａ図および
第４Ｂ図は第３図の実施例の概略動作を示すＩイムチャ
ート、第５図および１８６図はコントローラの実施例を
示す図、第７図はシフトレジスタの実施例を示す図、＃
Ｉ８図はメモリーユニット１個分の実施例を示す図であ
る。 １０Ｇ・・・コントローラ、２００〜２０３・・・メモ
リーユニット、３００〜３０３・・・シフトレジスタ、
１００１・・・制御信号処理部、１００２・・・データ
処理部、Ｒ／Ｗ・・・アクセス区分信号Ｓ　Ｖ　／　Ｕ
・・・アク七ス方向信号、Ｘ、Ｙ−・・二次元データ上
のデータの座標、ＭＣ・・・マシンサイクル。 代理人　弁理士　秋本正実 第　１　図 ｘｓｏｏｏｏｔｔｔｔ ＹＨＹＬＬＸＬ　ＤＯｏｌ　ＩＩ　ＩＩ　ＤＯ０１１０
ＩＩ１１２　図 ｍ 第４Ａ口 ＆テ゛−タ 躬４ｆ３ｔ；ａ ’＄５　　図

Claims (1)

1. 【特許請求の範囲】 Ｌ　　＊＊＠ｔ）同時動作可能なメ毫す−エニットに、
   二次元ブールｏ任意０＠あるいは横方向に連続し′ｃｉ
   ｌｌんだ上記メ令す−エニットの個数に等しい個数０Ｊ
   続し先データが、１個ずつ配置されるような対応関係を
   もって格納されるようにした二次元デーＩ記憶装置にお
   −て、上記連続したデータの絖み出しあｈ％／％社書自
   込みＯアクセス内容を指定す為アクセス区分信号、上記
   アクセスが縦方向か横方向かを、指定するアクセス方向
   信号、および上記アタースＯ先頭データの上記二次元デ
   ータ上の位置を示す先馴烏標儒号から１ｋｈ外部から与
   えられ九−御信号を、所定のタイミングで同時に上記壺
   メ４リーエエツ）Ｋ送出する機能を有する制御慣号処麿
   −と、腋制御信号島垣部からＯ制御信号を入力して上Ｉ
   ！！対応関係によ如定まる上記各メモリー為墨ット内の
   アクセスすべ龜アドレスを決定し、誼轟データを７タセ
   スする丸めの上記会メ峰す一ユニットごとに設けられた
   アドレス決定部と、上記制御信号により定まる上記連続
   したデータの各各と上記各メ螢す−エニットとの対応づ
   けを行−１咳対応づけに従って入力された上記連続し丸
   デーメを上記各メモリー：Ｓ−エツトへ転送しあるーは
   上記各メ毫す−エエットから読み出されたデータを上記
   連続し九データ０ＪＩＩＩＫ並べて出力するデータ処理
   部とを備え、１１シンナイクルことに、入力され丸上記
   制御信号に応じて上記各メ４１Ｊ　ｍ　Ｊ＋　ｘットに
   対し同時アクセスできるように構成したことを特徴とす
   み二次元データ記憶装置。 λ　前記データ処理部と前記各メ令り一＆エツトとが直
   ＾接続されるように上記デー！＃！＆塩部と上記会メ峰
   す−エ；ットと０間に挿入され九シフトレジスタ群を設
   け、鍍シ７トレジスメ群を介して上記データｊＩ＆塩部
   と上記壺メ毫す−エエットとＯ関のデータ転送を行うよ
   うに構成し九ととを特徴とする特許・請求の範囲第１項
   記載Ｏ二次元データ記憶義置。