JPS60221848A - デ−タ記憶装置 - Google Patents
デ−タ記憶装置Info
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- JPS60221848A JPS60221848A JP59077905A JP7790584A JPS60221848A JP S60221848 A JPS60221848 A JP S60221848A JP 59077905 A JP59077905 A JP 59077905A JP 7790584 A JP7790584 A JP 7790584A JP S60221848 A JPS60221848 A JP S60221848A
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- address
- rectangle
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、２°×２ｎビツトのブロック全２ｎ等分した
任意の２ｎ１×２ｎ２（ｎ１＋ｎ２＝ｎ）ビットの矩形
のデータを高速に書込み読出しが行ない得るデータ記憶
装置に関するもので、画像処理装置、文書作成装置等の
メモリとして利用出来る。
任意の２ｎ１×２ｎ２（ｎ１＋ｎ２＝ｎ）ビットの矩形
のデータを高速に書込み読出しが行ない得るデータ記憶
装置に関するもので、画像処理装置、文書作成装置等の
メモリとして利用出来る。
従来例の構成とその問題点
独立に動作出来るＮ個のメモリに対して行方向から及び
列方向からのデータをＮビット並列に書込み読出しが出
来るだめの方法として、全デ〜りを行方向、列方向にそ
れぞれＮビットごとに分割し、ＮｘＮビットで構成され
たブロックを単位とし、ブロック内の同−行内及び同一
列内のデータが同一メモリに割シ振られないように叢列
に動作出来るＮａのメモ’）ＫｔＢＦ）振シ記憶すれば
よく、例えばＮ＝１６の場合に、ブロック内のｉ行目及
びｉ列目（ｉに１〜１６）のデータをＩ−１ビット巡回
シフトして、１行目のデータを各メモリの１６ ｋｏ
＋ ｘ １番地に割シ振シ記憶する。このようＫするこ
とにょシ、各行内の１６ビツトのデータ及び各列内の１
６ビツトのデータは総て異なったメモリに割シ振）記憶
されるので行方向から及び列方向からのデータを１６ビ
ツト並列に書込み読出しが出来る。
列方向からのデータをＮビット並列に書込み読出しが出
来るだめの方法として、全デ〜りを行方向、列方向にそ
れぞれＮビットごとに分割し、ＮｘＮビットで構成され
たブロックを単位とし、ブロック内の同−行内及び同一
列内のデータが同一メモリに割シ振られないように叢列
に動作出来るＮａのメモ’）ＫｔＢＦ）振シ記憶すれば
よく、例えばＮ＝１６の場合に、ブロック内のｉ行目及
びｉ列目（ｉに１〜１６）のデータをＩ−１ビット巡回
シフトして、１行目のデータを各メモリの１６ ｋｏ
＋ ｘ １番地に割シ振シ記憶する。このようＫするこ
とにょシ、各行内の１６ビツトのデータ及び各列内の１
６ビツトのデータは総て異なったメモリに割シ振）記憶
されるので行方向から及び列方向からのデータを１６ビ
ツト並列に書込み読出しが出来る。
しかしながら、読取った画像データを或いは大容量の記
憶装置に記憶している画像データを必要に応じて取出し
てこれを一旦画像メモリに蓄積し、これらのデータに処
理を加えて元の大容量の記憶装置に蓄積する或いはプリ
ンタ等の出カ装置傾出力する場合ようなデータ処理を行
なう場合においては、行方向から及び列方向からの１次
元のデータだけでなく、矩形状の２次元のデータを扱う
必要がある。
憶装置に記憶している画像データを必要に応じて取出し
てこれを一旦画像メモリに蓄積し、これらのデータに処
理を加えて元の大容量の記憶装置に蓄積する或いはプリ
ンタ等の出カ装置傾出力する場合ようなデータ処理を行
なう場合においては、行方向から及び列方向からの１次
元のデータだけでなく、矩形状の２次元のデータを扱う
必要がある。
従来、２次元のデータを読出す（或いは書込む）場合は
、１次元のデータを行方向から或いは列方向から複数回
読出す（或いは書込む）ことにより処理しており、この
ために不要な部分のデータまでアクセスすることにより
、同じデータ量扱う場合に、２次元のデータを扱う場合
の方が１次元のデータを扱う場合に比べて処理速度が大
幅に低下する欠点があった。
、１次元のデータを行方向から或いは列方向から複数回
読出す（或いは書込む）ことにより処理しており、この
ために不要な部分のデータまでアクセスすることにより
、同じデータ量扱う場合に、２次元のデータを扱う場合
の方が１次元のデータを扱う場合に比べて処理速度が大
幅に低下する欠点があった。
発明の目的
本発明の目的は、独立に動作出来るＮ＝２”個のメモリ
を有する時に、ＮｘＮビットのブロックに分割されたブ
ロック内のデータをＮ等分した任意のＮ ＝ ２” Ｘ
２ｎ２（ｎ１＋ｎ２＝ ｎ ）ビットノ矩形のデータを
並列に書込み読出しを行ない得ると共に、等分方法に応
じて行なうメモリに対するアドレス変換処理を容易にし
たデータ記憶装置を提供することである。
を有する時に、ＮｘＮビットのブロックに分割されたブ
ロック内のデータをＮ等分した任意のＮ ＝ ２” Ｘ
２ｎ２（ｎ１＋ｎ２＝ ｎ ）ビットノ矩形のデータを
並列に書込み読出しを行ない得ると共に、等分方法に応
じて行なうメモリに対するアドレス変換処理を容易にし
たデータ記憶装置を提供することである。
発明の構成
本発明ではＮ ： ２ｎ個のメモリｍ１９ｍ２．・・・
・・・、ｍ２Ｘ］の各アドレス入力”０１ａ１１・・・
・・・’ ”ｎ−１のｎ本にａｌが共通でアドレス値Ｕ
Ｚが入力、メモリス値ｖｌが入力されるように配線し、
メモリに与えるアドレス値”（１，ｖｌｌは書込み読出
し時の等分方法及び等分されたＮ ＝ ２”Ｉ Ｘ２ｎ
２ビツトの矩形が占める位置に対応させる。
・・・、ｍ２Ｘ］の各アドレス入力”０１ａ１１・・・
・・・’ ”ｎ−１のｎ本にａｌが共通でアドレス値Ｕ
Ｚが入力、メモリス値ｖｌが入力されるように配線し、
メモリに与えるアドレス値”（１，ｖｌｌは書込み読出
し時の等分方法及び等分されたＮ ＝ ２”Ｉ Ｘ２ｎ
２ビツトの矩形が占める位置に対応させる。
データのメモリへの記憶に関しては ２ｎ個のデータの
総ての２４１・ｉ−２’−ｊ 番目のデータとＪ＋１
・ ２ ・ｔ−ｊ番目のデータを入れ換える置換１Ｐ２Ｊ（
０≦ｌ≦１１−１．１≦ｉ≦２ｎ−１−’ 、 ｏ≦１
≦２ｌ−１）、相異なる置換ＰＬを引続き行なって得ら
れ６合成０置換をｐｍ（ｐ−−リ、ＰＮ２・・・・・・
Ｐｌｋ。
総ての２４１・ｉ−２’−ｊ 番目のデータとＪ＋１
・ ２ ・ｔ−ｊ番目のデータを入れ換える置換１Ｐ２Ｊ（
０≦ｌ≦１１−１．１≦ｉ≦２ｎ−１−’ 、 ｏ≦１
≦２ｌ−１）、相異なる置換ＰＬを引続き行なって得ら
れ６合成０置換をｐｍ（ｐ−−リ、ＰＮ２・・・・・・
Ｐｌｋ。
１≦１１〈１２＜・・・・・・＜ｌｋ≦ｎ−１，ｍ＝、
５１＋（１２−４−・・・・・・十ｌｋ）及びデータの
入れ換え金貨なわない恒等置換をＰｏとした時に得られ
る総ての置換Ｐｋ（０≦に≦ｎ−１）ｉ置換集合の要素
とした場合において、矩形が占める位置に対応させて、
前記置換集合の要素全１対１に対応させて矩形内のデ−
タの並び換えを行ない、更に、前記ブロック内における
データの等分力法に対応させてデータの並び換えを行な
ってメモリに割υ振り記憶するものである。
５１＋（１２−４−・・・・・・十ｌｋ）及びデータの
入れ換え金貨なわない恒等置換をＰｏとした時に得られ
る総ての置換Ｐｋ（０≦に≦ｎ−１）ｉ置換集合の要素
とした場合において、矩形が占める位置に対応させて、
前記置換集合の要素全１対１に対応させて矩形内のデ−
タの並び換えを行ない、更に、前記ブロック内における
データの等分力法に対応させてデータの並び換えを行な
ってメモリに割υ振り記憶するものである。
実施例の説明
本発明の実施例を並列に取扱うデータがＮ＝２４＝１６
の場合について説明する。第１図は１６Ｘ１６ビツトの
データで構成されたブロック内の各データに番号付けを
行なったデータを示す図であり、このブロックを１６等
分した任意の２ｎＩ Ｘ２Ｑ２−１６ビツトの矩形状の
データを同時に書込み読出しを行なう。
の場合について説明する。第１図は１６Ｘ１６ビツトの
データで構成されたブロック内の各データに番号付けを
行なったデータを示す図であり、このブロックを１６等
分した任意の２ｎＩ Ｘ２Ｑ２−１６ビツトの矩形状の
データを同時に書込み読出しを行なう。
第２図ａ ”−ｅは１６Ｘ１６ビツトのデータを矩形に
等分した時のブロック内での各矩形の座標（アドレス）
を示す図であり 、 （−）は１×１６ビツトの矩形に
分割した時の各矩形の座標（行方向０゜列方向Ｏ〜１５
）、Φ）は２×８ビツトの矩形に分割した時の各矩形の
座標（行方向０〜１９列方向０〜７ ） 、（ｃ）は４
×４ビツトの矩形に分割した時の各矩形の座標（行方向
０〜３１列方向Ｏ〜３）、（ｄ）は８×２ビツトの矩形
に分割した時の各矩形の座標（行方向０〜７９列方向０
〜１ ） ％ （ｅ）は１６×１ビツトの矩形に分割し
た時の各矩形の座標（行方向０〜１５１列方向０）を示
す。
等分した時のブロック内での各矩形の座標（アドレス）
を示す図であり 、 （−）は１×１６ビツトの矩形に
分割した時の各矩形の座標（行方向０゜列方向Ｏ〜１５
）、Φ）は２×８ビツトの矩形に分割した時の各矩形の
座標（行方向０〜１９列方向０〜７ ） 、（ｃ）は４
×４ビツトの矩形に分割した時の各矩形の座標（行方向
０〜３１列方向Ｏ〜３）、（ｄ）は８×２ビツトの矩形
に分割した時の各矩形の座標（行方向０〜７９列方向０
〜１ ） ％ （ｅ）は１６×１ビツトの矩形に分割し
た時の各矩形の座標（行方向０〜１５１列方向０）を示
す。
第３図は本発明の一実施例におけるデータ記憶装置のブ
ロック図である。
ロック図である。
第３図において、１は１６個の独立に動作出来るメモリ
ｍ１〜”１６で構成するメモリ回路である。
ｍ１〜”１６で構成するメモリ回路である。
メモリ回路１はアドレス入力ａ。−ａ３の４本に関して
、メモリｍ１．ｍ３１ｍ６９ｍ７１ｍ９．ｍ１１１ｍ１
３１ｍ１５のａｏを共通（ｕｏはそのアドレス値）、Ｘ
１１１２！、ｍ４゜ｍｅ ＋ ｒｒｋＢ ｔ 町０１０
１２ 、０１４ 、０１ｅの８０ヲ共通（Ｖ。
、メモリｍ１．ｍ３１ｍ６９ｍ７１ｍ９．ｍ１１１ｍ１
３１ｍ１５のａｏを共通（ｕｏはそのアドレス値）、Ｘ
１１１２！、ｍ４゜ｍｅ ＋ ｒｒｋＢ ｔ 町０１０
１２ 、０１４ 、０１ｅの８０ヲ共通（Ｖ。
はそのアドレス値）、ｍ１９ｍ２１ｍ５２ｍ６９ｍ９１
ｍ１ｏ。
ｍ１ｏ。
ｍ１３・ｍ１４のａ１ｆ共通に（ｕｌはそのアドレスｆ
ω、ｍ３＋ ｍ４＋ 門Ｕ０Ｂ ＋ ｆ１１１１＋ ０
１２ ＋ ０１ｓ ＋ ０１ｅのａｔ ’ｆｆ共通に（
Ｖ はそのアドレス値）、ｍｌ、ｍ２．ｍ３・ｍ４・〜
・ｍｌ。、 ｍ１１． ｍ１２のａ２を共通（ｕ２はそ
のアドレス値、ｍ５． ｍ６．シ１ｍ８．町、 、 ｍ
、４． ｍ１６． ｍ１６のａ２を共通に（Ｖ２はその
アドレス値）、ｍ１１ｍ２２ｍ３２ｍ４゜ｍ５． ｍ６
． ｍ７． ｒＱ８のａｓ ｆ共通（ｕｓはそのアドレ
ス値） ％ｍ１９＋ ｒｎｌｏ 、ｒｎｌｌ、ｒｌ１１
２ 、ｘｎ１３．ｒｎ１４．ｉｎ、ｓ 、ｔｎ１６のａ
３ ｆ共通に（Ｖａはそのアドレス値）配線する０また
残りのアドレス人力ｎ。本に関しては総てのメモリに共
通に配線する。第４図はメモリ回路１のアドレス入力の
配線を詳細に示す図である。
ω、ｍ３＋ ｍ４＋ 門Ｕ０Ｂ ＋ ｆ１１１１＋ ０
１２ ＋ ０１ｓ ＋ ０１ｅのａｔ ’ｆｆ共通に（
Ｖ はそのアドレス値）、ｍｌ、ｍ２．ｍ３・ｍ４・〜
・ｍｌ。、 ｍ１１． ｍ１２のａ２を共通（ｕ２はそ
のアドレス値、ｍ５． ｍ６．シ１ｍ８．町、 、 ｍ
、４． ｍ１６． ｍ１６のａ２を共通に（Ｖ２はその
アドレス値）、ｍ１１ｍ２２ｍ３２ｍ４゜ｍ５． ｍ６
． ｍ７． ｒＱ８のａｓ ｆ共通（ｕｓはそのアドレ
ス値） ％ｍ１９＋ ｒｎｌｏ 、ｒｎｌｌ、ｒｌ１１
２ 、ｘｎ１３．ｒｎ１４．ｉｎ、ｓ 、ｔｎ１６のａ
３ ｆ共通に（Ｖａはそのアドレス値）配線する０また
残りのアドレス人力ｎ。本に関しては総てのメモリに共
通に配線する。第４図はメモリ回路１のアドレス入力の
配線を詳細に示す図である。
第３図の２．３はデータの並び換えを行なうデータ置換
回路で、順番に並んだ１６個のデータの１と２．３と４
，６と６，７と８．９と１０，１１と１２．１３と１４
．１５と１６番目のデータを入れ換える置換をＰｌ、１
と３，２と４，５と７゜６と８１，９と１１．１０と１
２．１３と１５．１４と１６番目のデータを入れ換える
置換ヲＰ２．１と５．２と６，３と７．４と８．９と１
３．１０と１４．１１と１６．１２と１６番目のデータ
を入れ換える置換をＰ４．１と９，２と１０，３と１１
゜４と１２．６と１３．６と１４．７と１６．８と１６
蒼目のデータを入れ換える置換をＰ８、置換Ｐ１を行な
った後置換Ｐ２を行なう合成の置換をＰ３゜置換Ｐ１を
行なった後置換Ｐ４を行なう合成の置換ヲＰ５、置換Ｐ
１を行なった後置換Ｐ８ヲ行なう合成の置換をＰ９、置
換Ｐ２ を行なった後置換Ｐ４を行なう合成の置換をＰ
６、置換Ｐ２を行なった後置換Ｐ８を行なう合成の置換
をＰｌ。、合成置換Ｐ３を行なった後置換Ｐ４を行なう
合成の置換をＰ７、合成置換Ｐ３を行なった後置換Ｐ８
を行なう合成の置換をＰｌｌ、置換Ｐ４を行なった後置
換Ｐ８を行なう合成の置換をＰ１２、合成置換Ｐ５を行
なった後置換Ｐ８を行なう合成の置換をＰ１３、合成置
換Ｐ６を行なった後置換Ｐ８を行なう合成の置換をＰ１
４、合成置換Ｐ７を行なった後置換Ｐ８を行なう合成の
置換をＰ１６、データの入れ換えを行なわない恒等置換
をＰｏで表わした時、データ置換回路２，３は制御信号
Ｕ。〜ｕ３によりこのＰ。〜Ｐ１６までのいずれかの置
換を行ないデータ並び換えをする。第５図は制御信号Ｕ
。−ｕ３とデータ置換回路２，３で行なわれる置換Ｐｋ
（０≦に≦１５）の対応及びＰｋを施して１から順に１
６まで並んだデータの並び換えを行なったデータを示す
図である。
回路で、順番に並んだ１６個のデータの１と２．３と４
，６と６，７と８．９と１０，１１と１２．１３と１４
．１５と１６番目のデータを入れ換える置換をＰｌ、１
と３，２と４，５と７゜６と８１，９と１１．１０と１
２．１３と１５．１４と１６番目のデータを入れ換える
置換ヲＰ２．１と５．２と６，３と７．４と８．９と１
３．１０と１４．１１と１６．１２と１６番目のデータ
を入れ換える置換をＰ４．１と９，２と１０，３と１１
゜４と１２．６と１３．６と１４．７と１６．８と１６
蒼目のデータを入れ換える置換をＰ８、置換Ｐ１を行な
った後置換Ｐ２を行なう合成の置換をＰ３゜置換Ｐ１を
行なった後置換Ｐ４を行なう合成の置換ヲＰ５、置換Ｐ
１を行なった後置換Ｐ８ヲ行なう合成の置換をＰ９、置
換Ｐ２ を行なった後置換Ｐ４を行なう合成の置換をＰ
６、置換Ｐ２を行なった後置換Ｐ８を行なう合成の置換
をＰｌ。、合成置換Ｐ３を行なった後置換Ｐ４を行なう
合成の置換をＰ７、合成置換Ｐ３を行なった後置換Ｐ８
を行なう合成の置換をＰｌｌ、置換Ｐ４を行なった後置
換Ｐ８を行なう合成の置換をＰ１２、合成置換Ｐ５を行
なった後置換Ｐ８を行なう合成の置換をＰ１３、合成置
換Ｐ６を行なった後置換Ｐ８を行なう合成の置換をＰ１
４、合成置換Ｐ７を行なった後置換Ｐ８を行なう合成の
置換をＰ１６、データの入れ換えを行なわない恒等置換
をＰｏで表わした時、データ置換回路２，３は制御信号
Ｕ。〜ｕ３によりこのＰ。〜Ｐ１６までのいずれかの置
換を行ないデータ並び換えをする。第５図は制御信号Ｕ
。−ｕ３とデータ置換回路２，３で行なわれる置換Ｐｋ
（０≦に≦１５）の対応及びＰｋを施して１から順に１
６まで並んだデータの並び換えを行なったデータを示す
図である。
４．５はデータの並び換えを行なうデータ置換回路で、
順番に並んだ１６個のデータの５と９．６と１ｏ３７と
１１．８と１２番目のデータを入れ換える置換をＱｌ、
３と９，４と１０，７と１３゜８と１４番目のデータを
入れ換える置換を０２．２と９，３と５，４と１３，６
と１１．８と１６．１２と１４番目のデータを入れ換え
る置換を０３、データの入れ換えを行なわない恒等置換
をＱ。（−ｐ。）、で表わした時、データ置換回路４，
５は矩形の形（矩形情報）によシこのＱ。−Ｑ３までの
いずれかの置換を行ないデータ並び換えをする。第６図
（ａ）は矩形情報とデータ置換回路４，５での置換Ｑｋ
（０≦に≦３）の関係を示した図、同（ｂ）は置換Ｑｋ
を施して１から順に１６まで並んだデータの並び換えを
行なったデータを示す図である。
順番に並んだ１６個のデータの５と９．６と１ｏ３７と
１１．８と１２番目のデータを入れ換える置換をＱｌ、
３と９，４と１０，７と１３゜８と１４番目のデータを
入れ換える置換を０２．２と９，３と５，４と１３，６
と１１．８と１６．１２と１４番目のデータを入れ換え
る置換を０３、データの入れ換えを行なわない恒等置換
をＱ。（−ｐ。）、で表わした時、データ置換回路４，
５は矩形の形（矩形情報）によシこのＱ。−Ｑ３までの
いずれかの置換を行ないデータ並び換えをする。第６図
（ａ）は矩形情報とデータ置換回路４，５での置換Ｑｋ
（０≦に≦３）の関係を示した図、同（ｂ）は置換Ｑｋ
を施して１から順に１６まで並んだデータの並び換えを
行なったデータを示す図である。
６はアドレス変換回路で、矩形に等分した時のブロック
内での各矩形の行方向の座標（アドレス）Ｘと列方向の
座標（アドレス）Ｙを２進数表現したＸ３〜ｘ０とＹ３
〜Ｙ０から矩形の形（矩形情報）により、メモリ回路１
に与えるアドレス値とデータ置換回路２，３に与える制
御信号ｕ０〜ｕ３に変換する。矩形が１×１６の場合は
ｕ３ ”” ７０ ｐ ｕ２＝ ５’１ ＊ ”１ ＝
１２ ＋ ｕ（）＝ ７３へ矩形が２×８の場合はｕ
３””０９ ｕ２＝＝７ｏＩ ｕｌ””１１ ｕＯ”７
２に、矩形が４Ｘ４の場合Ｉ′ｉｕ３””１ ’ ｕ２
””Ｏｌ ｕｌ−” ”Ｏ’ ｕＯ” ｙｌに、矩形が
８×２の場合はｕ ３ ”” Ｘ２゜ｕ２＝”１１ ｕ
ｌ ” ”Ｏｌ ｕＯ” ｙＱに、矩形が１６Ｘ１の場
合は”３””３ ＃ ｕ２””２１ ｕｌ””１１ ”
０＝ｘｏ に変換する。第７図（ａ）〜（ｅ）は矩形情
報によシ、行方向の座標ｘ３〜ｘ０と列方向の座標ｙ３
〜ｙ０からｕ０〜ｕ３への変換を示す図、第８図は矩形
情報によシ第２図体）〜（ｅ）に示した各矩形の座標を
アドレス値Ｕ。〜ｕｓ （ＩＪ）に変換した図である。
内での各矩形の行方向の座標（アドレス）Ｘと列方向の
座標（アドレス）Ｙを２進数表現したＸ３〜ｘ０とＹ３
〜Ｙ０から矩形の形（矩形情報）により、メモリ回路１
に与えるアドレス値とデータ置換回路２，３に与える制
御信号ｕ０〜ｕ３に変換する。矩形が１×１６の場合は
ｕ３ ”” ７０ ｐ ｕ２＝ ５’１ ＊ ”１ ＝
１２ ＋ ｕ（）＝ ７３へ矩形が２×８の場合はｕ
３””０９ ｕ２＝＝７ｏＩ ｕｌ””１１ ｕＯ”７
２に、矩形が４Ｘ４の場合Ｉ′ｉｕ３””１ ’ ｕ２
””Ｏｌ ｕｌ−” ”Ｏ’ ｕＯ” ｙｌに、矩形が
８×２の場合はｕ ３ ”” Ｘ２゜ｕ２＝”１１ ｕ
ｌ ” ”Ｏｌ ｕＯ” ｙＱに、矩形が１６Ｘ１の場
合は”３””３ ＃ ｕ２””２１ ｕｌ””１１ ”
０＝ｘｏ に変換する。第７図（ａ）〜（ｅ）は矩形情
報によシ、行方向の座標ｘ３〜ｘ０と列方向の座標ｙ３
〜ｙ０からｕ０〜ｕ３への変換を示す図、第８図は矩形
情報によシ第２図体）〜（ｅ）に示した各矩形の座標を
アドレス値Ｕ。〜ｕｓ （ＩＪ）に変換した図である。
第３図の７はアドレス変換回路で、矩形の形（矩形情報
）により、アドレス変換回路６がらのアドレス値Ｕ。−
ｕ３をメモリ回路１に与えるアドレス値ｖＯ〜ｖ３をＶ
ｉ＝ｕｉ或いはｖｉ＝弓（０≦ｉ≦３）の何れかを作成
する。第９図は矩形情報とメモリに与えるアドレス値ｖ
０〜ｖ３とｕ０〜ｕ３との関係を示す図である。
）により、アドレス変換回路６がらのアドレス値Ｕ。−
ｕ３をメモリ回路１に与えるアドレス値ｖＯ〜ｖ３をＶ
ｉ＝ｕｉ或いはｖｉ＝弓（０≦ｉ≦３）の何れかを作成
する。第９図は矩形情報とメモリに与えるアドレス値ｖ
０〜ｖ３とｕ０〜ｕ３との関係を示す図である。
１次元状に並んだ１６ビツトのデータは各矩形に対して
行方向から順に対応する（ Ｒｏｗ−Ｍａ ｊｏｒＩｎ
ｄｅｘｉｎｇ ンとして、以下書込み読出しの動作を説
明する。ｉ１０図は１次元状に並んだ１６ビツトのデー
タの位置と各矩形内のデータの位置の対応を示す図であ
る。
行方向から順に対応する（ Ｒｏｗ−Ｍａ ｊｏｒＩｎ
ｄｅｘｉｎｇ ンとして、以下書込み読出しの動作を説
明する。ｉ１０図は１次元状に並んだ１６ビツトのデー
タの位置と各矩形内のデータの位置の対応を示す図であ
る。
まｆ、Ｉ Ｘ １６の矩形のデータの書込みの場合につ
いて説明する０ アドレス変換回路６ではブロック内での矩形の座標に応
じて第８図に示したアドレス値と制御信号Ｕ。−ｕ３を
発生する。アドレス変換回路７では矩形が１×１６であ
るので、第９図に示したアドレス値ｖ３＝ｕ３．ｖ２＝
ｕ２．ｖ１＝ｕ１．ｖＯ＝ｕＯを発生する。従って、メ
モリｍ１〜ｍ１６に与えられるアドレス値は同じとなる
０ データ置換回路４は矩形が１×１６であるので、入力さ
れた１６ビツトのデータに置換も（データの並び換えな
し）を施す。データ置換回路２はアドレス変換回路６か
らの信号ｕ０〜Ｕ により、データ置換回路４からのデ
ータに置換Ｐｋ（ｏ≦に≦１６）を施して、メモリ回路
１ヘデータを出力する。メモリ回路１ではこの並びの順
にデータをｍ１〜ｍ１６の与えられたアドレスに記憶す
る。
いて説明する０ アドレス変換回路６ではブロック内での矩形の座標に応
じて第８図に示したアドレス値と制御信号Ｕ。−ｕ３を
発生する。アドレス変換回路７では矩形が１×１６であ
るので、第９図に示したアドレス値ｖ３＝ｕ３．ｖ２＝
ｕ２．ｖ１＝ｕ１．ｖＯ＝ｕＯを発生する。従って、メ
モリｍ１〜ｍ１６に与えられるアドレス値は同じとなる
０ データ置換回路４は矩形が１×１６であるので、入力さ
れた１６ビツトのデータに置換も（データの並び換えな
し）を施す。データ置換回路２はアドレス変換回路６か
らの信号ｕ０〜Ｕ により、データ置換回路４からのデ
ータに置換Ｐｋ（ｏ≦に≦１６）を施して、メモリ回路
１ヘデータを出力する。メモリ回路１ではこの並びの順
にデータをｍ１〜ｍ１６の与えられたアドレスに記憶す
る。
第１２図（−）はブロック内での矩形の座標に応じてデ
ータ置換回路２で行われる置換Ｐｋ（ｏ≦に≦１５）を
、同の）はメモリ回路１のメモリｍ１−！ｎ１６に与え
られるアドレス値を、同（０）はデータ置換回路４，２
で置換％、置換Ｐｋ（ｏ≦に≦１５）を施して、メモリ
回路１へ出力されるデータを示している。
ータ置換回路２で行われる置換Ｐｋ（ｏ≦に≦１５）を
、同の）はメモリ回路１のメモリｍ１−！ｎ１６に与え
られるアドレス値を、同（０）はデータ置換回路４，２
で置換％、置換Ｐｋ（ｏ≦に≦１５）を施して、メモリ
回路１へ出力されるデータを示している。
第１１図は第１図で番号付けされたブロック内のデータ
が上記の方法でメモリに記憶された状態を示す図である
Ｏ第１１図においてアドレス入カッ５ チａ ３ ＊
ａ ２ 、 ａ １ ＋ ＆ □を下位４ビツトとして
記憶される番地を記載している０ 次に、２×８の矩形のデータの書込みの場合について説
明する０ アドレス変換回路６で第８図に示したアドレス値と制御
信号Ｕ。〜ｕ３を、アドレス変換回路７では第９図に示
したアドレス値’Ｖ３” ｕ３ ｇ ７２ ＝ｕ２ ｅ
ｖ１＝ｕ１．ｖ０＝ｕ０を発生する０従って、声モリｍ
１〜ｍ１６ に与えられるアドレス値は８個ずつ同じと
なる。
が上記の方法でメモリに記憶された状態を示す図である
Ｏ第１１図においてアドレス入カッ５ チａ ３ ＊
ａ ２ 、 ａ １ ＋ ＆ □を下位４ビツトとして
記憶される番地を記載している０ 次に、２×８の矩形のデータの書込みの場合について説
明する０ アドレス変換回路６で第８図に示したアドレス値と制御
信号Ｕ。〜ｕ３を、アドレス変換回路７では第９図に示
したアドレス値’Ｖ３” ｕ３ ｇ ７２ ＝ｕ２ ｅ
ｖ１＝ｕ１．ｖ０＝ｕ０を発生する０従って、声モリｍ
１〜ｍ１６ に与えられるアドレス値は８個ずつ同じと
なる。
データ置換回路４は矩形が２×８であるので、データに
置換Ｑ。（データの並び換えなし）を施し、データ置換
回路２はアドレス変換回路６からの信号Ｕ。−ｕ３によ
り、データに置換Ｐｋ（０≦に≦１５）を施して、メモ
リ回路１ヘデータを出力する。メモリ回路１ではこの並
びの順にブータラｍ１〜”１６ の与えられるアドレス
に記憶する。
置換Ｑ。（データの並び換えなし）を施し、データ置換
回路２はアドレス変換回路６からの信号Ｕ。−ｕ３によ
り、データに置換Ｐｋ（０≦に≦１５）を施して、メモ
リ回路１ヘデータを出力する。メモリ回路１ではこの並
びの順にブータラｍ１〜”１６ の与えられるアドレス
に記憶する。
第１３図（−）はブロック内での矩形の座標に応じてデ
ータ置換回路２で行われる置換Ｐｋ（ｏ≦に≦１６）を
、同（ｂ）はメモリ回路１のメモリｍ１〜ｌ１ｎ１６に
与えられるアドレス値を、同（Ｃ）はデータ置換回路４
，２で置換％、置換Ｐｋ（０≦に≦１５）を施して、メ
モリ回路１へ出力されるデータを示している。
ータ置換回路２で行われる置換Ｐｋ（ｏ≦に≦１６）を
、同（ｂ）はメモリ回路１のメモリｍ１〜ｌ１ｎ１６に
与えられるアドレス値を、同（Ｃ）はデータ置換回路４
，２で置換％、置換Ｐｋ（０≦に≦１５）を施して、メ
モリ回路１へ出力されるデータを示している。
上記の方法でメモリにデータを記憶すると、第１１図に
示したのと全く同じようにデータをメモリに割り振り記
憶することが出来る。
示したのと全く同じようにデータをメモリに割り振り記
憶することが出来る。
次に、４Ｘ４の矩形のデータの書込みの場合について説
明する。
明する。
アドレス変換回路６では第８図に示したアドレス値と制
御信号Ｕ。−ｕ３を、アドレス変換回路７では第９図に
示したアドレス値Ｖ３” ｕｓ 、 Ｖ２ ＝ｕ２．ｖ
１＝ｕ１．ｖＯ＝ｕｏを発生する。従って、メモリｍ、
〜ｍ１６に与えられるアドレス値は４個ずつ同じとなる
０ データ置換回路４は矩形が４×４であるので、データに
置換Ｑ１を施し、データ置換回路２はアドレス変換回路
６からの信号ｕ０〜ｕ３によシ、データに置換Ｐｋ（０
≦に≦１５）を施して、メモリ回路１ヘデータを出力す
る０メモリ回路１ではこの並びの順にデータをｍ１〜ｍ
１６の与えられるアドレスに記憶する〇 第１４図（−）はブロック内での矩形の座標に応じてデ
ータ置換回路２で行われる置換Ｐｋ（ｏ≦に≦１５）を
、−同（ｂ）はメモリ回路１のメモリＩｎ、Ｉ−！ｎ１
６に与えられるアドレス値を、同（Ｃ）はデータ置換回
路４．２Ｔ置換Ｑ１・置換Ｐｋ（Ｏ≦に≦１５）を施し
て、メモリ回路１へ出力されるデータを示している。
御信号Ｕ。−ｕ３を、アドレス変換回路７では第９図に
示したアドレス値Ｖ３” ｕｓ 、 Ｖ２ ＝ｕ２．ｖ
１＝ｕ１．ｖＯ＝ｕｏを発生する。従って、メモリｍ、
〜ｍ１６に与えられるアドレス値は４個ずつ同じとなる
０ データ置換回路４は矩形が４×４であるので、データに
置換Ｑ１を施し、データ置換回路２はアドレス変換回路
６からの信号ｕ０〜ｕ３によシ、データに置換Ｐｋ（０
≦に≦１５）を施して、メモリ回路１ヘデータを出力す
る０メモリ回路１ではこの並びの順にデータをｍ１〜ｍ
１６の与えられるアドレスに記憶する〇 第１４図（−）はブロック内での矩形の座標に応じてデ
ータ置換回路２で行われる置換Ｐｋ（ｏ≦に≦１５）を
、−同（ｂ）はメモリ回路１のメモリＩｎ、Ｉ−！ｎ１
６に与えられるアドレス値を、同（Ｃ）はデータ置換回
路４．２Ｔ置換Ｑ１・置換Ｐｋ（Ｏ≦に≦１５）を施し
て、メモリ回路１へ出力されるデータを示している。
上記の方法でメモリにデータを記憶すると、第１１図に
示したのと全く同じようにデータをメモリに割り振シ記
憶することが出来る。
示したのと全く同じようにデータをメモリに割り振シ記
憶することが出来る。
次に、８×２の矩形のデータの書込みの場合について説
明する。
明する。
アドレス変換回路６では第８図に示したアドレス値と制
御信号Ｕ。−ｕ３を、アドレス変換回路７では第９図に
示したアドレス値ｖ３＝弓、ｖ２＝ら、ｖ１＝６．ｖｏ
＝ｕｏ奮発生す奮発径って、メモリｍ１〜ｍ１６に与え
られるアドレス値は２個ずつ同じとなる。
御信号Ｕ。−ｕ３を、アドレス変換回路７では第９図に
示したアドレス値ｖ３＝弓、ｖ２＝ら、ｖ１＝６．ｖｏ
＝ｕｏ奮発生す奮発径って、メモリｍ１〜ｍ１６に与え
られるアドレス値は２個ずつ同じとなる。
データ置換回路４は矩形が８Ｘ２であるので、データに
置換Ｑ２を施し、データ置換回路２１ｉアドレス変換回
路６からの信号Ｕ。−ｕ３により、データに置換ｐｋ（
ｏ≦に≦１６）を施して、メモリ回路１ヘデータを出力
する。メモリ回路１ではこの並びの順にデータｆ １１
１１〜ｍ１６の与えられるアドレスに記憶する。
置換Ｑ２を施し、データ置換回路２１ｉアドレス変換回
路６からの信号Ｕ。−ｕ３により、データに置換ｐｋ（
ｏ≦に≦１６）を施して、メモリ回路１ヘデータを出力
する。メモリ回路１ではこの並びの順にデータｆ １１
１１〜ｍ１６の与えられるアドレスに記憶する。
第１５図（−）はブロック内での矩形の座標に応じてデ
ータ置換回路２で行われる置換Ｐ、 （ｏ＜ｋ ＜１５
）を、同０））はメモリ回路１のメモリｍ１−！ｎ１６
に与えられるアドレス値を、同（Ｃ）はデータ置換回路
４，２で置換Ｑ２、置換Ｐｋ（ｏ≦に≦１５）を施して
、メモリ回路１へ出力されるデータを示している。
ータ置換回路２で行われる置換Ｐ、 （ｏ＜ｋ ＜１５
）を、同０））はメモリ回路１のメモリｍ１−！ｎ１６
に与えられるアドレス値を、同（Ｃ）はデータ置換回路
４，２で置換Ｑ２、置換Ｐｋ（ｏ≦に≦１５）を施して
、メモリ回路１へ出力されるデータを示している。
上記の方法でメモリにデータを記憶すると、第１１図に
示したのと全く同じようにデータをメモリに割シ振シ記
憶することが出来る。 、次に、１６×１の矩形のデー
タの書込みの場合について説明する。
示したのと全く同じようにデータをメモリに割シ振シ記
憶することが出来る。 、次に、１６×１の矩形のデー
タの書込みの場合について説明する。
アドレス変換回路６では第８図に示したアドレス値と制
御信号ｕ０〜ｕ３を、アドレス変換回路７では第９図に
示したアドレス値Ｖ３” ｕａ 、 Ｖ２ ”’２１
ｖｌ −嶋＃ ’Ｏ”” ；ｏを発生する。従って、メ
モリｍ１〜町。に与えられるアドレス値は総て異なる０ データ置換回路４は矩形が１６×１であるので、データ
に置換Ｑ３を施し、データ置換回路２はアドレス変換回
路６からの信号Ｕ。−ｕ３により、データに置換ｐｋ（
ｏ≦に≦１６）を施して、メモリ回路１ヘデータを出力
する。メモリ回路１ではこの並びの順にデータをｍ１〜
ｍ１６の与えられるアドレスに記憶する。
御信号ｕ０〜ｕ３を、アドレス変換回路７では第９図に
示したアドレス値Ｖ３” ｕａ 、 Ｖ２ ”’２１
ｖｌ −嶋＃ ’Ｏ”” ；ｏを発生する。従って、メ
モリｍ１〜町。に与えられるアドレス値は総て異なる０ データ置換回路４は矩形が１６×１であるので、データ
に置換Ｑ３を施し、データ置換回路２はアドレス変換回
路６からの信号Ｕ。−ｕ３により、データに置換ｐｋ（
ｏ≦に≦１６）を施して、メモリ回路１ヘデータを出力
する。メモリ回路１ではこの並びの順にデータをｍ１〜
ｍ１６の与えられるアドレスに記憶する。
第１６図（、）はブロック内での矩形の座標に応じてデ
ータ置換回路２で行われる置換Ｐｋ（ｏ≦に≦１６）を
、同（ｂ）はメモリ回路１のメモリ町〜ｍ１６に与えら
れるアドレス値を、同（Ｃ）はデータ置換回路４，２で
置換Ｑ３、置換Ｐｋ（ｏ≦に≦１６）を施して、メモリ
回路１へ出力されるデータを示している。
ータ置換回路２で行われる置換Ｐｋ（ｏ≦に≦１６）を
、同（ｂ）はメモリ回路１のメモリ町〜ｍ１６に与えら
れるアドレス値を、同（Ｃ）はデータ置換回路４，２で
置換Ｑ３、置換Ｐｋ（ｏ≦に≦１６）を施して、メモリ
回路１へ出力されるデータを示している。
上記の方法でメモリにデータを記憶すると、第１１図に
示したのと全く同じようにデータをメモリに割り振り記
憶することが出来る。
示したのと全く同じようにデータをメモリに割り振り記
憶することが出来る。
次にデータの読出しの場合について説明する。
アドレス変換回路６，７では矩形とブロック内での矩形
の座標（アドレス）に対応して、書込みの時と同じアド
レス値ｕ０〜ｕ３及びＶ。〜ｖ３は発生する。従って、
矩形とブロック内での矩形の座標（アドレス）に対応し
てメモリ回路１のメモリｍ１〜”１６に与えられるアド
レス値は第１２図〜第１６図のそれぞれ［有］）である
。
の座標（アドレス）に対応して、書込みの時と同じアド
レス値ｕ０〜ｕ３及びＶ。〜ｖ３は発生する。従って、
矩形とブロック内での矩形の座標（アドレス）に対応し
てメモリ回路１のメモリｍ１〜”１６に与えられるアド
レス値は第１２図〜第１６図のそれぞれ［有］）である
。
読出されたデータは矩形とブロック内での矩形の座標（
アドレス）に対応してデータの置換が行なわれているか
ら、データ置換回路３，５で元の並びに変換する。矩形
とブロック内での矩形の座標（アドレス）に対応して第
６図（−）と第１２図〜・第１６図のそれぞれ（−）の
置換が行われているから、データ置換回路３．６でそれ
ぞれこの逆の置換を行なうと上い。しかしながら、前述
の置換Ｐｋ（０≦に≦１６）を行なったデータに対して
、同じ置換Ｐｋを行なうと元に戻る（ＰｋＰｋ＝Ｐｏ）
ので、データ置換回路３はアドレス変換回路６からの信
号ｕＯ”−”３により、置換Ｐｋ（ｏ≦に≦１５）を施
す０ また、前述の置換Ｑｋ（Ｏ≦に≦３）を品行なったデー
タに対して、同じ置換等を行なうと元に戻る（ＱｋＱｋ
＝ＱＯ）ので、データ置換回路６は読出した矩形の形（
矩形情報）により、置換Ｑｋ（ｏ≦に≦３）を施す。
アドレス）に対応してデータの置換が行なわれているか
ら、データ置換回路３，５で元の並びに変換する。矩形
とブロック内での矩形の座標（アドレス）に対応して第
６図（−）と第１２図〜・第１６図のそれぞれ（−）の
置換が行われているから、データ置換回路３．６でそれ
ぞれこの逆の置換を行なうと上い。しかしながら、前述
の置換Ｐｋ（０≦に≦１６）を行なったデータに対して
、同じ置換Ｐｋを行なうと元に戻る（ＰｋＰｋ＝Ｐｏ）
ので、データ置換回路３はアドレス変換回路６からの信
号ｕＯ”−”３により、置換Ｐｋ（ｏ≦に≦１５）を施
す０ また、前述の置換Ｑｋ（Ｏ≦に≦３）を品行なったデー
タに対して、同じ置換等を行なうと元に戻る（ＱｋＱｋ
＝ＱＯ）ので、データ置換回路６は読出した矩形の形（
矩形情報）により、置換Ｑｋ（ｏ≦に≦３）を施す。
以上説明した動作によシ、ブロックを１６等分した任意
の２ｎＩ Ｘ ２”２ ＝１６ビツトの矩形状のデータ
を１６ビツト同時に書込み及び読出しを行なうことが出
来る。
の２ｎＩ Ｘ ２”２ ＝１６ビツトの矩形状のデータ
を１６ビツト同時に書込み及び読出しを行なうことが出
来る。
読出した矩形のデータを列方向からの順序付け（Ｃｏｌ
ｕｍｎ−Ｍａｊｏｒ Ｉｎｄｅｘｉｎｇ ）或いは反転
等の変換を行ないたい時は、出力データに対してこのよ
うな変換処理を行なう回路を付加すればよい。同様に、
列方向力１らの順序付け（Ｃｏ ｌ ｕｍｎ −Ｍａ
ｊ ｏ ｒＩｎｄｅｘｉｎｇ ）或いは反転等の変換を
行なって矩形のデータを書込みを行ないたい時は、入力
データに対してこのような変換処理を行なう回路を付加
すればよい。
ｕｍｎ−Ｍａｊｏｒ Ｉｎｄｅｘｉｎｇ ）或いは反転
等の変換を行ないたい時は、出力データに対してこのよ
うな変換処理を行なう回路を付加すればよい。同様に、
列方向力１らの順序付け（Ｃｏ ｌ ｕｍｎ −Ｍａ
ｊ ｏ ｒＩｎｄｅｘｉｎｇ ）或いは反転等の変換を
行なって矩形のデータを書込みを行ないたい時は、入力
データに対してこのような変換処理を行なう回路を付加
すればよい。
全データに対して、任意の２１ Ｘ２ｎ２＝１６ビツト
の矩形状のデータを同じ処理速度で１６ビツトずつ書込
み読出しを行なうようにするには、全データを行方向、
列方向にそれぞれ１６ビツトずつ１６Ｘ１６ビツトのブ
ロックに分割し、各ブロック内で前記実施例で説明した
動作を行なえばよい。
の矩形状のデータを同じ処理速度で１６ビツトずつ書込
み読出しを行なうようにするには、全データを行方向、
列方向にそれぞれ１６ビツトずつ１６Ｘ１６ビツトのブ
ロックに分割し、各ブロック内で前記実施例で説明した
動作を行なえばよい。
発明の効果
以上のように、本発明によれば、２ｎ１Ｘ２ｎ２ビツト
のブロックをｎ等分した任意の２ｎ１Ｘ２ｎ２（ｎ１＋
ｎ２＝ｎ ）ビットの矩形のデータを同時に書込み読
出しが出来る。また、Ｎ＝２ｎ個のメモリｍ１２ｍ２゜
８”１０Ｉｍ２ｎの各アドレス入力”Ｏｌ ａｌ ”’
°”１ａｎ−１のｎ本に関しては、メモリ”２Ｊ、＋
１− ｉ −２’−］ （０≦ｌ≦ｎ−１，１≦ｉ≦２
”””、 Ｏ≦ｊ≦２’−１）のアドレス人力ａｌが
共通でアドレス値”ｌが入力、メモリｍＪ、 、のアド
レス人力ａ／が共２ ・ｔ−３ 通でアドレス値ｖｌが入力されるように配線し、メモリ
に与えるアドレス値ｕｌ、ｖｌに関しては書込み読出し
時の等分力法及び等分されたＮ＝２ｎ１×２ｎ２ビット
の矩形が占める位置に対応させるだけでよく、メモリの
アドレス管理が容易である。
のブロックをｎ等分した任意の２ｎ１Ｘ２ｎ２（ｎ１＋
ｎ２＝ｎ ）ビットの矩形のデータを同時に書込み読
出しが出来る。また、Ｎ＝２ｎ個のメモリｍ１２ｍ２゜
８”１０Ｉｍ２ｎの各アドレス入力”Ｏｌ ａｌ ”’
°”１ａｎ−１のｎ本に関しては、メモリ”２Ｊ、＋
１− ｉ −２’−］ （０≦ｌ≦ｎ−１，１≦ｉ≦２
”””、 Ｏ≦ｊ≦２’−１）のアドレス人力ａｌが
共通でアドレス値”ｌが入力、メモリｍＪ、 、のアド
レス人力ａ／が共２ ・ｔ−３ 通でアドレス値ｖｌが入力されるように配線し、メモリ
に与えるアドレス値ｕｌ、ｖｌに関しては書込み読出し
時の等分力法及び等分されたＮ＝２ｎ１×２ｎ２ビット
の矩形が占める位置に対応させるだけでよく、メモリの
アドレス管理が容易である。
さらに、並列に取扱うデータＮ＝２が増大してもアドレ
ス管理蹟要する回路規模はｎ （，１０ｇ２Ｎ）に比例
して増加するだけである０また、さらに、データの並び
換えを行なう置換Ｐｋの逆置換がＰｋ。
ス管理蹟要する回路規模はｎ （，１０ｇ２Ｎ）に比例
して増加するだけである０また、さらに、データの並び
換えを行なう置換Ｐｋの逆置換がＰｋ。
置換Ｑｋの逆置換がＱｋであるので書込み時と読出し時
のデータ置換回路の共用化を計ることが出来る。
のデータ置換回路の共用化を計ることが出来る。
第１図は番号付けを行なった１ ６Ｘ１６ピントのデー
タを示す図、第２図ａ ”’−ｅは１６Ｘ１６ビツトの
データを矩形に等分した時のブロック内での各矩形の座
標（アドレス）を示す図、第３図は本発明の一実施例に
おけるデータ記憶装置のブロック図、第４図は第３図に
おけるメモリ回路の詳細図、第５図は第３図における制
御信号とデータ置換回路で行なわれる置換Ｐｋの対応及
び置換Ｐｋを施して並び換えを行なったデータを示す図
、第６図ａ、ｂは矩形情報と置換惺の関係及びＱｋを施
して並び換えを行なったデータを示す図、第は矩形情報
により第２図に示した各矩形の座標をアドレス値に変換
した対応図、第９図は矩形情報のメモリに与えるアドレ
ス値と制御信号との関係を示す図、第１０図は１次元状
に並んだ１６ビツトのデータの位置と各矩形内のデータ
の位置の対応を示す図、第１１図は本発明におけるブロ
ック内のデータのメモリへの割り振りを示す図、第１２
ａ−Ｃはそれぞれ矩形が１×１６の場合にブロック内で
の矩形の座標に応じて行なわれる置換Ｐｋ１メモリに与
えられるアドレス値、置換％、Ｐ、を施してデータを並
びかえたデータを示す図、第１３図ａ ”−ｃはそれぞ
れ矩形が２Ｘ８の場合にブロック内での矩形の座標に応
じて行われる置換Ｐｋ、メモリに与えられるアドレス値
、置換％、Ｐｋを施してデータを並びかえたデータを示
す図、第１４図ａ〜Ｃはそれぞれ矩形が４×４の場合に
ブロック内での矩形の座標に応じて行われる置換Ｐｋ１
メモリに与えられるアドレス値、置換Ｑ１．Ｐｋを施し
てデータを並びかえたデータを示す図、第１５図ａ ”
−ｃはそれぞれ矩形が８×２の場合にブロック内での矩
形の座標に応じて行われる置換Ｐｋ、メモリに与えられ
るアドレス値、置換Ｑ２ ＋ ”ｋをを施してデータを
並びかえたデータを示す図、第メモリに与えられるアド
レス値、置換ｏ３”ｋを施してデータを並びかえたデー
タを示す図である。 １・・・・・・メモリ回路、２〜５・・・・・・データ
置換回路、６．７・・・・・・アドレス変換回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 （ｅ） 第３図 人力テーク 出カテ一タ 第５図 １１１１ ※Ｐｔｓ Ｍπ９θ７６５４３２第６図 Ｃα） （ｂ） ” Ｑ３１９６１３３ ｔｌ ７ ／６２ Ｄ ６ ｔ
４４１２１ ／６第７図 （ｔｌ） ／１１６ （ｂ） ２Ｘｌ （Ｃ） ｌｈ４ （ｄ） ８ｘｚ （ｅ） ｔｔｘｌ ′Ｌ０Ｕ。 ν！ ２ ツ１ 晒 第９図 第１０図 １；ケラ已モ紀データ酌’Ｊ ／２３４！６７ θ タ
πｌｌ／２１３Ｉ４１５１６ＩＸ／６ １２３４５ｔ
りＪデに〃〃１３／４１５／ｌ５ｚｘａ 囮羽羽盤 第１１図 第１２図 （１ × 第１２図 （Ｃ） ２．９２．／（１，１１２，１２１！、１４ｄｉ、／ｊ
、／、２．Ｊ２．４２．６２．６２．り、ｊ３、ｌｆＪ
Ｉ Ｊ、７３．ｌ ！ｄｌｌ、Ｊ 、４ ｔｓ １４
１１６！、／４３，９ Ｊ、Ｉｌｌ、ＩＩ ｔ’２第１
３図 （ａ） （ｂ） 第１３図 （Ｃ） 帽 ３．５３１ｇ７．７．θ、？、／ Ｊ、Ｚ Ｌ３！、４
．６４．６４７４．１１４１４．Ｚ ４，３４，４Ｘ
”／＋ ｙ−７ｓ、ｑ ｇ、ｔｏ ｔ、ｎ ｔ、１ｚｔ
ｔ １３ｔ、ｓｔｚ、 ｒｔｔ、ｔｔ ｔ、 ｑ ｔ、
ｔａ ｔｔｄｔ ｔ、ｎ ｔ、ｎ ａａａ ｔ、ａ ｇ
ｔｅｌ ｓ、９ ｘ、ｉｓ ｔｘａｒ ｔｓｒｎ ｔｓ、ｔｚ
ｓ、ｔ４ｔｒｉ ｒｔ Ｂ ｚ ９ ｔ、ｔａｔｔ、ｒ
ｔ ｔ、ｎ ｔｔ、ｎμ１４１〃〃Ｉｌ第１４図 （ａ） （ｂ） メモリ ０ ０４’４ １１８ｔｚｔ２ｔｚ ０４４４θθ００１２１２１２／２ ａθθθｏ ａ
ａ ／２＃２／２ｏσθ０４４４４ｏ ｔｚｔｚｔｚδ
θａｌｌ ４４４００θ／ ２２２６６６６ ｔｔ）ｍ
ｍｔｔｙｔ４ｔｌ／４／４／ ６６６２２２２１４／４
／４１４１６１０１σ／ ｔｔｒｔａｔσ１４１４／４
１４２２２２６６６６／１４／４／４１０／１１０１θ
６６６６２２２２Ｚ １１１６６５６ ｑ９１３１３１
Ｊ／３ｚ ｔｔｔｔ １３１３１３ ９９デ ２タデ１３１３１３１３／／／１５６．ｆ６２ １Ｊ１
３１３ デ５ ５１１１１ Ｊ ３ Ｊ ７’ｌ １１／１１１１１ ／６第１４図 （Ｃ） ｌｄにＡ、ｙ６１．／４ ＩＪ ４ ｔ６ ｔｔダ／
４１１１／ ｊ／ ｌ ／ ３／６ Ｊ／！１房３１３
第１５図 （１ × （ｂン 第１５図 （Ｃ） １６／１１２１２／ ／４ ω１６〃 １ｌｌｌ ｌｌ
ΔＩｌｌ第１６図 （（２） × （ｂ）
タを示す図、第２図ａ ”’−ｅは１６Ｘ１６ビツトの
データを矩形に等分した時のブロック内での各矩形の座
標（アドレス）を示す図、第３図は本発明の一実施例に
おけるデータ記憶装置のブロック図、第４図は第３図に
おけるメモリ回路の詳細図、第５図は第３図における制
御信号とデータ置換回路で行なわれる置換Ｐｋの対応及
び置換Ｐｋを施して並び換えを行なったデータを示す図
、第６図ａ、ｂは矩形情報と置換惺の関係及びＱｋを施
して並び換えを行なったデータを示す図、第は矩形情報
により第２図に示した各矩形の座標をアドレス値に変換
した対応図、第９図は矩形情報のメモリに与えるアドレ
ス値と制御信号との関係を示す図、第１０図は１次元状
に並んだ１６ビツトのデータの位置と各矩形内のデータ
の位置の対応を示す図、第１１図は本発明におけるブロ
ック内のデータのメモリへの割り振りを示す図、第１２
ａ−Ｃはそれぞれ矩形が１×１６の場合にブロック内で
の矩形の座標に応じて行なわれる置換Ｐｋ１メモリに与
えられるアドレス値、置換％、Ｐ、を施してデータを並
びかえたデータを示す図、第１３図ａ ”−ｃはそれぞ
れ矩形が２Ｘ８の場合にブロック内での矩形の座標に応
じて行われる置換Ｐｋ、メモリに与えられるアドレス値
、置換％、Ｐｋを施してデータを並びかえたデータを示
す図、第１４図ａ〜Ｃはそれぞれ矩形が４×４の場合に
ブロック内での矩形の座標に応じて行われる置換Ｐｋ１
メモリに与えられるアドレス値、置換Ｑ１．Ｐｋを施し
てデータを並びかえたデータを示す図、第１５図ａ ”
−ｃはそれぞれ矩形が８×２の場合にブロック内での矩
形の座標に応じて行われる置換Ｐｋ、メモリに与えられ
るアドレス値、置換Ｑ２ ＋ ”ｋをを施してデータを
並びかえたデータを示す図、第メモリに与えられるアド
レス値、置換ｏ３”ｋを施してデータを並びかえたデー
タを示す図である。 １・・・・・・メモリ回路、２〜５・・・・・・データ
置換回路、６．７・・・・・・アドレス変換回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 （ｅ） 第３図 人力テーク 出カテ一タ 第５図 １１１１ ※Ｐｔｓ Ｍπ９θ７６５４３２第６図 Ｃα） （ｂ） ” Ｑ３１９６１３３ ｔｌ ７ ／６２ Ｄ ６ ｔ
４４１２１ ／６第７図 （ｔｌ） ／１１６ （ｂ） ２Ｘｌ （Ｃ） ｌｈ４ （ｄ） ８ｘｚ （ｅ） ｔｔｘｌ ′Ｌ０Ｕ。 ν！ ２ ツ１ 晒 第９図 第１０図 １；ケラ已モ紀データ酌’Ｊ ／２３４！６７ θ タ
πｌｌ／２１３Ｉ４１５１６ＩＸ／６ １２３４５ｔ
りＪデに〃〃１３／４１５／ｌ５ｚｘａ 囮羽羽盤 第１１図 第１２図 （１ × 第１２図 （Ｃ） ２．９２．／（１，１１２，１２１！、１４ｄｉ、／ｊ
、／、２．Ｊ２．４２．６２．６２．り、ｊ３、ｌｆＪ
Ｉ Ｊ、７３．ｌ ！ｄｌｌ、Ｊ 、４ ｔｓ １４
１１６！、／４３，９ Ｊ、Ｉｌｌ、ＩＩ ｔ’２第１
３図 （ａ） （ｂ） 第１３図 （Ｃ） 帽 ３．５３１ｇ７．７．θ、？、／ Ｊ、Ｚ Ｌ３！、４
．６４．６４７４．１１４１４．Ｚ ４，３４，４Ｘ
”／＋ ｙ−７ｓ、ｑ ｇ、ｔｏ ｔ、ｎ ｔ、１ｚｔ
ｔ １３ｔ、ｓｔｚ、 ｒｔｔ、ｔｔ ｔ、 ｑ ｔ、
ｔａ ｔｔｄｔ ｔ、ｎ ｔ、ｎ ａａａ ｔ、ａ ｇ
ｔｅｌ ｓ、９ ｘ、ｉｓ ｔｘａｒ ｔｓｒｎ ｔｓ、ｔｚ
ｓ、ｔ４ｔｒｉ ｒｔ Ｂ ｚ ９ ｔ、ｔａｔｔ、ｒ
ｔ ｔ、ｎ ｔｔ、ｎμ１４１〃〃Ｉｌ第１４図 （ａ） （ｂ） メモリ ０ ０４’４ １１８ｔｚｔ２ｔｚ ０４４４θθ００１２１２１２／２ ａθθθｏ ａ
ａ ／２＃２／２ｏσθ０４４４４ｏ ｔｚｔｚｔｚδ
θａｌｌ ４４４００θ／ ２２２６６６６ ｔｔ）ｍ
ｍｔｔｙｔ４ｔｌ／４／４／ ６６６２２２２１４／４
／４１４１６１０１σ／ ｔｔｒｔａｔσ１４１４／４
１４２２２２６６６６／１４／４／４１０／１１０１θ
６６６６２２２２Ｚ １１１６６５６ ｑ９１３１３１
Ｊ／３ｚ ｔｔｔｔ １３１３１３ ９９デ ２タデ１３１３１３１３／／／１５６．ｆ６２ １Ｊ１
３１３ デ５ ５１１１１ Ｊ ３ Ｊ ７’ｌ １１／１１１１１ ／６第１４図 （Ｃ） ｌｄにＡ、ｙ６１．／４ ＩＪ ４ ｔ６ ｔｔダ／
４１１１／ ｊ／ ｌ ／ ３／６ Ｊ／！１房３１３
第１５図 （１ × （ｂン 第１５図 （Ｃ） １６／１１２１２／ ／４ ω１６〃 １ｌｌｌ ｌｌ
ΔＩｌｌ第１６図 （（２） × （ｂ）
Claims (1)
- 【特許請求の範囲】 ２ｎ個のデータの総ての２Ｌ＋１・ｉ−２’ｊ番目のデ
ータと２１＋１・ｉ−ｊ 番目のデータを入れ換える置
換ヲＰ２Ｊ、、相異なる置換Ｐ２を引続き行なって得ら
れる合成の置換ヲＰｍ及びデータの入れ換えを行なわな
い恒等置換をＰｏとした時に得られる総ての置換Ｐｋヲ
置換集合の要素とし、行方向、列方向にそれぞれ２１１
ビツトで構成されたブロック内におけるブータラ２ｎ等
分し行方向、列方向にそれぞれ２ｎ１×２１１２ビツト
の矩形に区切り、各矩形の２ｎビツトの入力データに対
して矩形がブロック内で占める位置に対応させて、前記
置換集合の要素を１対１に対応させてデータの並び換え
を行なう手段と、前記プロワ２り内におけるデータの等
仕方法に対応させてデータの並び換えを行なう手段と、
前記並び換えを行なった入力データを記憶する独立に動
作可能な２ 個のメモリｍ１９ｍ２．・・・・・９ｍ２
ｎｔｈ有し、前記２ｎ個の各メモリのアドレス入力ａ。 、ａｌ、・・・・・・ｔ２ｎ−１のｎ本に関しては、メ
モリーｉや’−１−２’−ｊのアドレス入力ａｌｆ共通
にしてアドレス値ｕｌが入力、メモリｍ２１＋４．ｉ−
３のアドレス入力ａｌヲ共通にしてアドレス値Ｖが入力
されるように配線した回路と、前記アドレス値”ｌとＶ
ｌは前記ブロック内におけるデータの等仕方法によ！１
ｌｖ＝ｕ 或いはｖｌ＝１に設定し矩形ｌ のデータが占める位置に応じた値を入力する手段と、読
出された前記矩形内の２ｎビツトのデータに対して矩形
がブロック内で占める位置に対応させて、前記置換Ｐｋ
の一つを施してデータの並び換えを行なう手段と、前記
ブロック内におけるデータの等仕方法に対応させてデー
タの並び換えを行なう手段とを具備し、ブロック内にお
けるブータラ２ｎ等分した２”Ｉ Ｘ ２ｎ２ビツトの
矩形の２ｎビツトのデータの書込み、読出しが２ｎｎピ
ット列に行ない得ることを特徴とするデータ記憶装置。 ただし、 ｎ≧１ Ｏ≦ｌ≦ｎ〜１ １≦ｉ≦２°−１４ ０≦ｊ≦２−１ ０≦に≦２ｎ−１ ｎｌ、ｎ２≧Ｏ ｎ１＋ｎ２＝ｎ とする。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077905A JPS60221848A (ja) | 1984-04-18 | 1984-04-18 | デ−タ記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077905A JPS60221848A (ja) | 1984-04-18 | 1984-04-18 | デ−タ記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60221848A true JPS60221848A (ja) | 1985-11-06 |
Family
ID=13647087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59077905A Pending JPS60221848A (ja) | 1984-04-18 | 1984-04-18 | デ−タ記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60221848A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323584A (ja) * | 1989-06-20 | 1991-01-31 | Shinko Electric Co Ltd | 画像データ記憶回路 |
| WO1997029427A1 (fr) * | 1996-02-06 | 1997-08-14 | Sony Computer Entertainment Inc. | Procede et processeur numerique d'acces memoire |
| US6806875B2 (en) | 1995-02-28 | 2004-10-19 | Renesas Technology Corp. | Data processing apparatus and shading apparatus |
-
1984
- 1984-04-18 JP JP59077905A patent/JPS60221848A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323584A (ja) * | 1989-06-20 | 1991-01-31 | Shinko Electric Co Ltd | 画像データ記憶回路 |
| US6806875B2 (en) | 1995-02-28 | 2004-10-19 | Renesas Technology Corp. | Data processing apparatus and shading apparatus |
| US7064756B2 (en) | 1995-02-28 | 2006-06-20 | Renesas Technology Corporation | Data processing apparatus and shading apparatus |
| WO1997029427A1 (fr) * | 1996-02-06 | 1997-08-14 | Sony Computer Entertainment Inc. | Procede et processeur numerique d'acces memoire |
| US6172670B1 (en) | 1996-02-06 | 2001-01-09 | Sony Computer Entertainment, Inc. | Method and apparatus for simultaneous shape-dependent access to picture data stored at a plurality of addresses |
| KR100471905B1 (ko) * | 1996-02-06 | 2005-07-05 | 소니 컴퓨터 엔터테인먼트 인코포레이티드 | 메모리액세스방법및데이터처리장치 |
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