JPS6014322A - デジタルデ−タコンパレ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、固定長ビットで構成されるデータを、そのビ
ット数数の大きさの如何に拘らず一定の高速で比較処理
しうるようにした、特に大きなビット数のデータの比較
処理の場合に好適な、汎用性を有するデジタルデータコ
ンパレータに関する。

あるデータについて、他のデータとの大小比較、或はそ
のデータがある範囲に存在するか否か等の判別を行う操
作は、一般によく行われるところである。しかるに、こ
のよう彦比較、判別機能を実現するには、特に取扱うデ
ータが比較的大きなビット数、たとえば５０ビット以」
二となるような場合には、ゲート処理等回路が複雑とな
り、処理時間がかかつてしまうと共に、装置がコスト高
となってしまうという欠点があり、特にある範囲にある
ことを判別するためには、たとえば減算器或はマクニチ
ュードコ／パレータを２個用いる必要がある等、その桁
上げ遅延時間が比較動作の速度を決めるため、ビット数
の多い場合には高速動作の点から非常に煩雑な回路とな
らざるを得ないという欠点があった。

本発明は上述欠点に鑑み、二つの順位のランダムアクセ
スメモリ（以下ＲＡ　Ｍという）と、該ＲＡＭにデータ
を書込む回路手段のみによってコンパレータを構成し、
極めて簡単な構成でありながら、たとえば５０ビツト以
上という比較的大きなビット数のデータであっても、比
較機能によらず一定の高速動作を可能とし、たとえば６
４にビット％１スタティックＲＡＭを用いた場合（この
ＲＡ、　Ｍのアドレス入力端子は１６本）、６４ビット
デー・タコンパレータとするには、第１順位のＲＡ、Ｍ
はその各出力を４ビツトとして１６個、又第２順位のＲ
Ａ　Ｍはその出力を４ビットとじて４個、計２０個で形
成することができ、６４ビツトの比較速度を約１５Ｑｎ
ｓとなしうるようにすると共に、ＲＡ　ｉＶｌに書き込
むデータにより、はぼ望んだ比較機能を実現しうるとい
う汎用性を有するデジタルデータコンパレータを提供せ
んトスるものである。

以下、図面に従って本発明の詳細な説明するが、第１図
は本発明の基本的原理を説明するための基本的回路構成
図であるが、この場合は第１順位のＲＡＭを２個用いだ
ｒｎ−ｊ−］ビットテデーコンパレータの例を示してお
り、１，２はそれぞれ第１順位のＲＡＭで、アドレス入
力端子Ａ。−Ａｎ、Ａ。

〜Ａｍ　−ｎ−１、出力端子り。−Ｄｋ、Ｄｏ−Ｄ］を
それぞれ有し、該入力端子ＡにはデータＸ（ｍ−＋−ｔ
ビット）の分割された部分データがアドレスバス４．５
を介して入力されるようになっている。３は第２順位の
ＲＡＭで、アドレス入力端子Ａ。〜Ａ１、出力端子り。

〜Ｄｊを有し、該ＲＡＭ３０入力端子Ａは上記ＲＡＭＩ
、２の各出力端子にそれぞれアドレスバス６．７を介し
て接続された構成からなっている。尚、各ＲＡＭＰ、、
２．３の各記憶場所には、この場合比較基亭となるデー
タが予め書き込寸れているものとする。

従って、今比較すべきｍ＋１ビツトからなる１組のデー
タＸ　（Ｘｏ−Ｘｍ　）を、＋１−１−１ピツＩ・とｍ
−ｎビットのデータに分割し、アドレスバス４．５を介
して前者の部分データＸ。−ＸｎをＲＡ、Ｍｌの入力端
子Ａ。−Ａ、ｎに入力し、後者の部分データＸｎ−１−
３−翫をＲＡＭ２の入力端子Ａ。

〜Ａｍ−ｎ−１に入力する。ＲＡＭ１．．２はそれぞれ
２ｎ＋１，２ｒ１１−０個の記憶場所を有し、データＸ
が与えられると第１順位のＲＡＭＩ、２のデータＸに対
応する各記憶場所から、それぞれ１個のデータがＲＡＭ
Ｉ、２の出力端子に読み出される。

ＲＡＭＩから読み出されたデータＴ。−Ｔｋは、アドレ
スバス６を介して第２順位のＲＡＭ３のアドレス入力端
子Ａ。−Ａ、ｋに供給され、同様にＲＡＭ２からのデー
タＴｋ＋ｌ〜Ｔ　］、＋に＋１．１１１、アドレスバス
７を介してＲＡＭ３の入力端子Ａｋ−１−１，−Ａ、１
−１−に＋１に入力される。第２順位のＲＡＭ３は２１
−１−に＋２個の記憶場所を有し、上記入カデータＴに
対応した記憶場所から１個のデータを選択し、結果とし
てデータＺ　（Ｚｏ、Ｚｊ　）が比較されためるべきデ
ータとして得られることになる。

第２図は２糾のデータが比較の対象となる場合の、第１
図と同様の本発明に係る異なる他の回路構成図であるが
、この場合にも第１図と同様の回路構成をとることがで
き、２個の第１順位のＲＡＭ１’　、２’のアドレス入
力端子Ａｎ　−Ａｎ。

Ａｎ−４−ｔ　〜Ａｚｎ−４−１及びＡｏ　〜Ａｍ−ｎ
−１、Ａｍ−ｎ　〜Ａ２ｍ−２ｎ−］に、それぞれデー
タＸ（ＸＯ〜Ｘｍ）。

データＹ　（Ｙｏ−Ｙｍ　）の分割された下位桁の部分
データＸＯ〜Ｘｎ、Ｙｏ〜Ｙｎ１　及び分割された上位
桁の部分データＸｎ＋ｘ　−Ｘｍ、Ｙｎ−１−＋〜Ｙｍ
が、それぞれアドレスバス４Ａ、５Ａ及び４Ｂ、５Ｂを
介して入力されるようになっている。従ってこのＲＡＭ
１．’　、２’　にデータＸ、Ｙが力えられると、各指
定の記憶場所からのデータが各出力端子に読み出され、
同時にこれらのデータＴＯ〜Ｔｌｃ、Ｔｋ＋１〜Ｔ　Ｉ
　＋に−１−１は、アドレスバス６Ａ−，７Ａを介して
第２順位のＲＡＭ３’のアドレス入力端子ＡＯ〜Ａｋ、
Ａｋ−１−１〜Ａ　Ｉ　＋　ｋ−１−］に入力される。

その結果ＲＡＭ３’　の対応する記憶場所から各１個の
データが出力し、比較されためるべきデータＺ（Ｚ。

〜Ｚｊ　）が得られることになる。この場合にも、予め
各ＲＡＭＩ’　、２’　、３’には比較基準となるべき
データが書き込まれているものとする。

以上の説明では、１組及び２組のデータを比較する場合
を述べたが、これらの比較データが大きなビット数であ
ったり、或は多数組の比較入力データである場合には、
第１順位の’ＲＡＭを多数個並列とし、各ＲＡ、Ｍに比
較人力データを多分割して入力し、同様に処理するよう
にずればよい。この際、第１順位のＲＡ、　Ｍの出力ビ
ツト数が少々いと、望んだ機能を実現することができな
い場合があるが、一般的な比較機能では、第１順位のＲ
ＡＭの出力は３乃至４ビットあれば十分である。

又、第１図の場合においては、論理的には比較入力デー
タＸは、第１順位のＲＡ、Ｍｌ及び２によりＴ空間に写
像され、さらにそのＴ空間を第２順位のＲＡＭ３により
出力データＺに写像することになり、従って、この写像
をいかに行うかにより目的の結果が得られることに々る
。而して、この写像はそれぞれのＲＡＭＫ書き込まれた
内容によシ定捷るので、各ＲＡＭに任意のデータを書き
込める手段を用意することにより、任意の機能をもつ比
較器を構成することができることになる。

第３図は、第１図の回路の各ＲＡＭに、このような１き
込み回路を組込んだ本発明に係るコンパレータの一例と
しての基本的回路の結線図であり、この場合、書き込み
アドレス信号の発生、及び任意のデータの書込みが容易
にできるようにするだめに、マイクロプロセッサ４０が
用いられている。

第１図と同一の部分には同一の符号を付しであるが、Ｒ
ＡＭＩ、２．３の各アドレス入力端子にはデータマルチ
プレクサ１０，２０．３０の出力チャンネルＱがそれぞ
れ接続され、該マルチプレクサ１．０．　２０．　３０
は各々マイクロプロセッサ４０とアドレスバス４２、制
御バス４３を介して接続されると共に、マルチプレクサ
１．０．２０の入力チャンネル■１には比較入力データ
Ｘが、マルチプレクサ３００Å力チャンネル■ｌにはＲ
ＡＭ１．２の出力端子Ｄｏからの出力データがそれぞれ
入力されるようになっている。又各ＲＡ、　Ｍ　１　。

２．３の書き込み入力端子ＷＥ、及びマルチプレクサ１
０，２０．３０の制御入力端子ｓＨ１、マイクロプロセ
ッサ４０と制御バス４３を介してそれぞれ接続され、さ
らに各ＲＡ、　Ｍ　１．　、　２　、　３のデータ入力
端子ＤＩは、マイクロプロセッサ４０とデータバス４１
を介してそれぞれ接続される等、各ＲＡＭＩ、２．３は
アドレス入力端子Ａにマルチプレクサ１０，２０．３０
を持つという以外は、通常のマイクロプロセッサにＲＡ
Ｍを実装する場合と変らない。但し、各ＲＡＭは説明の
簡略化と比較結果の取シ出しをより高速とするために、
入力データと出力データが分離されているものを仮定し
た。

斯くして、第３図においてＲＡＭＩ及び２にあるデータ
を１″き込む場合には、マイクロプロセッサ４０の制御
により、データマルチプレクサ１０及び２０をマイクロ
プロセッサ４０のアドレスバス４２から情報を供給する
ように設定する。次いでマイクロプロセッサ４０の書き
込み命令により、ＲＡＭＩ及び２の特定の記憶場所にデ
ータバス４１を介してデータを書き込む。この操作を全
記憶場所ついて行い、写像のだめのデータをＲＡＭ１及
び２に書き込む。同様にしてＲＡＭ３についても写像の
だめのデータを書き込む。全データの（９） 省き込み終了後、マイクロプロセッサ４０の制御により
、データマルチプレクサ１．０．　２０．　３０の各々
を比較入力側のデータが流れるように設定し、コンパレ
ータとしての動作が行われるようにする。その後データ
Ｘを入力し比較操作を行えはよい。

次いで、以下に本発明コンパレータによる比較操作の実
施例を示す。第４図は、第１図の各位を具体的にした場
合の一例であるが、本発明の理解を容易とし説明を簡略
化せしめる意味で、本発明コンパレークを用いる特別の
効果はないが、比較入力データＸを８ビツトとし、ｍ　
＝　７　、ｎ　＝　３　。

ｋ＝１．、］＝１及びＪ＝１とした場合を説明する。

第４図において、データＸの８ビツトは、下位桁４ビツ
トＸＯ〜Ｘ３、上位桁４ピッｌ−ＸΦ〜Ｘ７に分けられ
て第１順位のＲＡＭ本、２にそれぞれ入力される。その
結果得られるＲＡＭＩの出力Ｔｏ　。

Ｔ］は、中間結果としての下位桁４ビツトの写像となシ
、同様にＲＡＭ２の出力Ｔ２．Ｔ３は上位桁４ビツトの
写像となる。次いでこれら中間結果と（１０） しての出力ＴＯ乃至Ｔ８は第２順位のＲＡＭ３に入力さ
れ、その結果得られる出力Ｚ　（Ｚｏ、Ｚ］、　）が、
最終目的の比較結果となる。

以下第５図乃至第７図及び第９図において、それぞれの
ＲＡ、　Ｍ　１〜３にどのようなデータを書き込むと所
望の機能が得られるかを示す。第５図は、一点のデータ
比較の場合における第４図の各ＲＡＭ１乃至３の記憶内
容と、その相互の関連を示す説明図であるが、第５図の
３個の大きい四角形はそれぞれＲＡ　Ｍ　１乃至３に対
応しており、その中に有する各１６個の格子の目−１、
それぞれ各ＲＡＭ１乃至３の記憶場所を示し、その中の
「０」「１−１は該記憶場所の内容を示している。各記
憶の内容を表わすに際し、この場合各ＲＡＭの出力が２
ビットなので４進数とみなすと都合がよいため、４進法
で各分割した入力データ及び出力データを扱い、各格子
の目の中に内容を記入する。而して、各ＲＡ、　ｉＶＪ
の記憶場所を表現する手段として、横軸方向に各ＲＡＭ
への入力データの下位２ビツトを４進法で割付け、縦軸
方向に上位２ビツトを（１１） 同様に４進法で割伺けるっその際１６個の格子の目が最
もｑ１純な形で位置づけられるように、たとえば入力デ
ータＸの下位桁４ビツトが入力するＲＡＭＩについて、
横軸方向の中２桁を入力Ｘ。

が１の場合、又右方２桁を入力Ｘｉが１の場合の位置と
してそれぞれ設定し、同様に縦軸方向の中２桁を入力Ｘ
２が１の場合、下方２桁を入力Ｘ３が１の場合の位置と
してそれぞれ設定する。従って入力Ｘｏ、　Ｘｌ及びＸ
２．Ｘ８をそれぞれ４進法で表わして、横軸方向の格子
の目を左方から順に０（以下単に０４と示す）＋　１４
＋　３’＋　２’、縦軸方向の格子の目を」二方から順
に０４．　１−４・、３４．　２４・とじて各位置づけ
をする。即ち、横軸方向の左方からＸｏ　＝　Ｏ、Ｘ　
］、　＝　０、Ｘｏ　＝　１　、ＸＩ　＝　０１Ｘｏ　
＝１、Ｘ＋＝１、ｘｏ＝ｏ＋　Ｘ］ニー’＝１、又縦軸
方向の上方からＸ２二Ｑ、Ｘｓ二□、Ｘ２二１．ｘｇ＝
０、Ｘ２：＝ｌ、　Ｘ３＝１、Ｘ２　＝　Ｏ、Ｘ３　＝
＝−１の各入力がある場合の位置として順に設定する。

同様にして入力データＸの上位桁の４ビットが入力する
Ｒ　ＡＭ２、及びＲＡＭＰ、、２からの各出力２ビツト
が（１２） それぞれ入力するＲＡＭ３も、４進法で各格子の目を位
置づけし、個有の記憶場所として識別できるようにする
。

斯くして第５図で示す例においては、比較入力データＸ
が１１．０１．０１０１、即ち４進法で表わした場合の
３１　］、　１４の時に、出力Ｚに０１、即ち１番とい
う出力が生じる一点比較の場合を示している。これは比
較入力データＸが３１．１１４に一致した場合に、１４
・という出力が生じる機能を有するコンパレータに相当
する。この機能を得るだめに、まず第１順位のＲＡＭＩ
については１１４の場所に１４を記憶させ、他の場所は
全て０４を記憶せしめる。同様にＲＡＭ２に対しては記
憶場所３１４に１４・を、又他の場所には全て０４を記
憶せしめる。このようにすることによって、第１順位の
ＲＡＭＩ、２からの出力Ｔは、データＸが３１１１４、
の場合にのみそれぞれ同時に１４・とすることができる
。一方、第２順位のＲＡＭ３については、同様に１１４
の場所に１４を記憶させ、他の場所には０４を記憶させ
ておくことにより、：ＲＡＭ１．．２か（１３） ら１１４．のデータ入力がある場合にのみ、出力Ｚを１
４とすることができる。斯かる如き各ＲＡＭの各記憶場
所へのデータの記憶操作は、第３図に示す如くしてマイ
クロプロセッサ４０により行えばよく、又比較すべきデ
ータＸの値を変更する場合には、第１順位のＲＡＭＩ、
２の記憶内容を同様にして変更すればよい。

第６図は複数のデータを比較する場合の第５図と同様の
説明図であるが、第５図と同様の部分については同一の
数字、記号等を付し、その説明は省略する。この場合に
は、入力データＸが１．０１０　］、　１１０即ち２２
３２４、又は１１０１１０１．１（３１２３４）の時出
力Ｚが０１（１４暑、及び１１００１１００　（３０３
０４）の時出力Ｚが１０（２４）となるようにした場合
を示している。この場合第１順位のＲＡＭ１．２につい
ては、データＸが２２３２４の時中間出力Ｔとして１４
を割当て、データＸが３１２３４の時中間出力Ｔ七して
２手を割当て、さらにデータＸが３０３０４の時中間出
力Ｔとして３４を割当てる。又第２順位のＲＡ（１４） Ｍ３については、中間出力Ｔが１１４又は２２４の時出
力Ｚに１４．を、中間出力Ｔが３３４の時出力Ｚに２４
・をそれぞれ与える記憶を行わしめる。尚、その他の状
態では出力Ｚが０４となるように各場所の記憶をなさし
める。斯くして比較入力データＸを入力した場合、所要
の比較機能によって所定の各入力の場合の時にのみ、出
力Ｚに０１（１４）の領域比較の場合の、第４図の各Ｒ
ＡＭ１乃至３の記憶内容とその相互の関連を示す説明図
であるが、この場合入力データが０３３０４から１２１
２４の範囲内にある時に、出力１４を生ずるコンパレー
タのＲＡＭの内容を示している。この場合、丑ず入力デ
ータＸの上位桁（Ｘ４〜Ｘｑ　）を比較するＲＡＭ２の
記憶内容の割当を定める。説明をわかり易くするために
、第８図の線分の一定範囲を対応させて図形化した説明
図を参照しながら説明するが、この第８図は、線分ａの
所定の位置１）乃至１〕の各点を０３００４，０３３．
０４，１０００４゜（１５） １１００４．１２００４と対応させ、点Ｃがら点ｇまで
の範囲ｉ（斜線部分）において、出力Ｚを１４とする関
係を示している。そこで、データＸの上位桁０３４（第
８図点すから点６未満の範囲）の場合に対しては中間出
力Ｔに１４・を割当て、デーに対しては中間出力Ｔに２
４を割当て、さらに１２４（四点ｆから点り未満の範囲
）に対しては３４を割当てる。次いでデータＸの下位桁
（Ｘｏ〜Ｘ３）を比較するＲＡＭ１の記憶内容の割当を
行うに際し、下位桁３０４（第８図の点Ｃ）から３３４
（同点６未満）までは出力Ｔに１４を割当て、下位桁０
０４（同点ｆ）から１２４（同点ｇ）までに対しては３
４を割当て、残シ全てに対しては２４を割当てる。さら
に第２順位のＲＡＭ３に対しては、中間出力Ｔの１１４
・、２１４，２２４，２３４及び３３４に対して出力Ｚ
を１４とするように、各記憶場所の記憶を行わしめる。

斯くして、この場合には比較入力データＸを入力した場
合、その値が（１６） 所定の０３３旧から１２１２４の値の範囲内にある時に
のみ、出力Ｚに０１（１４）の出力を生じさせることが
できる。

第９図は比較データの内のある特定ビットの比較を行う
必要がない場合の、上述各側と同様の説明図であるが、
この場合は８ビツトのデータＸのうちビット６の桁の比
較をしない例で、データＸが０ＩＡＯＩＩＯＩ　（ＩＢ
３１４）の時、即ちビット６のＡが特定されない場合を
示している。この場合４進数の３桁目のＢ４はＸ５が０
．ＸａがＡなので、Ｂ４がＯＯ又は１０の時にのみ出力
Ｔが１４となるように、」二位桁に対するＲＡＭ２に割
当てればよい。ＲＡＭＩ、２の他の割当てについては第
５図の場合と同様にして行えばよく、ＲＡＭ３は中間出
力Ｔが共に１４の場合に出力Ｚに１４が生じるようにす
ればよい。従ってこの場合には、比較入力データＸを入
力した場合、８ビツトのうちの第６ビツトの値は特定さ
れることなく、０１Ａ０１１．０１（ＩＢ３１４）の時
に出力ＺＫＯＩ（１４）勿ト出力することになる。

（１７） 第１０図は第２図の各位を具体的にした場合の一例であ
るが、説明を簡略化するだめに本発明コンパレータを用
いる特別の効果はないが、比較入力データＸ、Ｙを各４
ビツトとし、ｍ＝３．ｒ＋−１、に＝１．、ｌ＝１及び
Ｊ−１とした場合である。

この場合、第１順位のＲＡＭＩ’　、２’　には、デー
タＸとデータＹとが同じ数の２ビットずつ入力される。

ＲＡＭ１’　には互いの下位桁の２ビツトが入力され、
又ＲＡＭ２’　には互いの上位桁の２ビツトが入力され
、第１順位のＲＡｉ■】、／　、２／の出力Ｔはデータ
Ｘ、　Ｙの下位桁２ビツト、並びに上位桁２ビツトの比
較の中間結果の符号化されたものである。而して、その
中間結果の出力Ｔを第２順位のＲＡＭ３’　に入力する
ことによシ、所望の比較結果が得られることになる。

第１１図は、２入力データの比較を行う場合における第
１０図の各ＲＡ、Ｍｌ’　乃至３′の記憶内容と、その
相互の関連を示す説明図であるが、この場合データＸ及
びデータＹにつき、Ｘ＜Ｙの時出力Ｚ二１４、ｘ＞ｙの
時Ｚ＝２４、Ｘ＝Ｙの時（１８） Ｚ＝３４を得る４ビットコンパレータを示している中間
結果出力Ｔに対しては、上位桁及び下位桁共に２ビツト
の比較で、ｘ＜ｙの時Ｔ−１４、Ｘ）Ｙの時Ｔ−２４、
Ｘ＝Ｙの時Ｔ−３４となるように、上述各側と同様にし
て符号化する。又第２順位のＲＡＭ３’　に対しては、
上位桁の比較であるＲＡＭ２’の結果の出力Ｔが１４又
は２４・であれば、下位桁の比較であるＲ　Ａ、　Ｍ　
１　’　の結果の如何に拘わらず、１４又は２４をＲＡ
Ｍ３’　の出力Ｚとして生じるように１．き込む。一方
、ＲＡＭ２’　の比較結果が３４の時、即ち」二位相の
比較の結果、両者の上位桁が等しい場合には、下位桁の
比較の中間結果としてのＲＡＭＩ’　の出力Ｔを、その
ま−ｉＲＡＭ３’　の出力Ｚとして出力するように、デ
ータを各記憶場所に書き込む。斯くして、比較入力デー
タＸ、　Ｙの大小関係を比較し、Ｘ＜Ｙの時には出力Ｚ
に１４を出力し、ｘ＞ｙ、、ｘ＝ｙの時にはそれぞれ出
力Ｚに２４．．３４を出力させることができる。

尚、本発明は」二連した実施例の如く、ビット数の小さ
いデータの比較作用においては、その比較能力の差は明
確に生じないが、大きなビット数のデータ、たとえば４
８ピツ］・、６４ビット程度以上のデータ比較において
、その効果が顕著に生じ、その大小に拘らず、又比較機
能によらず一定の高速処理を可能とするものである。即
ち、比較速度は単に２つの順位のＲＡ、　Ｍのアクセス
時間と、中間にある回路の遅延時間のみで定寸り、その
機能よらないからである。

以上の如く、本発明のコンパレータによれば、第１順位
と第２順位のＲＡＭを適宜数並設接続するという簡単な
構成で、ビット数の大きいデータでも比較操作において
高速度に処理することが可能であると共に、容易にＲＡ
Ｍの記憶データを１き変えることができるので、比較機
能を簡単に変更することができ、汎用性を有したコンパ
レータとすることができるという大きな特徴を有してい
る。

【図面の簡単な説明】

第１図は本発明の基本的原理を説明するだめの基本的回
路構成図、第２図は２組のデータが比較の対象となる場
合の第１図と同様の本発明に係る他の回路構成図、第３
図は第１図の回路の各ＲＡＭへの書き込み回路を組込ん
だ本発明に係るコンパレータの一例としての基本的回路
の結線図、第４図は第１図回路の一実施例の結線図、第
５図乃屋第７図及び第９図はそれぞれ本発明に係る第４
図回路の各ＲＡＭに、機能に応じて必要なデータを書き
込んだ場合のそれぞれ異なる例の説明図、第８図は第７
図の領域比較の場合における各記憶場所へのデータ書込
み内容の理解を容易にするだめの説明図、第１０図は第
２図回路の一実施例の結線図、第１１図は第１０図回路
の各ＲＡＭに２人カデータの比較機能としての必要デー
タを書き込んだ場合の説明図である。 １、　１’　、２．　２’　・・・・・・第１順位のラ
ンダムアクセスメモリ、３．　３’　・・・・・・第２
順位のランダムアクセスメモリ、１０，２０，３０・・
・・・・データマルチプレクサ、４０・・・・・・マイ
クロプロセッサ、Ｘ、　Ｙ・・・・・・比較データ、Ｔ
・・・・・・符号化データ、（２１） Ｚ・・・・・・出力データ。 （２２）

Claims (1)

【特許請求の範囲】
1. １組以上の比較データが各アドレス入力端子に分割して
   入力せしめられるようにした複数個の第１順位のランダ
   ムアクセスメモリと、該第１順位のランダムアクセスメ
   モリの出力がアドレス入力端子に入力せしめられるよう
   にした第２順位のランダムアクセスメモリと、上記第１
   及び第２順位の各ランダムアクセスメモリに任意にデー
   タを書き込む手段とを有し、上記第１順位の各ランダム
   アクセスメモリの出力を比較入力の部分比較の符号化デ
   ータとし、それら各符号化データを第２順位のランダム
   アクセスメモリにより全入力比較の結果のデータとして
   導出するようにしたデジタルデータコンパレータ。