JPH0950695A

JPH0950695A - 行列データ記憶方法およびその装置

Info

Publication number: JPH0950695A
Application number: JP7216646A
Authority: JP
Inventors: Osamu Fujita; 修藤田; Kimihisa Aihara; 公久相原; Kuniharu Uchimura; 国治内村
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 1995-08-02
Filing date: 1995-08-02
Publication date: 1997-02-18

Abstract

(57)【要約】【課題】Ｎ×Ｍ行列データの読み出し時間が短く、ま
た、Ｎ×Ｍ行列データの読み出しアドレス制御装置が簡
素である行列データ記憶方法および装置を提供すること
を目的とするものである。【解決手段】Ｎ×Ｍ要素の行列データを分割し、この
分割された行列データを複数個のランダムアクセス記憶
装置に記憶する方法において、行列データの行番号と列
番号とをランダムアクセス記憶装置の数で均等に分割し
て複数のブロックを作り、これら複数のブロックのうち
で対角線に平行な方向に連なる複数のブロック内の行列
要素をランダムアクセス記憶装置に記憶させ、ランダム
アクセス記憶装置に記憶されている複数個の行列要素を
同時に読み出しまたは書き込みするものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、行列データの読み
出し、書き込みを効率よく行うことのできる行列データ
の記憶方法およびその装置に関するものである。

【０００２】

【従来の技術】図１０は、従来の行列データの記憶方式
の基本構成を示す図であり、図１０（１）は、従来の行
列データの記憶装置Ｓ３の構成を示す図であり、図１０
（２）は、従来の行列データの記憶装置Ｓ３における記
憶方法を示す図である。

【０００３】図１０（１）に示すように、従来の行列デ
ータの記憶装置Ｓ３は、Ｋ個のＲＡＭ（ランダムアクセ
ス記憶装置）と、アドレスデコーダＡＤと、データバス
とで構成されている。

【０００４】Ｋ個のＲＡＭとして、ＲＡＭ₀ 、ＲＡＭ
₁ 、…、ＲＡＭ_K-1 が設けられ、ＲＡＭ_k （ｋ＝０、
１、…、Ｋ−１）は、チップ選択信号入力端子ＣＥ_k
と、アドレス入力端子Ａ_k と、データ出力端子Ｄ_k とを
有する。

【０００５】アドレスデコーダＡＤは、制御信号Ｐとア
ドレスＡＬ、ＡＵとを入力し、アドレスＡＬは、ＲＡＭ
₀ 、ＲＡＭ₁ 、…、ＲＡＭ_K-1 のアドレスＡ_k を指定す
る信号であり、Ａとして出力される。アドレスＡＵは、
ＲＡＭ₀ 、ＲＡＭ₁ 、…、ＲＡＭ_K-1 のうちの１つを選
択指定する信号であり、Ｐ＝０であるときに、端子ＣＥ
₀ 、ＣＥ₁ 、…、ＣＥ_K-1 のどれか１つだけに選択信号
を出力し、Ｐ＝１であるときに、端子ＣＥ₀ 、ＣＥ₁ 、
…、ＣＥ_K-1 の全てに選択信号を出力するものである。

【０００６】行列データの記憶装置Ｓ３において、制御
信号Ｐと、アドレスＡと、端子ＣＥ₀ 、ＣＥ₁ 、…、Ｃ
Ｅ_K-1 の信号とによって、ＲＡＭ₀ 、ＲＡＭ₁ 、…、Ｒ
ＡＭ_K-1 の各データの読み出しまたは書き込みが可能に
なる。また、行列データの記憶装置Ｓ３において、各Ｒ
ＡＭのデータ入出力端子Ｄ₀ 、Ｄ、…、Ｄ_k-1 をそれぞ
れプロセッサＰＥ₀ 、ＰＥ₁ 、…、ＰＥ _k-1に接続すれ
ば、並列計算機を構成することができ、各プロセッサＰ
Ｅ₀ 、ＰＥ₁ 、…、ＰＥ _k-1によって、行列演算を並列
計算することができる。

【０００７】この従来の記憶装置Ｓ３において、各ＲＡ
Ｍ₀ 、ＲＡＭ₁ 、…、ＲＡＭ_K-1 にＮ×Ｍ行列データＸ
_ijを分散して記憶する場合、図１０（１）に示すよう
に、いくつかの行をまとめて１つのＲＡＭに記憶してい
る。

【０００８】このようにすると、たとえば、Ｎ×Ｍ行列
データＸ_ijと列ベクトルＹ_j との積ＸＹを求めるために
積和演算ΣＸ_ijＹ_j を実行する場合（この場合、ｊにつ
いて累積をとる）、各プロセッサは、それぞれに接続さ
れたメモリから必要なＸ_ijのデータをアクセスできる。

【０００９】しかし、Ｎ×Ｍ行列データＸ_ijと行ベクト
ルＺ_i との積ＺＸを求めるためには、積和演算ΣＺ_i Ｘ
_ijを実行する必要があり（この場合、ｉについて累積を
とる必要があり）、ｉ行における互いに異なるデータＸ
_ijが、ＲＡＭ₀ 、ＲＡＭ₁ 、…、ＲＡＭ_K-1 に分散して
記憶されているので、各プロセッサＰＥ₀ 、ＰＥ₁ 、
…、ＰＥ _k-1間でデータを転送する必要がある。ところ
が、この転送時間が長いので、実行速度が低下するとい
う欠点がある。この欠点は、いくつかの列をまとめて記
憶する場合にも生じるものである。

【００１０】また、行をまとめて記憶すると同時に、列
もまとめて２重に記憶する方式も知られているが、この
方式では、単に読み出しを行う場合には問題はないが、
書き込みを行う場合、１つのデータＸ_ijが異なるＲＡＭ
に記憶されているので、ＲＡＭ間でデータ転送する必要
があり、この場合も、全体の処理時間が長くなるという
欠点がある。

【００１１】

【発明が解決しようとする課題】この欠点を解決するに
は、Ｎ×Ｍ行列データＸ_ijをＫ個のＲＡＭに記憶させる
場合に、ｉが同じである行列データＸ_ijが同じＲＡＭに
記憶されないようにし、また、ｊが同じである行列デー
タＸ_ijが同じＲＡＭに記憶されないようにし、このよう
にするために、記憶すべき行列データＸ_ijのｉをずらし
て行列データＸ_ijを記憶させ、また、記憶すべき行列デ
ータＸ_ijのｊをずらして行列データＸ_ijを記憶する方法
が知られている。

【００１２】すなわち、まず最初の列のデータを順番に
各ＲＡＭに分配して記憶させた後、１つの空白データを
次のＲＡＭに記憶させる。そして、空白データが記憶さ
れたＲＡＭの次のＲＡＭから、次の列のデータを順番に
各ＲＡＭに分配して記憶させた後、同様に１つの空白デ
ータを付加し、その次の列のデータを順番に次のＲＡＭ
に記憶させる。

【００１３】このように記憶させると、Ｋが素数である
場合に、ｉが異なる行列データＸ_ij同士が１つのＲＡＭ
に記憶され、また、ｊが異なる行列データＸ_ij同士が１
つのＲＡＭに記憶されるので、各行または各列の行列デ
ータＸ_ijを並列に読み書きできるようになり、各行また
は各列を順番に読むようなベクトル計算機用の記憶方法
としては適している。

【００１４】しかし、この上記の方法では、アドレス番
号の計算が複雑になるので、アドレスの制御装置が複雑
になるという問題がある。

【００１５】また、各行または各列で隣り合うデータ
が、別々のＲＡＭに記憶されているので、隣り合ういく
つかの行データまたは列データを並列プロセッサの１つ
に処理させる場合に、データ転送が必要になり、時間が
かかるという問題がある。

【００１６】本発明は、Ｎ×Ｍ行列データの読み出し時
間が短く、また、Ｎ×Ｍ行列データを読み出すアドレス
制御装置が簡素である行列データ記憶方法および装置を
提供することを目的とするものである。

【００１７】

【課題を解決するための手段】本発明は、Ｎ×Ｍ要素の
行列データを分割し、この分割された行列データを複数
個のランダムアクセス記憶装置に記憶する場合、行列デ
ータの行番号と列番号とをランダムアクセス記憶装置の
数で均等に分割して複数のブロックを作り、これら複数
のブロックのうちで、対角線に平行な方向に連なる複数
のブロック内の行列要素を同一のランダムアクセス記憶
装置に記憶させ、ランダムアクセス記憶装置に記憶され
ている複数個の行列要素を同時に読み出し、または書き
込みするものである。

【００１８】

【発明の実施の形態および実施例】図１は、本発明の行
列データ記憶装置Ｓ０における記憶方法の説明図であ
り、Ｋ＝４である場合を示す図である。

【００１９】行列データ記憶装置Ｓ０は、Ｎ×Ｍ要素の
行列データを分割し、複数個のＲＡＭ（ランダムアクセ
ス記憶装置）に記憶する場合、行列データの行番号と列
番号とをＲＡＭの数で均等に分割して複数のブロックを
作り、この複数のブロックのうちで、対角線に平行な方
向に連なるブロックを同一のＲＡＭに記憶させる（分担
して記憶させる）装置である。

【００２０】すなわち、行列データ記憶装置Ｓ０は、行
列データを各ＲＡＭへ割り振って記憶させるために、Ｎ
行のＮとＭ列のＭとをそれぞれメモリの数Ｋで均等に割
り、図１に示すＡ×Ｂ小行列のブロックに分割するもの
である。ここで、ＡはＮ／Ｋよりも大きな正の整数の中
で最小の数であり、つまり、Ａは、ＡＫ≧Ｎを満たす最
小の正の整数であり、Ｂは、Ｍ／Ｋよりも大きな正の整
数の中で最小の数であるとし、つまり、ＢはＢＫ≧Ｍを
満たす最小の正の整数である。

【００２１】図１において、対角線と平行な方向に連な
るＫ個のブロック内の行列要素を１つのＲＡＭに記憶す
る。このように記憶させているので、同じ行に属する行
列要素を、各ＲＡＭから並列に同時に読み出しまたは書
き込みすることができ、また、同じ列に属する行列要素
を、並列に同時に読み出しまたは書き込みすることもで
きる。したがって、行列データの記憶装置Ｓ０におい
て、行方向からも列方向からも、並列に行列データにア
クセスできるので、行列演算を高速で実行できる。な
お、図１に示す場合においては、１つのＲＡＭに同じ行
の行列要素が２つ記憶され、また、１つのＲＡＭに同じ
列の行列要素が２つ記憶されているので、たとえば同じ
行に属する行列要素を、各ＲＡＭから並列に１回で読み
出しまたは書き込みすることはできず、２回のアクセス
によって読み出しまたは書き込みすることはできるが、
全体の動作としては、従来例よりも高速処理ができる。

【００２２】また、行列データ記憶装置Ｓ０では、並列
プロセッサを用いて行列データを処理するシステムにお
いて、各並列プロセッサがそれぞれ分担するブロックの
データを並列処理する場合、各行、各列がブロック分割
されているので、アドレス選択信号の一部を各ＲＡＭで
共通にすることができ（つまり、アドレスの上位ビット
を変える必要があるが、アドレスの下位ビットを変える
必要がなく）、したがって、アドレス制御が容易であ
る。

【００２３】図２は、行列データの記憶装置Ｓ０の基本
構成を示す図である。

【００２４】行列データの記憶装置Ｓ０は、アドレス制
御装置ＡＣと、Ｋ個のランダムアクセス記憶装置ＲＡＭ
₀ 、ＲＡＭ₁ 、……、ＲＡＭ_K-1 と、接続切り替え装置
ＳＷとで構成されている。Ｋ個のＲＡＭ₀ 、ＲＡＭ₁ 、
……、ＲＡＭ_K-1 には、上記のように分割されたＮ×Ｍ
要素の行列データがそれぞれ記憶される。

【００２５】アドレス制御装置ＡＣは、行番号ｉと列番
号ｊとで構成されるＣ組（ｉ₀ 、ｊ₀ ）、（ｉ₁ 、ｊ
₁ ）、…、（ｉ_C-1 、ｊ_C-1 ）の入力端子と、制御信号
Ｓを入力する端子と、切り替え制御信号ＳＷＣを出力す
る端子と、各ＲＡＭへのアドレスＡ₀ 、Ａ₁ 、…、Ａ
_K-1 を出力する端子とを有し、各行番号ｉと各列番号ｊ
と制御信号Ｓとに基づいて、各ＲＡＭのアドレスと切り
替え制御信号とを発生するものである。

【００２６】ＲＡＭ_k （ｋ＝０、１、…、Ｋ−１）は、
アドレス制御装置ＡＣからのアドレスＡ_k に対応する行
列データを選択し、データ入出力端子Ｄ_k でアクセスで
きるようにするものである。

【００２７】接続切り替え装置ＳＷは、その各内部側端
子ＳＩ₀ 、ＳＩ₁ 、…、ＳＩ_K-1 がＲＡＭ₀ 、ＲＡＭ
₁ 、…、ＲＡＭ_K-1 の入出力端子Ｄ₀ 、Ｄ₁ 、…、Ｄ
_K-1 に接続され、アドレス制御装置ＡＣの切り替え制御
信号ＳＷＣに応じて、内部側端子ＳＩ₀ 、ＳＩ₁ 、…、
ＳＩ_K-1 と外部側端子ＳＯ₀ 、ＳＯ₁ 、…、ＳＯ_K-1 と
の接続を切り替えるものである。

【００２８】ところで、行列計算では積和計算をするこ
とが多く、行列要素のうち一行または一列のデータをま
とめて読み出す場合がある。従来の記憶装置では常に一
要素ずつしか読み出せなかったり、並列に読み出すよう
にするために複雑なアドレス制御を行う必要がある。と
ころが、行列データの記憶装置Ｓ０では、行方向または
列方向に連なる各ブロックの中のデータを各ＲＡＭから
並列に読み出すことができるので、並列プロセッサを用
いて行列データを処理するシステムにおいて、各並列プ
ロセッサがそれぞれ分担するブロックのデータを並列処
理する場合に、比較的簡単なアドレス制御で、高速な読
み出しが可能になる。

【００２９】図３は、本発明の第１の実施例である行列
データの記憶装置Ｓ１を示すブロック図であり、行列デ
ータの記憶装置Ｓ１は、行列データの記憶装置Ｓ０を具
体化したものである。

【００３０】まず、行列データの記憶装置Ｓ１におい
て、記憶すべきＮ×Ｍ行列の第ｉ行第ｊ列の要素をＸ_ij
とする。また、ＲＡＭの個数をＫ個とし、Ｎ×Ｍ行列の
各行列要素を、Ｋ個のＲＡＭに等分に割り当てて記憶さ
せる。すなわち、Ｋ×Ｋ行列を１つのブロックとし、Ｎ
×Ｍ行列を複数の上記ブロックに分割し、対角線と並行
に連なる複数のブロックを１つのメモリに割り当てる。

【００３１】この場合、行列要素Ｘ_ijを記憶するＲＡＭ
の番号ｋ（＝０、１、…、Ｋ−１）は、ｋ＝（［ｉ／
Ａ］―［ｊ／Ｂ］）mod Ｋであるとする。ただし、Ａ
は、ＡＫ≧Ｎを満たす最小の正の整数であり、Ｂは、Ｂ
Ｋ≧Ｎを満たす最小の正の整数であり、［ｉ／Ａ］は、
商ｉ／Ａを越えない最大の正の整数であり、［ｊ／Ｂ］
は、ｊ／Ｂを越えない最大の正の整数である。また、
（［ｉ／Ａ］―［ｊ／Ｂ］）mod Ｋは、（ｉ／Ａ］―
［ｊ／Ｂ］）をＫで割った場合の余りである。また、行
列要素Ｘ_ijを記憶するＲＡＭにおけるアドレスＡ_k は、
Ａ_k ＝ｊmod Ｂ＋Ｂ・ｉである。

【００３２】行列データの記憶装置Ｓ１は、アドレス制
御装置ＡＣ１と、Ｋ個のＲＡＭ（ランダムアクセス記憶
装置）と、接続切り替え装置ＳＷ１とで構成されてい
る。

【００３３】図４は、行列データの記憶装置Ｓ１におけ
るアドレス制御装置ＡＣ１を具体的に示す図であり、Ｋ
＝４である場合におけるアドレス制御装置ＡＣ１を示す
図である。

【００３４】このアドレス制御装置ＡＣ１は、カウンタ
１１と、Ｋ個のルックアップテーブルＬＵＴと、切り替
え制御信号出力装置１２とを有する。

【００３５】アドレス制御装置ＡＣ１は、行番号ｉと、
列番号ｊと、制御入力としての行列選択信号Ｓと、並列
制御信号Ｐと、クロック信号ＣＫとを入力する。

【００３６】カウンタ１１は、クロック信号ＣＫに同期
して０からＢ−１までインクリメントし、その値を出力
するものである。ｋ番目のＬＵＴは、カウンタ１１の出
力と入力信号Ｐ、Ｓ、ｉ、ｊとを入力し、対応するｋ番
目のＲＡＭのアドレスＡ_k を出力するものである。切り
替え制御信号出力装置１２は、入力信号Ｓ、ｉ、ｊに基
づいて、接続切り替え装置ＳＷ１のスイッチを制御する
信号ＳＷＣを出力するものである。

【００３７】ｋ番目のＬＵＴの内容は、ｋ番目のＲＡＭ
のアドレスＡ_k である。行番号ｉと列番号ｊとによって
指定した行列データＸ_ijにアクセスする場合、１つの行
ｉを指定し、各ＲＡＭからｉ行に属するＢ個の行列要素
をｊの昇順または降順でアクセスする場合には、入力信
号Ｐ＝０とし、１つの列ｊを指定し、各ＲＡＭからＪ列
に属するＡ個の行列要素をｉの昇順または降順でアクセ
スするには、入力信号Ｐ＝１とする。また、１つの行ｉ
を指定して並列にアクセスする場合、入力信号Ｓ＝０と
し、１つの列ｊを指定して並列にアクセスするには、Ｓ
＝１とする。

【００３８】入力信号Ｐ＝０、Ｓ＝０の場合において、
アドレスを与える計算式は、Ａ_k ＝ｊmod Ｂ十Ｂ・ｉで
あり、入力信号Ｐ＝０、Ｓ＝１の場合において、アドレ
スを与える計算式は、Ａ_k ＝ｊmod Ｂ＋Ｂ・ｉmod ＡＢ
＋（（［ｊ／Ｂ］＋ｋ）modＫ）・ＡＢである。ただ
し、ｊmod Ｂは、ｊをＢで割ったときの余りを示すもの
であり、［ｊ／Ｂ］は、商ｊ／Ｂの整数部分を示すもの
である。

【００３９】入力信号Ｐ＝０、Ｓ＝０の場合に、ｉ行ｊ
列を指定すると、ｋ番目のＲＡＭでは、ｊ行の行列要素
Ｘ_ihにアクセスすることができる。ただし、この場合、
ｈ＝（（ｊmod Ｂ＋［ｉ／Ａ］・Ｂ−Ｂｋ）mod ＢＫ）
である。

【００４０】また、入力信号Ｐ＝０、Ｓ＝１の場合に、
ｉ行ｊ列を指定すると、ｋ番目のＲＡＭでは、ｊ列の行
列要素Ｘhjにアクセスできる。ただし、この場合、ｈ＝
（ｉmod Ａ＋［ｊ／Ｂ］・Ａ＋Ａ_k ）mod ＡＫ）であ
る。

【００４１】さらに、入力信号Ｐ＝１、Ｓ＝０の場合
に、ｉ行を指定すると、ｋ番目のＲＡＭでは、ｉ行の行
列要素Ｘi,h(q,k)にアクセスできる。ただし、この場
合、ｈ(q,k) ＝（（ｑmod Ｂ＋［ｉ／Ａ］・Ｂ−Ｂｋ）
mod ＢＫ）である。ここで、ｑはカウンタ１１の出力
で、ＣＫ信号に同期してｑ＝０、１、…、Ｂ−１と順番
にインクリメントされ、ｋ番目のＲＡＭでは、Ｘi,h(0,
k)、Ｘi,h(1,k)、 …、Ｘi,h(B-1,k)と列番号に関して、
順番にＢ個の行列要素にアクセスできる。

【００４２】このようにして、全てのＲＡＭのデータ入
出力を合わせると、ｉ行に属するＭ個の行列要素Ｘ_i,
Ｘ_i,0 、Ｘ_i,1 、…、Ｘ_i,M-1 の全てについてアクセス
したことになる。

【００４３】同様に、入力信号Ｐ＝１、Ｓ＝１でｊ列を
指定すると、ｋ番目のＲＡＭではｊ列の行列要素Ｘh(q,
k),jにアクセスできる。ただし、ｈ(q,k) ＝（（ｑ mod
Ａ＋［ｊ／Ｂ］・Ａ＋Ａ_k ）mod ＡＫ）である。ここ
で、ｑは、カウンタ１１の出力であって、ＣＫ信号に同
期してｑ＝０、１、…、Ａ−１と順番にインクリメント
され、ｋ番目のＲＡＭでは、Ｘ_h(0,k),j、Ｘ_h(1,k),j、
…、Ｘ_h(A-1,k), と行番号とに関して、順番にＡ個の行
列要素にアクセスできる。

【００４４】このようにして、全てのＲＡＭのデータ入
出力を合わせると、ｊ列に属するＮ個の行列要素Ｘ
_0,j 、Ｘ_1,j 、…、Ｘ_N-1,j の全てにアクセスしたこと
になる。各ＲＡＭのデータは、行番号ｉと列番号ｊと行
列選択信号Ｓとを指定することによって、Ｘ_ijの出力順
序が変わるので、接続切り替え装置ＳＷ１によってデー
タを所望の順序に並び換える。

【００４５】図５は、行列データの記憶装置Ｓ１におけ
る接続切り替え装置ＳＷ１を示す回路図であり、Ｋ＝４
である場合を示す図である。

【００４６】接続切り替え装置ＳＷ１は、アドレス制御
装置ＡＣ１の出力信号ＳＷＣに含まれる信号ｉ、ｊ、Ｓ
を入力する。

【００４７】接続切り替え装置ＳＷ１は、制御回路２０
とクロスバスイッチ３０とで構成されている。制御回路
２０は、信号ｉ、ｊ、Ｓの値に応じて、クロスバスイッ
チ３０のＯＮ／ＯＦＦを制御する信号を生成するもので
あり、デコーダ２１、２２とマルチプレクサ（ＭＵＸ）
２３とを有する。デコーダ２１は、信号ｉに応じて、選
択すべきスイッチの制御信号を生成するものであり、デ
コーダ２２は、信号ｊに応じて、選択すべきスイッチの
制御信号を生成するものであり、マルチプレクサ２３
は、デコーダ２１、２２の出力を、信号Ｓの値に応じて
選択出力するものである。

【００４８】すなわち、行データを並列にアクセスする
場合には、信号Ｓ＝０にセットすることによって、ｉ用
のデコーダ２１の出力信号を選択し、列データを並列に
アクセスする場合には、信号Ｓ＝１にセットすることに
よって、ｊ用のデコーダ２２の出力信号を選択する。

【００４９】クロスバスイッチ３０は、各ＲＡＭのデー
タ入出力に対応するＫ組の内部側端子ＳＩ₀ 、ＳＩ₁ 、
ＳＩ₂ 、……、ＳＩ_k-1 と、これらと同数のＫ組の外部
側端子ＳＯ₀ 、ＳＩ₁ 、ＳＯ₂ 、……、ＳＯ_k-1 とを有
する。一組の端子の数は、ＲＡＭの入出カデータ数（デ
ータのビット数）に等しい。また、クロスバスイッチ３
０は、ｋ番目の内部側端子とｗ番目の外部側端子とを、
ｗ＝（［ｉ／Ａ］・（１―Ｓ）＋［ｊ／Ｂ］・Ｓ＋ｋ
（２Ｓ−１））mod Ｋになるように接続するものであ
る。

【００５０】信号Ｓ＝０にセットすることによってｉ行
の行列要素をアクセスする場合には、ｗ＝（［ｉ／Ａ］
−ｋ）mod Ｋとなるように切り替え、信号Ｓ＝１にセッ
トすることによってｊ行の行列要素をアクセスする場合
には、ｗ＝（［ｊ／Ｂ］＋ｋ）mod Ｋとなるように切り
替える。ここで、たとえばＫ＝４にすると、クロスバス
イッチ３０内のスイッチングエレメントの数は１６個で
ある。

【００５１】図５（２）に示すように、クロスバスイッ
チ３０内のスイッチングエレメントを制御する信号（マ
ルチプレクサ２３の出力信号）が「０」ならば、スッチ
ングエレメントをＯＦＦし、「１」ならば、スイッチン
グエレメントをＯＮする。

【００５２】信号Ｓ＝０で、０≦ｉくＢであるときに、
ＲＡＭ₀ 、ＲＡＭ₁ 、ＲＡＭ₂ 、ＲＡＭ₃ の各出力は、
Ｘ_i,j 、Ｘ_i,j+3B、Ｘ_i,j+2B、Ｘ_i,j+B であるので、ス
イッチングエレメント００、３１、２２、１３のみをＯ
Ｎし、他のスイッチングエレメントを全てＯＦＦにする
と、内部側端子と外部側端子とは、ＳＩ₀ とＳＯ₀ 、Ｓ
Ｉ３とＳＩ₁ 、ＳＩ₂ とＳＯ₂ 、ＳＩ₁ とＳＯ３が接続
され、接続切り替え装置ＳＷ１の外部入出力端子には、
Ｘ_i,j 、Ｘ_i,j+B 、Ｘ_i,j+2B、Ｘ_i,j+3Bの順で、順序よ
く並ぶ。

【００５３】他の場合も、上記と同様にして接続を切り
替えると、行または列の順番が昇順または降順で並べら
れたデータに並列にアクセスできる。

【００５４】図６は、本発明の第２の実施例である行列
データの記憶装置Ｓ２における記憶方法を示す図であ
る。

【００５５】行列データの記憶装置Ｓ２では、ＡとＢと
を２のべき乗数にする。このようにＡとＢとを２のべき
乗数にすると、行列データの記憶装置Ｓ１で述べた計算
式を簡単な回路で実行することができる。

【００５６】たとえば、Ｂ＝２^r にすると、［ｊ／Ｂ］
は、ｊの上位ビットを下位ビット方向にｒビットシフト
した値であり、ｊmod Ｂは、ｊの下位ｒビットだけを取
り出した値となる。さらに、ＲＡＭの数Ｋもべき乗数２
^q にすると、回路構成がより簡単になる。

【００５７】行列データの記憶装置Ｓ２は、Ａ＝Ｂ＝２
^r 、Ｎ＝Ｍ＝２^q である場合を示したものである。図６
は、ｒ＝１、ｑ＝３にセットし、したがって、Ａ＝Ｂ＝
２、Ｎ＝Ｍ＝８になる場合を例にとって、８×８行列デ
ータを各ＲＡＭへ記憶する場合における割り振りを示す
図である。

【００５８】図７は、本発明の第２の実施例である行列
データの記憶装置Ｓ２を示すブロック図であり、行列デ
ータの記憶装置Ｓ２は、行列データの記憶装置１を具体
化したものであり、アドレス制御装置ＡＣ２と、Ｋ個の
ＲＡＭ（ランダムアクセス記憶装置）と、接続切り替え
装置ＳＷ２とで構成されている。

【００５９】図８は、行列データの記憶装置Ｓ２におけ
るアドレス制御装置ＡＣ２を示す図である。

【００６０】アドレス制御装置ＡＣ２は、行番号ｉと列
番号ｊとを入力し、制御入力信号として、行列選択信号
Ｓと並列制御信号Ｐとクロック信号ＣＫとＲＡＭ選択信
号Ｅとを入力し、また、切り替え制御装置ＳＷ２のスイ
ッチを制御する信号ＳＷＣと各ＲＡＭへのアドレスＡ_k
（ｋ＝０、１、…、Ｋ−１）とチップ選択信号ＣＥ
_k（ｋ＝０、…、Ｋ−１）とを出力するものである。

【００６１】この場合、ｉとｊとの各２進符号を、上位
ｑビットｉ_U 、ｊ_U と下位ｒビットｉ_L 、ｊ_L とに分け
ることができる。行列要素Ｘ_ijを記憶するＲＡＭのアド
レスＡ_k は、（ｑ＋２ｒ）ビットの符号になる。この値
は、Ａ_k ＝ｊmod Ｂ＋Ｂ_i で示されている。Ｂ_i は、ｉ
をｒビット上位にシフトした値であり、ｊmod Ｂは、ｊ
_L に等しいので、アドレスＡ_k の上位（ｑ＋ｒ）ビット
はｉに等しく、下位ｒビットはｊ_L に等しい。

【００６２】Ｓ＝０を指定することによってｉ行の行列
要素を並列にアクセスする場合、各メモリに同じアドレ
スＡ_k を与える。Ｓ＝１を指定することによってｊ列を
並列に読み出す場合、Ａ_k ＝ｊmod Ｂ＋Ｂ_i mod ＡＢ＋
（（［ｊ／Ｂ］＋ｋ）mod Ｋ）・ＡＢに従って、各ＲＡ
Ｍに異なるアドレスを与える。

【００６３】ただし、（（［ｊ／Ｂ］＋ｋ）mod Ｋ）・
ＡＢの値は、２ｒビットよりも上位のビットにのみ違い
を生じ、下位２ｒビットの構成は、中位ｒビットがｉ_L
と等しく、下位ｒビットがｊ_L に等しい。これは全ての
ＲＡＭに共通である。

【００６４】［ｊ／Ｂ］はｊ_U に等しいので、（（［ｊ
／Ｂ］＋ｋ）mod Ｋ）・ＡＢに対する上位のｑビット
は、ｊ_U ＋ｋの下位ｑビツト分に等しい。ｊ_U ＋ｋは、
各ＲＡＭに対応してＫ個のアドレス番号計算装置４０
₀ 、…、４０_K-1 で計算して出力する。

【００６５】また、Ｘ_ijを記憶するＲＡＭの番号は、Ｒ
ＡＭ番号計算装置４１において（ｉ_U −ｊ_U ）mod Ｋ）
で計算され、結果としてｉ_U −ｊ_U の下位ｑビツトに等
しい値が出力される。

【００６６】具体的には、Ｐ＝０、Ｓ＝０の場合に、マ
ルチプレクサＭＵＸ（ｉ_L)とＭＵＸ(j_L)とにおいてｉ_L
とｊ_L とを選択し、各ＲＡＭのアドレスの下位２ｒビッ
トに出力し、マルチプレクサＭＵＸ（0 ）とＭＵＸ（K-
1 ）とにおいて、ｉ_U を選択し、各ＲＡＭのアドレスの
上位ｑビットに出力する。

【００６７】Ｐ＝０、Ｓ＝１である場合には、同様に、
マルチプレクサＭＵＸ(i_L)とＭＵＸ(j_L)とにおいて、ｉ
_L とｊ_L とを選択し、各ＲＡＭのアドレスの下位２ｒビ
ットに出力し、ＭＵＸ（0 ）とＭＵＸ（K-1 ）とにおい
て、各アドレス番号計算装置４１の出力結果ｊ_U ＋ｋの
下位ｑビット分を選択し、各ＲＡＭのアドレスの上位ｑ
ビツトに出力する。

【００６８】Ｐ＝１である場合には、Ｐ＝０の場合とほ
ぼ同様であるが、Ｓ＝０のときにマルチプレクサＭＵＸ
(j_L)でカウンタ４２の出力を選択する点と、Ｓ＝１であ
る場合に、マルチプレクサＭＵＸ（ｉ_L)でカウンタ４２
の出力を選択する点とがＰ＝０の場合とは異なる。

【００６９】カウンタ４２は、クロック信号ＣＫと同期
して０からＢ−１までインクリメントし、その値を出力
するものである。このようにすることによって、クロッ
ク信号ＣＫに同期してｉ_L またはｊ_L を０からＢ−１ま
で順番にアクセスすることができる。カウンタ４２に
は、クロック信号ＣＫ以外に、プリセット入力やリセッ
ト信号入力または、ＵＰ／ＤＯＷＮ制御入力等を加えて
もよい。

【００７０】アドレス制御装置ＡＣ２から接続切り替え
制御装置ＳＷ２への制御信号としては、ＲＡＭ番号を指
定するのに必要なｉ_U とｊ_U とＳとを出力する。

【００７１】図９は、行列データの記憶装置Ｓ２におけ
る接続切り替え装置ＳＷ２の構成を示す図であり、Ｋ＝
４である場合の構成を示す図である。

【００７２】接続切り替え装置ＳＷ２は、制御回路５１
と、切り替えスイッチとしてのシャッフル交換回路５３
とで構成されている。シャッフル交換回路５３は、２入
力２出力の交換スイッチを組み合わせたものである。交
換スイッチは、２入力ａ、ｂと２出力ｃ、ｄとに対し
て、制御信号が「０」ならばａとｃ、ｂとｄとを接続
し、制御信号が「１」ならばａとｄ、ｂとｃとを交換す
る。

【００７３】Ｍ＝４である場合、交換スイッチ４個を、
図９のように配置、配線する。ｑ＝２ビットになるの
で、ｉ_U とｊ_U との各２ビットとＳの１ビットとの情報
を用いて、交換スイッチの制御を行う。制御回路５１
は、Ｓ＝０である場合、ｉ_U を入力とする論理回路出力
を選択し、Ｓ＝１である場合、ｊ_U を入力とする論理回
路出力を選択するものである。

【００７４】シャッフル交換回路５３内の交換スイッチ
の制御信号は、Ｓ＝０である場合、交換スイッチ００
に、ｉ_U 最上位ビットｉ₁ を与え、交換スイッチ０１と
１１とに、ｉ_U の最下位ビットｉ₀ を与え、交換スイッ
チ１０に、ｉ_U の最上位ビットｉ₁ と最下位ビットｉ₀
のＥＸ−ＯＲ出力とを与える。

【００７５】また、Ｓ＝１である場合、交換スイッチの
制御信号は、交換スイッチ００に、ｊ_U の最上位ビット
ｊ₁ を与え、交換スイッチ０１と１１とに、ｊ_U の最下
位ビットｊ₀ を与え、交換スイッチ１０に、ｊ_U の最上
位ビットｊ₁ と最下位ビットｊ₀ のＥＸ−ＮＯＲ出力と
を与える。

【００７６】たとえば、Ｓ＝０でｉ_U が００である場合
には、ＲＡＭ₀ 、ＲＯＭ₁ 、ＲＯＭ₂ 、ＲＯＭ₃ の各出
力は、Ｘ_i,j 、Ｘ_i,j+3B、Ｘ_i,j+2B、Ｘ_i,j+B であるの
で、交換スイッチ００、０１、１０、１１に制御信号と
してそれぞれ０、０、１、０を与えると、ＳＩ₀ とＳＯ
₀ とが接続され、ＳＩ３とＳＩ₁ が接続され、ＳＩ₂と
ＳＯ₂ が接続され、ＳＩ₁ とＳＯ３とが接続され、接続
切り替え装置ＳＷ２の出力は、Ｘ_i,j 、Ｘ_i,j+B 、Ｘ
_i,j+2B、Ｘ_i,j+3Bの順でと順序よく並ぶ。

【００７７】他の場合も、上記と同様にして接続を切り
替えると、行または列の順番が昇順または降順に並んだ
データに並列にアクセスできる。

【００７８】すなわち、上記各実施例において、複数個
のＲＡＭに記憶された行列データを読み出しまたは書き
込みのためにアクセスする場合、同じ行に属する行列要
素を各ＲＡＭから並列に同時に読み出しまたは書き込み
することができ、しかも、同じ列に属する行列要素を並
列に同時に読み出しまたは書き込みすることができる。
また、行方向からも列方向からも並列に行列データにア
クセスできるので、行列演算を高速に実行する装置の行
列データ記憶方式として応用できる。特に、各行、各列
をブロック分割しているので、並列プロセッサを用いて
行列データを処理するシステムにおいて、各並列プロセ
ッサが各々の分担するブロックのデータを並列処理する
ようにした場合に、アドレス選択信号の一部を各ＲＡＭ
で共通にすることができ、アドレス制御が容易になる。

【００７９】なお、行列データの記憶装置Ｓ１において
は、ＬＵＴを用いているので、制御回路が大きくなる
が、任意の大きさの行列を任意の数のＲＡＭに無駄なく
記憶させる場合に有効である。行列データの記憶装置Ｓ
２においては、行列の大きさとＲＡＭの数を２のべき乗
の数に限定することによって、制御回路を簡単にできる
ので、全体の回路量が少なくなる。行列の大きさが２の
べき乗に一致しない場合でも、計算に用いない余分の行
列要素を加えることによって、見かけ上、２のべき乗の
大きさに合わせて動作させることが可能である。

【００８０】

【発明の効果】本発明によれば、Ｎ×Ｍ行列データの読
み出し時間が短く、また、Ｎ×Ｍ行列データを読み出す
アドレス制御装置が簡素であるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の行列データ記憶装置Ｓ０における記憶
方法の説明図であり、Ｋ＝４である場合を示す図であ
る。

【図２】行列データの記憶装置Ｓ０の基本構成を示す図
である。

【図３】本発明の第１の実施例である行列データの記憶
装置Ｓ１を示すブロック図である。

【図４】行列データの記憶装置Ｓ１におけるアドレス制
御装置ＡＣ１を具体的に示す図である。

【図５】行列データの記憶装置Ｓ１における接続切り替
え装置ＳＷ１を示す回路図である。

【図６】本発明の第２の実施例である行列データの記憶
装置Ｓ２における記憶方法を示す図である。

【図７】行列データの記憶装置Ｓ２の構成を示す図であ
る。

【図８】行列データの記憶装置Ｓ２のアドレス制御装置
ＡＣ２を示す図である。

【図９】行列データの記憶装置Ｓ２における接続切り替
え装置ＳＷ２の構成を示す図である。

【図１０】従来の行列データの記憶方式の基本構成を示
す図である。

【符号の説明】

Ｓ０、Ｓ１、Ｓ２…行列データの記憶装置、ＡＣ、ＡＣ１、ＡＣ２…アドレス制御装置、ＳＷ、ＳＷ１、ＳＷ２…接続切り替え装置、ＲＡＭ₀ 、ＲＡＭ₁ 、ＲＡＭ₂ 、ＲＡＭ_k-1 …ランダム
アクセス記憶装置、１１…カウンタ、１２…切り替え制御信号出力装置、２０…制御回路、２１、２２…デコーダ、３０…クロスバスイッチ。

Claims

【特許請求の範囲】

【請求項１】Ｎ×Ｍ要素の行列データを分割し、この
分割された上記行列データを複数個のランダムアクセス
記憶装置に記憶する方法において、上記行列データの行番号と列番号とを上記ランダムアク
セス記憶装置の数で均等に分割して複数のブロックを作
り、これら複数のブロックのうちで対角線に平行な方向
に連なる複数のブロック内の行列要素を上記ランダムア
クセス記憶装置に記憶させ、上記ランダムアクセス記憶
装置に記憶されている複数個の行列要素を同時に読み出
しまたは書き込みすることを特徴とする行列データ記憶
方法。
【請求項２】Ｎ×Ｍ要素の行列データを記憶する装置
において、上記行列データの行番号と列番号とをランダムアクセス
記憶装置の数で均等に分割して複数のブロックを作り、
これら複数のブロックのうちで、対角線に平行な方向に
連なる複数のブロック内の行列要素を記憶する複数個の
ランダムアクセス記憶装置と；１個または複数個の行列
要素の行番号と列番号とを入力し、上記各ランダムアク
セス記憶装置のアドレス信号を出力し、上記各ランダム
アクセス記憶装置の複数個の行列要素を並列にアクセス
するアドレス制御装置と；複数個の内部側端子と複数個
の外部側端子とを具備し、上記内部側端子に上記各ラン
ダムアクセス記憶装置のデータ入出力線が接続され、上
記外部側端子を外部入出力端子とし、行番号と列番号と
に応じて上記内部側端子と上記外部側端子との接続を切
り替え、行列データを入出力する接続切り替え装置と；
を有することを特徴とする行列データ記憶装置。
【請求項３】請求項２において、上記行列データの行番号を上記ランダムアクセス記憶装
置の数で割った数が２のべき乗数であり、また、上記行
列データの列番号を上記ランダムアクセス記憶装置の数
で割った数が２のべき乗数であるように、上記複数のブ
ロックに分割することを特徴とする行列データ記憶装
置。
【請求項４】請求項３において、上記ランダムアクセス記憶装置の数を２のべき乗数に設
定されていることを特徴とする行列データ記憶装置。