JPH05113928A

JPH05113928A - 画像メモリ装置

Info

Publication number: JPH05113928A
Application number: JP3275437A
Authority: JP
Inventors: Yuichi Tajima; 祐一田島
Original assignee: Fuji Electric Co Ltd; Fuji Facom Corp
Current assignee: Fuji Electric Co Ltd; Fuji Facom Corp
Priority date: 1991-10-23
Filing date: 1991-10-23
Publication date: 1993-05-07

Abstract

(57)【要約】【目的】アドレスを変換して、同一画素の複数種類の
表示要素データ又は複数画素の同一種類の表示要素デー
タいずれの場合でも一括してアクセスする。【構成】画像の画素Ｐ₀〜Ｐ_kの赤データＲ₀〜Ｒ_k
の内、Ｒ₀〜Ｒ₃がメモリＭ１〜Ｍ４の０番地に、次の
Ｒ₄〜Ｒ₇が１番地にと、連続する４個のＲ_i〜Ｒ_i+3
がメモリＭ１〜Ｍ４のｎ番地（ｎ＝０〜Ｎ−１）に順次
格納される。緑データＧ₀〜Ｇ_kがメモリＭ５〜Ｍ８
に、青データＢ₀〜Ｂ_kがメモリＭ９〜Ｍ１２に格納さ
れる。第１のアドレス変換モードでは、アドレス変換回
路２は入力されるリニヤアドレスを変換してメモリＭ
１、５及び９、次にはメモリＭ２、６及び１０・・・と
順次繰り返し選択して、連続する３個のデータＲ_i、Ｇ
_i及びＢ _iを一括してアクセスする。第２のアドレス変
換モードでは、メモリＭ１〜Ｍ４、次にはメモリＭ５〜
Ｍ８・・・と順次選択して、連続する４個のデータＲ_i
〜Ｒ_i+3、次にＧ_i〜Ｇ_i+3、最後にＢ_i〜Ｂ_i+3と一
括してアクセスする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、画像を表す画素の複数
種類の表示要素データを入出力する画像メモリ装置に関
する。

【０００２】

【従来の技術】従来より、カラー画像データを画像メモ
リに格納する際には、図６に示す画素Ｐ₀、Ｐ₁、・・
・毎の表示要素データ、例えば色彩を表すＲ（赤）、Ｇ
（緑）、Ｂ（青）等の表示要素データに分解して格納す
る。画像メモリのアドレスはリニヤアドレス（順次直線
的に連続する一次元のアドレス）になっており、この画
像メモリに上記表示要素データを格納するについては、
２種類の方式が知られている。１つは、図７に示すよう
に、同一画素の表示要素データを連続したアドレスに格
納する方法である。同図では、先頭アドレスＡＤから最
初の画素Ｐ₀の表示要素データＲ₀、Ｇ₀及びＢ₀が連
続して格納され、次に、二番目の画素Ｐ₁の表示要素デ
ータＲ₁、Ｇ₁及びＢ₁、さらに続いて、三番目の画素
Ｐ₂の表示要素データＲ₂、Ｇ₂及びＢ₂と順次格納さ
れる。図６の画像２３を構成する画素数を横Ｘ個、縱Ｙ
個とすれば、同図（ｘ，ｙ）の位置にある画素Ｐ_iの表
示要素データＲ_i、Ｇ_i及びＢ_iは、アドレスＡＤ＋３
×（Ｘ×ｙ＋ｘ）番地から＋１番地、＋２番地に順次格
納される。

【０００３】一方、他の方式は、図８に示すように、各
画素に対応する同一種類の表示要素データを連続したア
ドレスに格納する方法である。同図では、先頭アドレス
ＡＤから最初の画素Ｐ₀の表示要素データＲ₀、次に、
二番目の画素Ｐ₁の表示要素データＲ₁、・・・と順次
格納され、続いて、最初の画素Ｐ₀の表示要素データＧ
₀、次に、二番目の画素Ｐ₁の表示要素データＧ₁、・
・・、そしてさらに、最初の画素Ｐ₀の表示要素データ
Ｂ₀、次に、二番目の画素Ｐ₁の表示要素データＢ₁、
・・・と格納される。この場合、図６の（ｘ，ｙ）の位
置にある画素Ｐ _iの表示要素データＲ_i、Ｇ_i及びＢ_i
は、それぞれＡＤ＋（Ｘ×ｙ＋ｘ）番地、ＡＤ＋Ｘ×Ｙ
＋（Ｘ×ｙ＋ｘ）番地及びＡＤ＋２×Ｘ×Ｙ＋（Ｘ×ｙ
＋ｘ）番地に格納される。

【０００４】上記最初の方法は、各画素の表示要素デー
タを画素毎に一括して読み出し、または書き込み処理が
できるため、画像の部分的な表示色変換や幾何学的変換
などを行う際は高速な処理がなされる。

【０００５】また、２番目の方法は、各画素の表示要素
データを種類毎に一括して読み出し、または書き込み処
理ができるため、画像全体の色調を変換する等の処理が
高速に行えるという利点がある。

【０００６】

【発明が解決しようとする課題】しかしながら、画像全
体の色調を変換する等のために２番目の方法で各画素の
表示要素データを種類毎に連続して画像メモリに格納し
た後、今度はこれを用いて画像の部分的な表示色変換や
幾何学的変換などを行うとすると、１個の画素の各表示
要素データを、不連続なアドレスから個別に読み出さね
ばならぬため処理が著しく低下するという問題があっ
た。また、このことを避けるため、２番目の方法で画像
データが記憶されている補助記憶装置等から、その画像
データを読み出して、最初の方法で画素毎の表示要素デ
ータが連続するように画像メモリに格納しようとする
と、一旦各表示要素データの並べ変えを行ってから格納
処理に移らねばならず、補助記憶装置から画像メモリへ
のデータ転送に時間がかかり過ぎるという問題点も有し
ていた。これは、上記のように２番目の方法から最初の
方法へ転換する場合のみならず、逆の場合、即ち最初の
方法から２番目の方法へ転換する場合も全く同様に上記
の問題が発生する。特に画像メモリに対する一方のアド
レス方法がハードウエアで設定される構成となっている
場合には、これを他方のアドレス方法で処理することは
全くできない。

【０００７】本発明の目的は、画像メモリのデータ配列
を変えることなく、外部から入力されるアドレスを変換
するだけで、同一画素の複数種類の表示要素データ、ま
たは複数画素の同一種類の表示要素データいずれの場合
でも、一括して読み出し又は書き込みのできる画像メモ
リ装置を提供することにある。

【０００８】

【課題を解決するための手段】図１は、本発明のブロッ
ク図である。本発明は、画像を構成する画素データが複
数種類の表示要素データからなる画像データを入出力す
る画像メモリ装置を前提とする。

【０００９】記憶手段１は、複数のアドレス方法を有し
て前記画像を構成する画素データの複数種類の表示要素
データを記憶する。同手段１は、例えば複数のメモリチ
ップ等からなる。

【００１０】アドレス選択手段２は、記憶手段１に対し
て前記複数のアドレス方法の内いずれのアドレス方法に
よってアドレスするかを選択する。同手段は、例えばデ
コーダ、ラッチ等からなる。

【００１１】アドレス変換手段３は、アドレス選択手段
２の選択に基づいて、外部より入力されたアドレスを前
記複数のアドレス方法の内、記憶手段１に記憶される複
数種類の表示要素データの内の、例えば複数画素の同一
種類の表示要素データが１組となるように、または同一
画素の複数種類の表示要素データが１組となるように、
いずれか一つのアドレス方法によるアドレスに変換す
る。同手段２は、例えばアドレス・デコーダ等からな
る。

【００１２】データ入出力手段４は、アドレス変換手段
３にて変換されたアドレスに基づいて記憶手段１に記憶
される複数種類の表示要素データの中か所定の複数デー
タを一括して書き込み又は読み出す。同手段３は、例え
ばＣＰＵ(Central Processing Unit) 、双方向セレクタ
等からなる。

【００１３】

【作用】本発明では、アドレス選択手段２により、記憶
手段１が有する複数のアドレス方法の内１つのアドレス
方法が選択され、外部から入力されたアドレスが、アド
レス変換手段３により上記選択されたアドレス方法に基
づいて画素の同一種類の表示要素データを１組、または
同一画素の複数種類の表示要素データを１組とするアド
レスに変換される。そして、この変換されたアドレスに
基づいてデータ入出力手段４により記憶手段１に記憶さ
れる複数種類の表示要素データの中から所定の複数デー
タが一括して書き込み又は読み出される。

【００１４】これにより、画像メモリのデータ配列を変
えることなく、外部から入力されるアドレスを変換する
だけで、同一画素の複数種類の表示要素データ、または
複数画素の同一種類の表示要素データいずれの場合で
も、一括して読み出し又は書き込むことができる。

【００１５】

【実施例】以下、図面を参照しながら本発明の一実施例
について説明する。図２は、本発明の実施例の構成ブロ
ック図である。

【００１６】同図において、画像メモリ装置１は、アド
レス・デコーダ等からなるアドレス変換回路２、複数の
メモリチップ等からなるメモリ回路３、双方向セレクタ
４、ＣＰＵ等からなる制御回路５、デコーダ、ラッチ等
からなるアドレス変換モード保持レジスタ６から構成さ
れており、アドレスバスａ、データバスｄ、及びバスコ
ントロール信号線ｃを介して外部の画像プロセッサ７と
接続している。

【００１７】上記アドレス変換モード保持レジスタ６
は、画像プロセッサ７から入力する指令信号により２種
類のアドレス変換モードを、いずれか一方に切り換え
て、その切り換えたアドレス変換モードを示す信号ａ′
を制御回路５に出力する。

【００１８】制御回路５は、画像プロセッサ７から入力
するバスコントロール信号ｃ′により画像プロセッサ７
からのアクセスを検出し、アドレス変換モード保持レジ
スタ６から加わるアドレス変換モード信号ａ′に応じ
て、アドレス変換指令信号ｈ′をアドレス変換回路２へ
出力する。また、上記入力するバスコントロール信号
ｃ′により、画像プロセッサ７のアクセスが、読み出
し、書き込みのいずれであるかを判別し、その判別に基
づきデータバスｄとの接続方向の切り換え、及び上記ア
ドレス変換モードに応じてメモリ回路３との接続回路の
選択を指示する信号ｓを双方向セレクタ４へ出力する。
また、制御回路５は、バスコントロール信号ｃ′の指示
に基づいて、データの入力または出力を指示するタイミ
ング信号ｔをメモリ回路３へ出力する。

【００１９】アドレス変換回路２は、詳しくは後述する
が、制御回路５から加わるアドレス変換指令信号ｈ′に
基づいて、画像プロセッサ７から入力するアドレスデー
タを変換して、チップセレクト信号及び内部アドレスを
生成し、これらをメモリ回路３へ出力する。

【００２０】メモリ回路３は、アドレス変換回路２から
加わるチップセレクト信号により選択されたメモリチッ
プの上記内部アドレスのデータを、制御回路５から加わ
るタイミング信号ｔのタイミングで、双方向セレクタ４
から取り込んで格納、または双方向セレクタ４へ出力す
る。

【００２１】双方向セレクタ４は、制御回路５から加わ
る接続回路の選択指示信号に基づいてメモリ回路３と接
続する入出力ポートを選択し、同じく制御回路５から加
わる接続方向の切り換え指示信号に基づいて、データバ
スｄとの接続を入力方向に切り換え、データバスｄ上に
出力されているデータをメモリ回路３へ出力し、また
は、データバスｄとの接続を出力方向に切り換え、メモ
リ回路３から入力するデータをデータバスｄへ出力す
る。

【００２２】図３は、上記メモリ回路３及び双方向セレ
クタ４の詳細な構成を示す図である。同図において、メ
モリ回路３は、１２個のメモリチップ、メモリＭ１〜Ｍ
１２からなるメモリバンクを構成する。各メモリＭｊ
（ｊ＝１〜１２）は、Ｎバイト（Ｎ×８ビット）の記憶
容量を有し、０番地からＮ−１番地までＮ個の番地にそ
れぞれ１バイト（８ビット）のデータを格納する。メモ
リＭ１〜Ｍ４には、図６に示すＸ×Ｙ個の画素Ｐ₀〜Ｐ
_k（ｋ＝Ｘ×Ｙ−１）の表示要素データＲ₀〜Ｒ _kが格
納される。その格納順は、連続する４個のデータＲ₀〜
Ｒ₃がそれぞれメモリＭ１〜Ｍ４の０番地に、次に連続
する４個のデータＲ₄〜Ｒ₇がそれぞれメモリＭ１〜Ｍ
４の１番地にと、連続する４個のデータＲ_i〜Ｒ_i+3が
それぞれメモリＭ１〜Ｍ４のｎ番地（ｎ＝０〜Ｎ−１）
に順次格納される。また、メモリＭ５〜Ｍ８には表示要
素データＧ₀〜Ｇ_kが、メモリＭ９〜Ｍ１２には表示要
素データＢ₀〜Ｂ_kが格納される。その格納順は上記表
示要素データＲ₀〜Ｒ_kの場合と同様である。

【００２３】次に、双方向セレクタ４は、それぞれ８ビ
ット幅を有する１２個の入出力ポートＡ１〜Ａ１２を備
えており、それぞれメモリ回路３のメモリＭ１〜Ｍ１２
と接続している。また、双方向セレクタ４は、同じく８
ビット幅を有する４個の入出力ポートＢ１〜Ｂ４も備え
ており、この４個の入出力ポートＢ１〜Ｂ４は、内部で
は上記１２個の入出力ポートＡ１〜Ａ１２の内、選択さ
れた３個または４個のメモリＭｊに対応する３個または
４個のポートＡｊと接続し、外部に対しては３２ビット
幅のデータバスｄに接続する。

【００２４】図４(a) に、同一画素の複数種類の表示要
素データを一括して読み書きする際に画像プロセッサ８
から画像メモリ装置１に入力するアドレス信号の構成を
示す。同図(a) のアドレス信号は、第０ビット（ＬＳ
Ｂ）から第２３ビット（ＭＳＢ）までの２４ビット構成
となっており、下位２ビット（第０、１ビット）はアド
レス以外の信号に使用されるもので、この例のように表
示要素データＲ，Ｇ，Ｂをアクセスする場合には使用し
ない。以降、第２ビットから第２３ビットまでの２２ビ
ットをアドレスデータとし、第２ビットをアドレスデー
タの最下位ビットとして説明する。

【００２５】上記２２ビット構成のアドレスデータは２
²²のリニヤアドレス空間を構成し、各番地には、それぞ
れ同図(c) に示す８ビット構成のデータ「０」，Ｒ_i，
Ｇ_i，及びＢ_iからなる３２ビット・バウンダリの画素
データが割り当てられる。即ち、０番地にはデータ
「０」，Ｒ₀，Ｇ₀，及びＢ₀、そして次から最後の２
²²番地のデータ「０」Ｒ_k，Ｇ_k，及びＢ_kまで順次割
り当てられる。

【００２６】次に、図５(a) に、複数画素の同一種類の
表示要素データを一括して読み書きする場合のアドレス
信号の構成を示す。この場合も上記同様に２２ビット構
成のアドレスデータは２²²のリニヤアドレス空間を構成
し、各番地には、それぞれ同図(c) に示す８ビット構成
のデータＲ_i，Ｒ_i+1，Ｒ_i+2，及びＲ_i+3からなる３
２ビット・バウンダリの画素データが記憶される。即
ち、０番地のデータＲ₀，Ｒ₁，Ｒ₂，及びＲ₃から最
後の２²²番地のデータＢ_k-3，Ｂ_k-2，Ｂ_k-1，及びＢ
_kまで順次割り当てられる。

【００２７】上記構成の画像メモリ装置１により上記入
力する２種類のリニヤアドレスデータを、それぞれ内部
アドレスに変換して、同一画素の複数種類の表示要素デ
ータを一括して、または、複数画素の同一種類の表示要
素データを一括して入出力する動作を、再び図３、図４
及び図５を用いて説明する。

【００２８】先ず、同一画素の複数種類の表示要素デー
タを一括して処理する動作について説明する。図３の画
像メモリ装置１のアドレス変換モード保持レジスタ６に
は、画像プロセッサ７から、同一画素の複数種類の表示
要素データを一括して処理する旨が通知される。これに
より画像メモリ装置１のアドレス変換モードが、同一画
素の複数種類の表示要素データを一括してアクセスする
モードに設定される。次に、画像プロセッサ７から、リ
ニヤアドレスデータが０番地（２２ビット全てが
「０」）から２²²番地（２２ビット全てが「１」）まで
順次「１」インクリメントされて入力する。

【００２９】アドレス変換回路２は、アドレスデータの
下位２ビットｍをデコードして、図４(b) に示すように
３個のメモリＭｊを選択する、この選択信号により活性
化された（読み出し、書き込みが可能になった）３個の
メモリＭｊに、アドレスデータの上位２０ビットを内部
アドレスｎとして出力する。

【００３０】これにより、リニヤアドレスの０番地がア
クセスされたときは、ｍ＝０によりメモリＭ１、Ｍ５及
びＭ９が選択され、内部アドレスｎは０番地であるの
で、上記選択された各メモリＭ１、Ｍ５及びＭ９の０番
地からデータＲ₀，Ｇ₀，及びＢ₀が一括してアクセス
される（図３参照）。同様にして、リニヤアドレスの１
番地では、ｍ＝１によりメモリＭ２、Ｍ６及びＭ10が選
択され、内部アドレスｎは０番地のままであるので、上
記選択された各メモリＭ２、Ｍ６及びＭ10の０番地か
ら、今度はデータＲ₁，Ｇ₁，及びＢ₁が一括してアク
セスされる（図３参照）。このようにして、リニヤアド
レスの３番地（ｍ＝３）まで、即ちメモリＭ4 、Ｍ８及
びＭ12の０番地のデータＲ₃，Ｇ₃，及びＢ₃まで一括
してアクセスされた後、次のリニヤアドレスの４番地で
は、アドレスデータの下位２ビットがそれぞれ「０」と
なり、上位２０ビットの値が「１」インクリメントされ
る。これにより、ｍ＝０となって再びメモリＭ１、Ｍ５
及びＭ９が選択される。また、内部アドレスｎは１番地
となるので、上記選択された各メモリＭ１、Ｍ５及びＭ
９の１番地からデータＲ₄，Ｇ₄，及びＢ₄が一括して
アクセスされる。このようにして、リニヤアドレスの２
²²番地の、データＲ_k，Ｇ_k，及びＢ_kまで、アクセス
される。

【００３１】次に、複数画素の同一種類の表示要素デー
タを一括して入出力する動作を、図３及び図５を用いて
説明する。図３の画像メモリ装置１のアドレス変換モー
ド保持レジスタ６には、画像プロセッサ７から、複数画
素の同一種類の表示要素データを一括して処理する旨が
通知される。これにより画像メモリ装置１のアドレス変
換モードが、複数画素の同一種類の表示要素データを一
括してアクセスするモードに設定される。次に、画像プ
ロセッサ７から、リニヤアドレスデータが０番地から２
²²番地まで順次「１」インクリメントされて入力する。

【００３２】アドレス変換回路２は、今度はアドレスデ
ータの上位２ビットｍ′をデコードして、図５(b) に示
すように４個のメモリＭｊを選択し、そして、アドレス
データの下位２０ビットを内部アドレスｎ′として出力
する。

【００３３】これにより、リニヤアドレスの０番地がア
クセスされたときは、ｍ＝０によりメモリＭ１、Ｍ２、
Ｍ３及びＭ４が選択され、内部アドレスｎは０番地であ
るので、上記選択された各メモリＭ１、Ｍ２、Ｍ３及び
Ｍ４の０番地からデータＲ₀，Ｒ₁，Ｒ₂，及びＲ₃が
一括してアクセスされる（図３参照）。同様にして、リ
ニヤアドレスの１番地では、ｍ＝０のままであるので、
選択された４個のメモリＭは同じままであり、内部アド
レスｎが１番地となって、再び上記各メモリＭ１、Ｍ
２、Ｍ３及びＭ４の１番地から、データＲ₄，Ｒ₅，Ｒ
₆，及びＢ₇が一括してアクセスされる（図３参照）。
このように、４個のメモリＭ１、Ｍ２、Ｍ３及びＭ４が
選択されたまま、リニヤアドレスの番地が下位２０ビッ
ト全て「１」となるまで、即ち選択されているメモリＭ
１、Ｍ２、Ｍ３及びＭ４の最後の内部アドレスＮ−１番
地のデータＲ_k-3，Ｒ_k-2，Ｒ_k-1，及びＲ_kまでアク
セスされたあと、リニヤアドレスがさらに１番地進む
と、２２ビットのアドレスデータが「１」インクリメン
トによって下位２０ビットが全て「０」となり（ｎ′＝
０）、シフトによって上位２ビットが「１」インクリメ
ントされ、ｍ′＝１となる。これにより、次には４個の
メモリＭ５、Ｍ６、Ｍ７及びＭ８が選択される。そし
て、上記同様に内部アドレス０番地からＮ−１（＝２2
0）番地まで、即ちデータＧ₀，Ｇ₁，Ｇ₂，及びＧ₃
から、データＧ_k-3，Ｇ_k-2，Ｇ_k-1，及びＧ _kまでア
クセスされる。引き続き、アドレスデータが「１」イン
クリメントされて下位２０ビットが全て「０」となり
（再びｎ′＝０）、上位２ビットが「１」インクリメン
トされ、ｍ′＝２となる。これにより、最後の４個のメ
モリＭ９、Ｍ１０、Ｍ１１及びＭ１２が選択される。そ
して、データＢ₀，Ｂ₁，Ｂ₂，及びＢ₃から、データ
Ｂ_k-3，Ｂ_k-2，Ｂ_k-1，及びＢ_kまでアクセスされ
る。

【００３４】上述のように、画像プロセッサ７側から見
れば、いずれの方法でアクセスするかを通知し、その通
知したアクセス方法によりリニヤアドレスを出力のみ
で、所定のデータを一括して読み読み出し、または書き
込むことができる。

【００３５】本実施例では、メモリＭ１〜Ｍ１２を、独
立チップとしているが、これに限ることなく、１個のＲ
ＡＭを１２の領域に分割し、チップ選択信号に代えて各
領域の先頭アドレスを指定するようにし、内部アドレス
をその指定した先頭アドレスに対するオフセットアドレ
スとしても、同様の処理が実現できる。また、メモリの
分割は、１２個（または領域）と限ることなく任意に分
割してよい。また、画素の表示要素データをＲ（赤）、
Ｇ（緑）、Ｂ（青）の色要素データとしているが、この
ような色要素データに限ることなく、色相、彩度、明度
等の表示要素データの処理にも適用できる。

【００３６】

【発明の効果】本発明によれば、画像メモリのデータ配
列を変えることなく、外部から入力されるアドレスを変
換するだけで、同一画素の複数種類の表示要素データ、
または複数画素の同一種類の表示要素データいずれの場
合でも、一括して読み出し又は書き込みができるので、
一方のアクセス方式で処理を行ったのち、データの並べ
換え等の処理を経ることなく、直ちに他方のアクセス方
式による処理を容易に行うことができ処理の効率が向上
する。また、補助記憶装置等に記憶される表示要素デー
タが、いずれのアクセス方式によって一括処理される形
式のものであっても、データの並べ換え等の処理を経る
ことなく、直ちに転送処理が行われるためデータ転送の
処理が各段に向上する。

【図面の簡単な説明】

【図１】本発明のブロック図である。

【図２】本発明の一実施例の構成ブロック図である。

【図３】上記構成ブロック図のメモリ回路３及び双方向
セレクタ４の詳細な構成を示す図である。

【図４】(a) は、アドレス信号の構成図、(b) は、下位
２ビットの値ｍとメモリ選択の関係を説明する図、(c)
は、一括してアクセスされる表示要素データの構成図で
ある。

【図５】(a) は、アドレス信号の構成図、(b) は、上位
２ビットの値ｍとメモリ選択の関係を説明する図、(c)
は、一括してアクセスされる表示要素データの構成を示
す図である。

【図６】画像データの構成図である。

【図７】従来の表示要素データの格納状態の一例を示す
図である。

【図８】従来の表示要素データの格納状態の他の例を示
す図である。

【符号の説明】

１記憶手段２アドレス選択手段３アドレス変換手段４データ入出力手段

Claims

【特許請求の範囲】

【請求項１】画像を構成する画素データが複数種類の
表示要素データからなる画像データを入出力する画像メ
モリ装置において、複数のアドレス方法を有して前記画像を構成する画素デ
ータの複数種類の表示要素データを記憶する記憶手段
（１）と、該記憶手段（１）に対して前記複数のアドレス方法の内
いずれのアドレス方法によってアドレスするかを選択す
るアドレス選択手段（２）と、該アドレス選択手段（２）の選択に基づいて、外部より
入力されたアドレスを前記複数のアドレス方法の内いず
れか一つのアドレス方法によるアドレスに変換するアド
レス変換手段（３）と、該アドレス変換手段（３）にて変換されたアドレスに基
づいて前記記憶手段（１）に記憶される複数種類の表示
要素データの中から所定の複数データを一括して書き込
み又は読み出すデータ入出力手段（４）と、を有することを特徴とする画像メモリ装置。
【請求項２】前記アドレス変換手段（３）は、前記ア
ドレス選択手段（２）の選択に基づいて、前記記憶手段
（１）に記憶される複数種類の表示要素データの内、複
数画素の同一種類の表示要素データが１組となるように
アドレス変換することを特徴とする請求項１記載の画像
メモリ装置。
【請求項３】前記アドレス変換手段（３）は、前記ア
ドレス選択手段（２）の選択に基づいて、前記記憶手段
（１）に記憶される複数種類の表示要素データの内、同
一画素の複数種類の表示要素データが１組となるように
アドレス変換することを特徴とする請求項１又は２記載
の画像メモリ装置。