CN100437822C - 半导体存储装置 - Google Patents

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Abstract

一种半导体存储装置，能够同时访问多个地址而不增加电路面积和布线面积。通过两级字线和分字线选择一行存储器单元。通过X[i:0]、Y[j:0]和Z[k:0]指定地址。给在一个存储器阵列中排列的分字线选择器交替地提供选择信号的两个根信号。启用选择信号的两个根信号中的一个以选择分字线选择器。启用在整个半导体存储装置中的选择信号的8个根信号以同时访问八个地址。

Description

半导体存储装置
技术领域
一般地说本发明涉及一种半导体存储装置，特别涉及一种能够同时访问(access)多个地址的半导体存储装置。
背景技术
数字图像输出设备比如数字彩色复印机通过这个设备的读取单元读取图像作为R(红色)、G(绿色)和B(蓝色)的数据。数字图像输出设备输出这种数据作为C(青色)、M(品红色)和Y(黄色)的数据给这个设备的打印单元。因此，在数字图像输出设备的图像处理中，对图像数据执行从RGB彩色空间到CMY彩色空间的坐标变换。在这个坐标变换过程中，需要考虑扫描仪的输入特性和绘图仪的输出特性，不能以简单的方式计算经转换的坐标值。常规地，使用三维查询表(在下文中称为LUT)。然而，根据RGB数据的位(bit)宽的不同，要求较大的容量来配置LUT。例如，在R数据、G数据和B数据分别以8位的宽度表示时，要求28×28×28的位用于LUT的容量。
通常，为了降低LUT的容量，彩色转换处理如下地执行。彩色转换处理单元90的转换配置在附图15中示意性地示出。这种彩色转换处理单元90包括彩色转换数据存储区91和校正操作单元92。通过R的高4位形成的C数据、M数据和Y数据作为地址事先写在彩色转换数据存储区中。通过G的高4位形成的C数据、M数据和Y数据作为地址事先写在彩色转换数据存储区中。通过B的高4位形成的C数据、M数据和Y数据作为地址事先写在彩色转换数据存储区91中。如附图15所示，准备三个彩色转换处理单元90分别用于到C数据的转换、到M数据的转换和到Y数据的转换。因此，在相应的彩色转换处理单元90中的三个彩色转换数据存储区91分别对应于到C数据的转换、到M数据的转换和到Y数据的转换的相应的LUT。
通过扫描仪(未示)读取的8位的二进制数字数据中的高4位的R数据、高4位的G数据和高4位的B数据用于通过使用彩色转换数据存储区91读取数据。即，在这时，一个所读取的数据线对应于通过R、G和B数据的高4位所指定的基地址(base address)，而其它的所读取的数据线对应于基于该基地址所选择的预定地址。附图16所示为基于基地址(z，y，x)选择的并用于读数据处理的多个地址的一个实例。
在访问基于通过R、G和B的高4位数据指定的基地址(z，y，x)的青色存储区时，选择通过附图16的“0”所指示的基地址，并选择通过将“1”添加到一个、二个和构成该基地址的所有的x，y和z中所确定的多个地址(附图16的①至⑦所指示)。换句话说，包括例如定义一个立方体的基地址(z，y，x)的八个地址被选择，如附图16所示。对应于所选择的多个地址的数据从青色存储区中读取。这个读取的数据是大体的信息，因为所读取的数据基于R数据、G数据和B数据的高4位数据。
此后，为了获得精确的信息，使用R数据、G数据和B数据的低4位数据。校正操作单元92通过使用该数据执行校正算术操作。以这种方式，可以获得关于包括在由八个地址所定义的附图16的立方体中的青色的数据的精确的信息，并可以抽取关于执行色彩转换的数据。
以获得青色数据的相同方式，彩色转换处理单元90执行彩色转换处理以获得M数据和Y数据。一般使用对应于八个地址的数据，但在本领域中也使用对应于6个地址的数据。
一般地，上述的彩色转换数据存储区由多个RAM形成。常规的RAM的一个实例在附图17中示出。在本实例中，RAM是静态RAM，存储器单元通过两级选择，即通过字线和分(division)字线。
RAM 100包括具有相同的单元配置的多个存储器阵列101(第1块至第a块)。在每个存储器阵列101中，“c”数量的字线WL通过分字线选择器102分别连接到分字线DWL。其数量为“b”的存储器单元连接到每个分字线DWL。每个存储器单元103(MC)对应于一个位。在每个列上，存储器单元103连接到一对位线BL和BLB，以便定位于位线对BL和BLB之间。每个位线BL和BLB中的一端连接到预充电电路104。位线BL和BLB通过列选通器(gate)105连接到一对数据线DL和DLB。每对数据线DL和DLB通过读出运算放大器106和写缓冲器107连接到数据输入/输出电路108。
在RAM 100中，数据从每个存储器阵列101的存储器单元103中读取并将数据写在每个存储器阵列101的存储器单元103中。这种读/写操作基于从地址输入电路111和内部控制电路112发送给行译码器109和列译码器110的地址信号和控制信号执行。换句话说，地址输入电路111和内部控制电路112基于在附图17中的通过CEB、WEB和ADD[h:0]所指示的外部信号将地址信号和控制信号发送给行译码器109和列译码器110。列选通器105的开通/关断受从列译码器110输出的选择信号G[a-1:0]控制。在操作时，作为选通信号的选择信号G[0]至G[a-1]分别逐个输入到第1存储器阵列至第a存储器阵列。“a”数量的选通信号中的一个信号上升以使可以仅选择数量“a”的选通信号中的一个。
连接了“b”数量的存储器单元103的一个分字线DWL在每个存储器阵列101中形成了一个字。因此，具有这种配置的RAM具有a ×c(字)×b(位)的容量。
在附图17中，ADD[h:0]作为地址输入电路111的输入端(“h”等于或大于“2”)示出。然而，三种类型的地址X[i:0]、Y[j:0]和Z[k:0]也可以用作地址输入端。在这种情况下，地址X通过行译码器109译码，以及地址Y和Z通过列译码器110译码。
在所有的“i”、“i”和“k”都是“1”时，“c”是“4”和“a”是“16”。附图18A所示为具有“a×c”个字的存储区的RAM的地址排列的一个实例。这个RAM具有每个形成一个字的相应的块。如附图18B所示，对应于一个字的一个块115被配置成包括一个字线选择器102和具有“b”数量的连接到这个分字线DWL的存储器单元的分字线DWL。
从地址输入端X[i:0]、Y[j:0]和Z[k:0]输入的地址由(z，y，x)表示。在同时使用对应于通过将“1”添加到一个、二个和所有的“x”、“y”和“z”中形成的并包括基地址(z，y，x)的八个地址的数据的情况下(参考附图16)，同时要求对应于由附图18A的“0”至“⑦”所示的八个块的数据。在本实例中，(z，y，x)＝(00，00，01)指示Z[1]＝Z[0]＝0，Y[1]＝Y[0]＝0和X[1]＝X[0]＝1。
然而，在具有附图17所示的配置的RAM的情况下，八个指定的地址对应于彼此相邻的块，如附图18A所示。此外，在这种情况下，每对位线BL和BLB由块共享。因此，对应于八个地址的数据不能在一个周期中同时读取。作为一个实例，为了同时使用对应于八个地址的数据，使用八个RAM，例如，在写时，将相同的数据写在八个RAM中的每个的相同地址中，在读时，从相应的RAM的相应的不同地址中输出数据。然而，在这种情况下，整个芯片区变得较大。
作为另一实例，为了使用与八个地址对应的数据，每个具有如在附图18A中所示的RAM的容量的八分之一(即具有a×c＝4×2的容量)的八个其它RAM被使用。在附图19A中，由X地址、Y地址和Z地址指定的附图18A的块115分别分配给八个RAM，每个RAM具有a×c＝4×2的容量。即，通过这个地址分配，同时访问的八个地址的块115分别分配给八个RAM。在本实例中，在附图19A中所示的“0”至“⑦”对应于在附图18A中所示的“0”至“⑦”。为了同时访问八个RAM的八个地址比如在附图19A中所示的“0”至“⑦”，在八个RAM外部的外围电路可以对地址译码，如附图19B所示。
应用这种配置，可以同时使用对应于八个地址的数据而不改变总的RAM的容量。然而，在这种情况下，RAM被划分为八个块组，以使每个块组需要特定的控制电路。结果，使用多个控制电路。此外，要求在八个块组和外部地址译码器之间的连接的布线面积，因此整个面积变大。
此外，为了同时访问八个地址，仅对于输入使用要求“8×b”个发送和接收数据的导线，在考虑输出使用时发送和接收数据的导线的这个数量增加两倍。因此，整个面积变大。
为了同时访问八个地址，日本专利申请公开No.6-349268公开了一种能够执行写操作以同时将数据写在属于一行地址的并处于任意范围中的多个连续存储器单元的半导体存储装置。此外，日本专利申请公开No.5-113928公开了一种图像存储设备，该图像存储设备能够转换地址，并且对应于相同的像素的多种显示元件的数据的情况下或者在对应于多个像素的相同种类的显示元件的数据的情况下，能够同时访问多个存储器单元。
在这两种现有技术中，可以同时访问多个地址。然而，对多个地址的同时访问限于一行地址。这些现有技术的目的不同于本发明的目的，本发明的目的是同时访问基于基地址(z，y，x)选择的多个地址。
本发明的概述
本发明的一个目的是提供一种能够同时访问多个地址而不增加电路面积和布线面积的半导体存储装置。
根据本发明的一方面，提供一种半导体存储装置，其中通过字线级和分字线级选择一行存储器单元，包括：
每个包括以矩阵排列的多个存储器单元的存储器阵列；
用于相应行的存储器单元的字线；
每个都连接到在对应于一个字的一行中排列的存储器单元的分字线；
分别选择分字线的分字线选择器，该分字线通过分字线选择器分别连接到相应的字线；
从存储器单元中读取数据并将该数据写到分别连接到位线对的存储器单元的位线对；
分别连接到位线对的列选通器；
通过列选通器分别连接到位线对以传输数据的数据线对
分别连接到数据线对用于数据写的写缓冲器；
分别连接到数据线对用于读数据的读出运算放大器；和
通过写缓冲器和读出运算放大器分别连接到数据线对的数据输入/输出电路，
其中输入地址数据通过地址数据X[i:0]、Y[j:0]和Z[k:0]指定，用于选择分字线选择器的选择信号的两个根(root)信号交替地提供给在一个存储器阵列中排列的分字线，以及启用(enable)选择信号的两个根信号中的一个，以选择在一个存储器阵列中的一个分字线选择器，和
启用在整个半导体存储装置中的选择信号的八个根信号(root)，以在通过输入地址数据X[i:0]、Y[j:0]和Z[k:0]指定地址(z，y，x)时，同时访问(z，y，x)、(z，y，x+1)、(z，y+1，x)、(z，y+1，x+1)、(z+1，y，x)、(z+1，y，x+1)、(z+1，y+1，x)和(z+1，y+1，x+1)的八个地址。
用于选择分字线选择器的选择信号的四根信号可以提供给在一个存储器阵列中排列的分字线，以及可以启用选择信号的四个根信号中的一个，以选择在一个存储器阵列中的一个分字线选择器。
通过这种半导体存储装置，可以同时访问在一个RAM中的八个地址，并且与常规的配置相比，减小了电路面积和布线面积。
根据本发明的另一方面，可以启用在整个半导体存储装置中的选择信号的四个根信号，以使在通过输入地址数据X[i:0]、Y[j:0]和Z[k:0]指定地址(z，y，x)时，可以同时访问(z，y，x)、(z，y，x+1)、(z，y+1，x)和(z，y+1，x+1)的四个地址。
通过这种半导体存储装置，可以同时访问在一个RAM中的四个地址，并且与常规的配置相比，减小了电路面积和布线面积。
根据本发明的另一方面，半导体存储装置进一步包括分别提供在写缓冲器和数据输入/输出电路之间和在读出运算放大器和数据输入/输出电路之间的选择器，以使数据输入/输出电路总是一对一地分别对应于(z，y，x)、(z，y，x+1)、(z，y+1，x)、(z，y+1，x+1)、(z+1，y，x)、(z+1，y，x+1)、(z+1，y+1，x)和(z+1，y+1，x+1)的八个地址，并且通过选择器总是分别发送和接收与八个地址一对一地对应的相应的输入数据和输出数据。
通过这种半导体存储装置，对应于基于地址(z，y，x)确定的相应的八个地址的数据输入和数据输出指定到相应的数据输入/输出电路，因此不需要提供附加的外部电路，并且外部布线面积可以被减小。
根据本发明的另一方面，在地址(z，y，x)的z、y和x中的至少一个是可允许的最大值时，对应于具有可允许的最大值的z、y和x中的至少一个的z+1、y+1和x+1中至少一个转换为“0”以同时访问八个地址。
通过这种半导体存储装置，可以减小电路面积和布线面积。
根据本发明的另一方面，该半导体存储装置进一步包括用于选择其中同时访问八个地址的第一模式或者其中访问单个地址的第二模式的选择装置。
通过这种半导体存储装置，在仅写一个地址时，不需要准备与在其它的地址中已经写的数据相同的数据，以防止其它的地址的数据被改变。
附图说明
附图1所示为根据本发明的第一实施例的RAM配置的示意图。
附图2所示为a×c＝16×4的存储器阵列的地址排列，其中地址值“00”转换为“0”，地址值“01”转换为“1”，地址值“10”转换为“2”，地址值“11”转换为“3”，以便表示由X[1:0]、Y[1:0]和Z[1:0]确定的地址(z，y，x)。
附图3A所示为根据第一实施例的地址排列的一个实例，其中为每两个横向块选择一个地址。
附图3B所示为另一表示的附图3A的地址排列。
附图4A所示为在基地址(z，y，x)是(0，0，0)时附图3A的地址排列的访问位置。
附图4B所示为在基地址(z，y，x)是(1，1，0)时附图3A的地址排列的访问位置。
附图4C所示为在基地址(z，y，x)是(2，2，1)时附图3A的地址排列的访问位置。
附图4D所示为在基地址(z，y，x)是(1，1，1)时附图3A的地址排列的访问位置。
附图5所示为列译码器的内部配置。
附图6所示为行译码器的内部配置。
附图7所示为与常规的RAM相关的地址排列。
附图8所示为附图1的RAM的地址排列的一个实例。
附图9所示为另一表示的附图8的地址排列。
附图10所示为根据本发明的第二实施例的RAM的一部分。
附图11所示为第三实施例的选择信号线的RAM的一部分。
附图12所示为第三实施例的行译码器的配置的实例。
附图13所示为第三实施例的列译码器的配置的实例。
附图14A所示为根据本发明的第六实施例的地址排列的实例。
附图14B所示为另一表示的附图14A的地址排列。
附图15所示为在相关技术中包括多个存储器阵列的色彩转换数据存储器区。
附图16所示为其中基于基地址选择的数据访问的多个地址的地址选择。
附图17所示为在相关技术中的RAM。
附图18A所示为在相关技术中具有(a×c)个字的存储区的存储器阵列的地址排列的实例。
附图18B所示为附图18A的存储器阵列中的对应于“b”个位的一个块。
附图19A所示为在相关技术中在包括每个具有(a×c＝4×2)的面积的八个区域的RAM中的地址排列的实例。
附图19B所示为在附图19A中所示的RAM的电路配置的示意图。
优选实施例的详细描述
参考附图描述本发明的实施例。
附图1所示为根据本发明的第一实施例的RAM 10的方块示意图。RAM10包括具有相同的单元配置的多个存储器阵列1(对应于第1块至第a块)。在每个存储器阵列1中，“c”数目(number)的字线WL通过分字线选择器2分别连接到分字线DWL。形成一个字的“b”数量的存储器单元3(MC)连接到每个分字线DWL。在每个列地址上，存储器单元3连接到一对位线BL和BLB以定位在位线BL和BLB之间。位线BL和BLB的一端连接到预充电电路4。
相应的位线对BL和BLB通过相应的列选通器5连接到相应的数据线对DL和DLB。具有这些数据线对的第1至第8数据线组8如附图1所示地排列。每对数据线DL和DLB通过读出运算放大器9和写缓冲器11连接到数据输入/输出电路12。
在RAM 10中，根据外部信号，每个存储器阵列1的存储器单元3的地址信号和控制信号从地址输入电路14和内部控制电路13发送给行译码器7和列译码器6。以这种方式，基于地址信号和控制信号控制各种操作比如从在存储器阵列1中的存储器单元3中读数据和将数据写到在存储器阵列1中的存储器单元3中。
在本实例中，三种类型的地址数据即地址X[1:0]、Y[1:0]和Z[1:0](也称为X、Y和Z)输入到地址输入电路14的输入端中，行译码器7对地址数据X和地址数据Y进行译码，列译码器6对地址数据X和地址数据Z进行译码。
如在附图18中的地址排列一样，附图2显示了在X[1:0]、Y[1:0]和Z[1:0]的情况下的地址排列。在附图2的这种地址排列中，地址值“00”转换为“0”，地址值“01”转换为“1”，地址值“10”转换为“2”，地址值“11”转换为“3”。在附图2中，在图中在左边上升的斜线的块对应于与在附图16中相同的方式基于基地址(z，y，x)＝(1，1，1)选择的八个地址。为了同时从这八个地址中读数据，需要访问在图中加斜线的块的八个地址。
为了实现本发明的目的，属于其中同时进行了读操作的八个所选择的地址的存储器单元3不应该共享位线对BL和BLB。为此，附图2的地址排列被改变到例如附图3A的地址排列。存在分配(distributing)地址的几种模式，但在附图3A所示的地址排列中，从相对于附图3A的横向的每两个块中选择一个地址。如附图2的实例那样，在附图3A中画在左边斜线上升的块对应于基于在附图16中所示的立方体选择的八个地址。在附图3B中，与附图3A的地址排列相同的地址排列以另一方式示出。
在附图4A至4D中，在这些附图的基地址彼此不同的情况下示出了八个所选择的地址的分布的实例。附图4A、4B、4C和4D分别对应于基地址(z，y，x)＝(0，0，0)、(1，1，0)、(2，2，1)和(1，1，1)。在附图4A至4D的每个附图中，0至⑦对应于附图16和18A中所示的0至⑦。从附图4A至4D可以理解，所访问的地址的位置大致分为两种类型。
在附图4A和4B中，在行译码器的左右侧的每侧上，所访问的地址排列在相同的行上，因此一个字线WL在行译码器的左右侧的每侧上需要上升。在另一方面，在附图4C和4D中，在行译码器的左右侧的每侧上，所访问的地址排列在不同的行上。具体地说，在附图4C中，在行译码器的左右侧的每侧上，地址排列在两个上部的行中。在附图4D中，在行译码器的左侧上，地址排列在两个上部的行中，而在附图4D的行译码器的右侧上，地址排列在两个下部的行中。在附图4C和4D的情况下，在行译码器的左右侧的每侧上两个字线WL需要上升(rise)。
在附图17所示的常规的RAM的情况下，在位于行译码器的相同侧上的两个字线WL同时上升时，分字线102的选择信号G[a-1:0]启用，使两个分字线DWL在一个存储器阵列101中同时上升。因此，存在的问题是该数据通过位线对BL和BLB彼此冲突。为了解决这种问题，根据本发明的第一实施例，如附图1所示，使用关于分字线选择器2的选择信号GA[a-1:0]和GB[a-1:0]的两种类型的根信号GA和GB，并逐行地交替地连接到在纵向方向上排列的分字线选择器2。通过这种配置，在每个存储器阵列1中，使关于选择信号GA[a-1:0]和GB[a-1:0]的根信号GA和GB中的一个上升，或使关于选择信号GA[a-1:0]和GB[a-1:0]的根信号GA和GB都不上升。以这种方式，即使在行译码器的一侧上使两个字线WL同时上升，仍然可以避免数据的冲突。
在如附图1所示的RAM 10的情况下，排列8组数据线DL和DLB。将数据线DL和DLB的这种排列应用到其中从在横向方向上排列的块中选择一个地址的地址排列，如附图3A所示。在这种实例中，位于在相应的“b”数量的列上的存储器单元3连接到每个分字线DWL，并且如果a＝16，则对应于两个块的存储器单元3连接到数据线DL和DLB的每个组中。此外，对应于“b”个位的读出运算放大器9和写缓冲器11也连接到数据线DL和DLB的每组上。
在启用关于从列译码器6中输出的选择信号GA[a-1:0]和选择信号GB[a-1:0]的GA或GB时，列选通器5释放在位线对BL和BLB和数据线DL和DLB之间的选通器。在选择信号GA[a-1:0]和选择信号GB[a-1:0]两者都不启用时，预充电电路4对位线对BL和BLB进行预充电。在一个存储器阵列1中，列译码器6根据地址值(z，y，x)使关于选择信号根(root)GA[a-1:0]的类型GA和关于选择信号根GB[a-1:0]的类型GB启用。在GA[a-1:0]和GB[a-1:0]中的启用的选择信号根(即选择信号)输入到包括从第1至第a块中选择的八个访问地址的块中。行译码器7根据地址值(z，y，x)使在行译码器7的每侧上的一个字线WL或者在行译码器7的每侧上的两个字线WL上升。
在第一实施例中，行译码器7定位在RAM 10的中心部分上。即，行译码器7的每侧具有相同数量的存储器阵列1。在本实例中，如果所有的存储器阵列1都排列在行译码器7的一侧上，则最多需要四个字线WL上升，仅仅关于选择信号根GA[a-1:0]和选择信号根GB[a-1:0]的选择信号类型的根信号GA和GB不能避免在位线上的数据冲突。为了避免这种数据冲突，行译码器7定位在RAM 10的中心部分上，如附图1所示。如果列译码器6连接到附图1的所有的存储器阵列1中的每个存储器阵列，则行译码器7需要定位在RAM 10的中心部分上。
附图3A的地址排列的列译码器6的电路配置的实例在附图5中示出，附图3A的地址排列的行译码器7的电路配置的实例在附图6中示出。在本实例中，假设“a”是“16”，并且“c”是“4”。在这些电路配置中，通过列译码器6对地址输入X[1:0]和Y[1:0]译码，而通过行译码器7对地址输入Z[1:0]译码。
在附图3A和3B和4A至4D中，基地址(z，y，x)的z、y和x的值等于或小于“2”。在附图7至9的实例中，基地址(z，y，x)的z、y和x中的一个是“3”。从(0，0，0)至(4，4，4)的地址排列的实例在附图7中示出(附图7所示为与附图17的常规的RAM 100相关的地址排列)。在这种情况下，要求三个输入地址数据X[2:0]、三个输入地址数据Y[2:0]和三个输入地址数据Z[2:0]，并且执行地址值转换以使“000”转换为“0”，“001”转换为“1”，“010”转换为“2”，“011”转换为“3”，和“100”转换为“4”，以便通过(z，y，x)表示地址。在附图7中，在其上画了在左侧斜线上升的块对应于以如附图16所示的方式基于基地址(z，y，x)＝(3，3，3)选择的八个地址。
与附图18A的情况类似，在附图7的情况下，每组四个所选择的地址对应于彼此相邻的块。在相同列上的每两个块共享位线对BL和BLB，以使对应于八个地址的数据不能在一个周期中被读取。
附图8(与本发明的第一实施例相关)所示为附图7的地址排列的变型实例。在附图8中，在其上画了在左侧斜线上升的块对应于以与附图16相同的方式基于基地址(z，y，x)＝(3，3，3)选择的八个地址。在附图8的实例中，附图1的“a”是“24”，附图1的“c”是“9”。此外，如附图8所示，包括在一个存储器阵列1中排列的分字线的三个块连接到每个数据线组8。为了形成能够同时访问多个地址的地址排列，这种地址排列需要包括在对应于不需要的地址值“5”的块(由在右侧斜线上升所指示)。地址值“5”是从X、Y或Z的地址“101”中转换的值。在实际使用中，不访问具有地址值“5”的地址，因此从设计上可以省去地址值z是5的列。
附图8的地址排列以另一方式在附图9中示出。如上文所述，附图7的地址排列需要三个输入地址数据X[2:0]、三个输入地址数据Y[2:0]和三个输入地址数据Z[2:0]。在另一方面，在附图8和9的地址排列中，基地址(z，y，x)(即对应于附图16的“0”的地址)具有从(0，0，0)至(3，3，3)的范围的地址值，因此可以访问对应于从(0，0，0)至(4，4，4)的范围的所要求的地址值的地址。因此，在附图8和9的实例中，两个输入地址数据X[1:0]、两个输入地址数据Y[1:0]和两个输入地址数据Z[1:0]就足够。
在附图8中所示的地址排列的面积大于在附图7中所示的地址排列的面积。然而，在使用每具有全部容量的一部分的八个RAM(存储器阵列)的情况下，附图7的地址排列不能划分为每个具有如上文参考附图19A和19B所描述的相同的容量的八个部分，并且具有附图7的这个全部容量的八分之一的RAM(存储器阵列)不可用。为此，需要使用每个具有比全部容量的八分之一更大的容量的RAM(存储器阵列)。此外，在考虑布线面积时，在附图8中所示的地址排列所要求的整个面积变成小于在附图7中所示的地址排列所要求的整个面积。因此，在整个面积方面附图8的地址排列更加有利。
根据具有上述配置的第一实施例的RAM，可以同时访问八个地址，即可以同时从八个地址读数据或将数据写到其中。在实际配置这个RAM时，不增加电路面积和布线面积。
下文描述本发明的其它的实施例，在下文中，与第一实施例相同的参考标号表示与第一实施例相同的部件。
接着，描述本发明的第二实施例。基于附图16的立方体确定的八个地址所指定给的块根据基地址值(z，y，x)变化。所指定的块的这种变化可以从在通过附图4A至4D的所选择的块与附图4A至4D的“0”至“⑦”所指示的块的差别中看出。在附图1所示的RAM 10的配置中，对应于地址(z，y，x)的数据输入到预定的“b”-位数据输入/输出电路12中或从中输出(例如，位于在附图1的下部和最左部分中)，在另一场合对应于地址(z，y，x+1)的数据输入到相同的预定的“b”-位数据输入/输出电路12中或从中输出，以及在其它场合对应于其它的地址的其它数据根据基地址(z，y，x)的值输入到相同的预定的“b”-位数据输入/输出电路12中或从中输出。然而，在这种情况下，使用这个RAM 10不方便。
根据本发明的第二实施例，在如附图10所示的读出运算放大器9/写缓冲器11和RAM 10之间排列8组总线DLSET_DIO以解决这种不方便。每组总线DLSET_DIO包括“b”数量的信号线。此外，选择器19排列在每个数据输入/输出电路12和总线DLSET_DIO之间。基于来自地址输入电路12的输入，选择器19选择对应于预定的地址的数据，并允许所选择的数据通过选择器19。通过这种配置，对应于地址(z，y，x)的数据总是输入到对应于“b”数量的数据输入/输出电路12的某一组中或从中输出，而对应于地址(z，y，x+1)的数据总是输入到另一组“b”数量的数据输入/输出电路12中或从中输出。至于“b”数量的数据输入/输出电路12的其它的组，对应于预定地址的数据输入到预定的组的“b”数量的数据输入/输出电路12中或从中输出。
接着，描述本发明的第三实施例。在需要重写其中可以同时读和写八个地址的数据的在附图1所示的RAM中的单个地址的数据时，总是需要准备对应于八个地址的数据，输入在这个单个重写的地址中重写的数据，以及输入每个对应于在其它的七个地址中已经写的数据的其它的七个地址的数据，以便防止在其它的七个地址中已经写的数据被改变。为了解决这个问题，根据本发明第三实施例，提供了一种选择端，这种选择端能够启用从同时读或写八个地址的数据的第一操作模式和读或写单个地址的数据的第二模式中选择操作模式。
附图11所示为根据本发明的第三实施例添加到附图1中所示的配置中的选择端SEL的配置。为了简明，在附图11中仅示出了内部控制电路13、地址输入电路14、列译码器26和行译码器27。选择端SEL连接到列译码器26和行译码器27。从RAM 10的外部提供的选择信号通过选择端SEL提供给列译码器26和行译码器27。
附图12所示为行译码器27的内部配置。在这个行译码器27中，访问八个地址的第一行译码器37A使信号线MWL[c-1:0]中的一个或两个信号线上升，而使信号线MWL[c-1:0]′中的一个或两个信号线上升。同时，访问单个地址的第二行译码器37B使信号线SWL[c-1:0]和信号线SWL[c-1:0]′中的一个信号线上升。信号线MWL[c-1:0]、信号线MWL[c-1:0]′、信号线SWL[c-1:0]和信号线SWL[c-1:0]′分别连接到选择器31。在本实例中，在SEL＝0时，在信号线MWL[c-1:0]和MWL[c-1:0]′侧的信号被选择，而在SEL＝1时，在信号线SWL[c-1:0]和SWL[c-1:0]′侧的信号被选择。
附图13所示为列译码器26的内部配置。在这个列译码器26中，访问八个地址的第三译码器46A使信号线MGA[a-1:0]中的八个信号线上升，而使信号线MGB[a-1:0]中的八个信号线上升以便访问对应于八个地址的块。同时，访问单个地址的第四译码器46B使信号线SG[a-1:0]中的一个信号线上升。信号线MGA[a-1:0]和MGB[a-1:0]分别连接到选择器41。信号线SG[a-1:0]连接到信号线GA[a-1:0]和GB[a-1:0]连接到其中的选择器41以使在SG[a-1:0]的符号[]里面的参考标号对应于GA[a-1:0]和GB[a-1:0]的相同参考编号，如附图13所示。在访问单个地址时，使单个字线上升，以便即使在符号[]里面具有相同的参考标号的信号线GA和GB上升，这种配置仍然没有问题。在本实例中，在SEL＝0时，在MGA和MGB侧的信号被选择，而在SEL＝1时，在SG侧的信号被选择。
如上文所述，在第三实施例中，选择端SEL和列译码器26和行译码器27以上文所述的方式排列，以使可以选择同时访问八个地址的第一模式或者访问单个地址的第二模式。因此，根据操作的需要，可以访问单个地址而不执行麻烦的控制。
在第三实施例中，在访问在如附图3A和3B中所示的地址排列中的单个地址时，两个输入地址数据(或两个地址输入端)X[1:0]、两个输入地址数据Y[1:0]和两个输入地址数据Z[1:0]就足够。在另一方面，在同时访问在附图8中所示的地址排列中的八个地址的情况下，在基地址(z，y，x)是最大值(3，3，3)时，可以访问高达通过将“1”添加到每个基地址值(3，3，3)中产生的地址值(4，4，4)。然而，在附图8中所示的地址排列中，在访问单个地址时，需要使用三个输入地址数据X[2:0]、三个输入地址数据Y[2:0]和三个输入地址数据Z[2:0]。
接着，描述本发明的第四实施例。在附图3A和3B中所示的地址排列中，不存在具有地址值“4”的地址。因此，不将具有地址值“3”的地址应用到在附图3A和3B中所示的地址排列中。为解决这个问题，提供一种访问具有地址值“0”的地址而不访问具有地址值“4”的地址的方法。通过配置在附图5中所示的列译码器和在附图6中所示的行译码器根据第四实施例的这种访问方法可以应用到在附图3A和3B中所示的地址排列中以使用具有地址值“3”的基地址(z，y，x)。
此外，在第四实施例中，对于在附图8中所示的地址排列，在(z，y，x)的最大可允许的基地址值是“4”时，不使用通过将“1”添加到包括地址值“4”的基地址中产生的地址值“5”。在这种情况下，不访问具有地址值“5”的地址，而是访问具有地址值“0”的地址。即，在z、y、x的基地址值“4”的情况下，将“z+1”转换为“0”，将“y+1”转换为“0”，以及将“z+1”转换为“0”。通过配置在附图5中所示的列译码器和在附图6中所示的行译码器根据第四实施例的这种访问方法可以应用到在附图8中所示的地址排列中以使用具有地址值“4”的基地址(z，y，x)。
接着，描述本发明的第五实施例。为了实现允许同时读或写八个地址的数据的RAM，可以使用下面的另一方法。在第一实施例的RAM 10中在行译码器7的一侧在最多四个字线WL上升的情况下，在位线BL上数据彼此冲突。为了解决这个问题，根据第五实施例，给在一个存储器阵列1中排列的分字线选择器定位从列译码器6中输出的分字线选择器的选择信号的根信号，以使选择信号的四个根信号分别独立地提供给在一个存储器阵列1中排列的四个分字线选择器(这种配置在该附图中没有示出)。此外，在第五实施例中，RAM 10可以被配置成使在行译码器的每侧上的一个、两个或四个字线WL同时上升。这种配置可以对应于附图4A至4D的地址排列，其中行译码器省去了。
接着，描述本发明的第六实施例。在不要求非常高的高速操作时，可以使用允许同时访问四个地址的RAM而不使用允许同时访问八个地址的RAM。在允许同时访问四个地址的RAM的情况下，发送数据的布线变为允许同时访问八个地址的RAM的布线的一半，因此，减少了布线面积。如附图19A所示，c×a＝2×8的一个RAM被配置成包括符号“0”和“④”的RAM。以相同的方式，另一RAM被配置成包括“①”和“⑤”的RAM，另一RAM被配置成包括“②”和“⑥”的RAM，以及再一RAM被配置成包括“③”和“⑦”的RAM。然而，在使用四个RAM的情况下，在RAM里面的控制电路重叠，并且需要将四个RAM连接到外部地址译码电路的布线面积，由此导致芯片面积的增加。
在另一方面，根据本发明的第六实施例，提供一种允许以与允许同时读和写八个地址的数据的RAM相同的方式同时读和写四个地址的数据的RAM。在第六实施例中的RAM的电路配置与在附图1中所示的RAM的电路配置基本相同。然而，第六实施例的RAM与在附图1中所示的RAM不同之处在于用于选择分字线的同时启用的信号线的数量是4而不是8，并且在第六实施例中仅提供四组的数据线。例如，在附图3A和3B所示的地址排列的情况下，在基地址(z，y，x)是(1，1，1)时，包括地址(1，1，1)、(1，1，2)、(1，2，1)和(1，2，2)的四个字线都上升。在这种情况下，行译码器需要定位在RAM的中心部分或者行译码器需要提供给每个存储器阵列。同时，在使用如附图14A和14B中所示的地址排列的情况下，最多需要两个字线WL同时上升。因此，在使用附图14A和14B的地址排列的情况下，如果所有的存储器阵列都排列的行译码器的一侧上，则不存在问题。
此外，通过将第二实施例的地址排列应用到第六实施例的电路配置，允许同时访问四个地址的RAM可以被配置成使对应于地址(z，Y，x)的数据总是输入到“b”数量的数据输入/输出电路的某一组中和从其中输出，对应于地址(z，y，x+1)的数据总是输入到“b”数量的数据输入/输出电路的另一组中和从其中输出，以及对应于其它的地址的数据总是输入到“b”数量的数据输入/输出电路的其它组中和从其中输出。
此外，以在第三实施例中描述的第一模式和第二模式的相同的方式，可以选择同时访问四个地址的模式或访问单个地址的模式。
本专利申请基于2002年3月6日申请的日本在先专利申请No.2002-060640，在此以引用参考的方式将其全部内容结合在本申请中。

Claims (8)

1.一种半导体存储装置，其中通过字线级和分字线级选择一行存储器单元，包括：
每个包括以矩阵排列的多个存储器单元的存储器阵列；
用于相应行的存储器单元的字线；
每个都连接到在对应于一个字的一行中排列的存储器单元的分字线；
分别选择分字线的分字线选择器，该分字线通过分字线选择器分别连接到相应的字线；
位线对，其从存储器单元中读取数据并将该数据写到分别连接到该位线对的存储器单元；
分别连接到位线对的列选通器；
通过列选通器分别连接到位线对以传输数据的数据线对；
分别连接到数据线对用于数据写的写缓冲器；
分别连接到数据线对用于读数据的读出运算放大器；和
通过写缓冲器和读出运算放大器分别连接到数据线对的数据输入/输出电路，
其中输入地址数据通过地址数据X[i:0]、Y[j:0]和Z[k:0]指定，用于选择分字线选择器的选择信号的两个根信号交替地提供给在一个存储器阵列中排列的分字线，以及启用选择信号的两个根信号中的一个，以选择在一个存储器阵列中的一个分字线选择器；
该半导体存储装置，进一步包括一译码器，其接收输入地址数据X[i:0]、Y[j:0]和Z[k:0]，并取决于所接收的输入地址数据使提供在对应行存储器单元中的两条或四条字线同时上升；和
该半导体存储装置具有的地址排列其使得能同时访问八个地址，当通过输入地址数据X[i:0]、Y[j:0]和Z[k:0]指定地址(z，y，x)时，该八个地址由(z，y，x)、(z，y，x+1)、(z，y+1，x)、(z，y+1，x+1)、(z+1，y，x)、(z+1，y，x+1)、(z+1，y+1，x)和(z+1，y+1，x+1)表示。
2.根据权利要求1所述的半导体存储装置，进一步包括：
选择器，分别提供在写缓冲器和数据输入/输出电路之间和在读出运算放大器和数据输入/输出电路之间，以使数据输入/输出电路总是一对一地分别对应于(z，y，x)、(z，y，x+1)、(z，y+1，x)、(z，y+1，x+1)、(z+1，y，x)、(z+1，y，x+1)、(z+1，y+1，x)和(z+1，y+1，x+1)的八个地址，并且通过选择器总是分别发送和接收与八个地址一对一地对应的相应的输入和输出数据。
3.根据权利要求1所述的半导体存储装置，其中在地址(z，y，x)的z、y和x中的至少一个是可允许的最大值时，对应于具有可允许的最大值的z、y和x中的至少一个的z+1、y+1和x+1中至少一个转换为“0”以同时访问八个地址。
4.根据权利要求1所述的半导体存储装置，进一步包括用于选择其中同时访问八个地址的第一模式或者访问单个地址的第二模式的选择装置。
5.一种半导体存储装置，其中通过字线级和分字线级选择一行存储器单元，包括：
每个包括以矩阵排列的多个存储器单元的存储器阵列；
用于相应行的存储器单元的字线；
每个都连接到在对应于一个字的一行中排列的存储器单元的分字线；
分别选择分字线的分字线选择器，该分字线通过分字线选择器分别连接到相应的字线；
位线对，其从存储器单元中读取数据并将该数据写到分别连接到该位线对的存储器单元；
分别连接到位线对的列选通器；
通过列选通器分别连接到位线对以传输数据的数据线对；
分别连接到数据线对用于数据写的写缓冲器；
分别连接到数据线对用于读数据的读出运算放大器；和
通过写缓冲器和读出运算放大器分别连接到数据线对的数据输入/输出电路，
其中输入地址数据通过地址数据X[i:0]、Y[j:0]和Z[k:0]指定，用于选择分字线选择器的选择信号的四个根信号交替地提供给在一个存储器阵列中排列的分字线，以及启用选择信号的四个根信号中的一个以选择在一个存储器阵列中的一个分字线选择器，和
该半导体存储装置，进一步包括一译码器，其接收输入地址数据X[i:0]、Y[j:0]和Z[k:0]，并取决于所接收的输入地址数据使提供在对应行存储器单元中的两条或四条字线同时上升；和
该半导体存储装置具有的地址排列其使得能同时访问八个地址，当通过输入地址数据X[i:0]、Y[j:0]和Z[k:0]指定地址(z，y，x)时，该八个地址由(z，y，x)、(z，y，x+1)、(z，y+1，x)、(z，y+1，x+1)、(z+1，y，x)、(z+1，y，x+1)、(z+1，y+1，x)和(z+1，y+1，x+1)表示。
6.根据权利要求5所述的半导体存储装置，进一步包括：
选择器，分别提供在写缓冲器和数据输入/输出电路之间和在读出运算放大器和数据输入/输出电路之间，以使数据输入/输出电路总是一对一地分别对应于(z，y，x)、(z，y，x+1)、(z，y+1，x)、(z，y+1，x+1)、(z+1，y，x)、(z+1，y，x+1)、(z+1，y+1，x)和(z+1，y+1，x+1)的八个地址，并且通过选择器总是分别发送和接收与八个地址一对一地对应的相应的输入和输出数据。
7.根据权利要求5所述的半导体存储装置，其中在指定地址(z，y，x)的情况下，通过z+1、y+1和x+1中至少一个所确定的地址在半导体存储装置中不存在，z+1、y+1和x+1中至少一个转换为“0”以同时访问八个地址。
8.根据权利要求5所述的半导体存储装置，进一步包括用于选择其中同时访问八个地址的第一模式或者访问单个地址的第二模式的选择装置。
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