JP3022903B2 - 画像回転装置 - Google Patents
画像回転装置Info
- Publication number
- JP3022903B2 JP3022903B2 JP4199810A JP19981092A JP3022903B2 JP 3022903 B2 JP3022903 B2 JP 3022903B2 JP 4199810 A JP4199810 A JP 4199810A JP 19981092 A JP19981092 A JP 19981092A JP 3022903 B2 JP3022903 B2 JP 3022903B2
- Authority
- JP
- Japan
- Prior art keywords
- buffer memory
- image
- bit
- address
- control means
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 claims description 161
- 239000000872 buffer Substances 0.000 claims description 128
- 230000002194 synthesizing effect Effects 0.000 claims description 33
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 238000003786 synthesis reaction Methods 0.000 claims description 12
- 239000012536 storage buffer Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 26
- 230000007704 transition Effects 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000000875 corresponding effect Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 6
- 230000001276 controlling effect Effects 0.000 description 5
- 239000013256 coordination polymer Substances 0.000 description 3
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 2
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 101000640813 Homo sapiens Sodium-coupled neutral amino acid transporter 2 Proteins 0.000 description 1
- 102100033774 Sodium-coupled neutral amino acid transporter 2 Human genes 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T3/00—Geometric image transformation in the plane of the image
- G06T3/60—Rotation of a whole image or part thereof
- G06T3/606—Rotation by memory addressing or mapping
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/387—Composing, repositioning or otherwise geometrically modifying originals
- H04N1/3877—Image rotation
Description
【０００１】
【産業上の利用分野】本発明は、入力される画像データ
の１画素の情報ビット数が異なる場合にも対応可能であ
り、９０°の整数倍の回転角度だけ画像を高速に回転し
てページメモリへ格納する画像回転装置に関する。
の１画素の情報ビット数が異なる場合にも対応可能であ
り、９０°の整数倍の回転角度だけ画像を高速に回転し
てページメモリへ格納する画像回転装置に関する。
【０００２】
【従来の技術】画像処理装置においては、画素の濃度階
調数は１画素の情報ビット数によって決まる。たとえ
ば、情報ビット数が１であれば、白黒の２階調の画像が
再現され、情報ビット数が２であれば濃淡のある４階調
の画像が再現される。一般に１画素の情報ビット数は固
定されているが、同じ画像処理装置で、画像処理の目的
に応じて情報ビット数を変えることも行われている。た
とえば、白黒の２値画像データを処理する場合には、情
報ビット数が１とされ、中間調を有する画像データを処
理する場合には情報ビット数が増やされる。画像処理装
置において画像の回転を行う場合には、このような１画
素の情報ビット数が異なる画像データに対しても回転処
理を行う必要がある。
調数は１画素の情報ビット数によって決まる。たとえ
ば、情報ビット数が１であれば、白黒の２階調の画像が
再現され、情報ビット数が２であれば濃淡のある４階調
の画像が再現される。一般に１画素の情報ビット数は固
定されているが、同じ画像処理装置で、画像処理の目的
に応じて情報ビット数を変えることも行われている。た
とえば、白黒の２値画像データを処理する場合には、情
報ビット数が１とされ、中間調を有する画像データを処
理する場合には情報ビット数が増やされる。画像処理装
置において画像の回転を行う場合には、このような１画
素の情報ビット数が異なる画像データに対しても回転処
理を行う必要がある。
【０００３】従来、画像回転装置のデータ制御方式とし
てカウンタの加減進制御を行ってメモリのアドレス制御
を行うものが特開昭６０−８１６５７号公報に開示され
ている。同公報に記載のこの制御方式では、１画素を表
す情報ビット数が固定されている場合には不都合は生じ
ないが、１画素の情報ビット数が異なる場合には各情報
ビットごとにアドレス制御手段が複数必要となり装置が
複雑化してしまう。また、１画素の情報ビット数の異な
る入力画像に対しては、カウンタの加減進制御のみでは
画像を回転処理できなかった。さらにスキャナ等から入
力される画像データをリアルタイムで回転処理してペー
ジメモリに格納することはできなかった。
てカウンタの加減進制御を行ってメモリのアドレス制御
を行うものが特開昭６０−８１６５７号公報に開示され
ている。同公報に記載のこの制御方式では、１画素を表
す情報ビット数が固定されている場合には不都合は生じ
ないが、１画素の情報ビット数が異なる場合には各情報
ビットごとにアドレス制御手段が複数必要となり装置が
複雑化してしまう。また、１画素の情報ビット数の異な
る入力画像に対しては、カウンタの加減進制御のみでは
画像を回転処理できなかった。さらにスキャナ等から入
力される画像データをリアルタイムで回転処理してペー
ジメモリに格納することはできなかった。
【０００４】また、特開昭６０−８３１５３号公報に
は、Ｎビット×Ｎビットのブロックの画像を巡回シフト
により高速に回転するデータ記憶装置が開示されている
が、この記憶装置ではブロック毎に画像データを入力す
る必要があるため、複数のブロックをまとめて回転し１
ページの画像データを高速に回転することはできなかっ
た。
は、Ｎビット×Ｎビットのブロックの画像を巡回シフト
により高速に回転するデータ記憶装置が開示されている
が、この記憶装置ではブロック毎に画像データを入力す
る必要があるため、複数のブロックをまとめて回転し１
ページの画像データを高速に回転することはできなかっ
た。
【０００５】
【発明が解決しようとする課題】本発明は、上記問題点
に鑑み、１画素の情報ビット数の異なる入力画像、例え
ば２値画像（情報ビット数Ｎ＝１）や多階調画像（情報
ビット数Ｎ≧２）の両方を簡単な装置構成で回転処理可
能とする画像回転装置を提供することを目的とする。ま
た、本発明は、入力画像がスキャナ等から入力される場
合にリアルタイムで回転処理してページメモリに格納す
る画像回転装置を提供することを目的とする。さらに、
本発明は、バッファメモリに複数画素まとめて書き込み
／読み出しを行うことによって、１画素ごと書き込み／
読み出しをする場合に比べ低速なメモリデバイスによる
装置構成が可能で、装置構成のコンパクト化、低コスト
さらには低消費電力の画像回転装置を提供することを目
的とする。
に鑑み、１画素の情報ビット数の異なる入力画像、例え
ば２値画像（情報ビット数Ｎ＝１）や多階調画像（情報
ビット数Ｎ≧２）の両方を簡単な装置構成で回転処理可
能とする画像回転装置を提供することを目的とする。ま
た、本発明は、入力画像がスキャナ等から入力される場
合にリアルタイムで回転処理してページメモリに格納す
る画像回転装置を提供することを目的とする。さらに、
本発明は、バッファメモリに複数画素まとめて書き込み
／読み出しを行うことによって、１画素ごと書き込み／
読み出しをする場合に比べ低速なメモリデバイスによる
装置構成が可能で、装置構成のコンパクト化、低コスト
さらには低消費電力の画像回転装置を提供することを目
的とする。
【０００６】
【課題を解決するための手段】この発明は、上記課題を
解決するため、１画素当たりＮビットの情報を持つ入力
画像データを所定の回転角度だけ回転した態様でワード
幅Ｗビットのページメモリに記憶する画像回転装置であ
って、前記入力画像データを、少なくともＷ／Ｎライン
分記憶するワード幅Ｂビットのバッファメモリと、指定
された回転角度と画像サイズに応じた順序で、入力画像
を前記バッファメモリに対して書き込み及び読み出しを
する記憶制御手段と、この記憶制御手段が読み出したＷ
／Ｎ個のＢビットワードの画像データから、指定された
回転角度に応じて、回転した画像データの態様になるよ
うにＢ／Ｎ個のＷビットのワードデータに合成する合成
手段と、この合成手段によって合成されたＢ／Ｎ個のＷ
ビットのワードデータを回転角度に基づいた順序で順次
出力する出力制御手段と、この出力制御手段が出力する
ワードデータを入力画像が指定された回転角度だけ回転
した状態で前記ページメモリに記憶されるように書き込
みアドレスを発生するアドレス発生手段とを有し、Ｎ≦
Ｂ≦Ｗ，Ｗ ｍｏｄ Ｂ＝０，Ｂ ｍｏｄ Ｎ＝０であ
る画像回転装置において、更に、切り換え制御手段を有
し、この切り換え制御手段は、入力画像データの１画素
当たりのビット数Ｎに応じて、前記記憶制御手段、前記
合成手段、前記出力制御手段及び前記アドレス発生手段
をＮビット用に切り換え制御するものであって、Ｗ及び
Ｂは、Ｎが取り得る複数の値の公倍数で且つＮ≦Ｂ≦Ｗ
である。
解決するため、１画素当たりＮビットの情報を持つ入力
画像データを所定の回転角度だけ回転した態様でワード
幅Ｗビットのページメモリに記憶する画像回転装置であ
って、前記入力画像データを、少なくともＷ／Ｎライン
分記憶するワード幅Ｂビットのバッファメモリと、指定
された回転角度と画像サイズに応じた順序で、入力画像
を前記バッファメモリに対して書き込み及び読み出しを
する記憶制御手段と、この記憶制御手段が読み出したＷ
／Ｎ個のＢビットワードの画像データから、指定された
回転角度に応じて、回転した画像データの態様になるよ
うにＢ／Ｎ個のＷビットのワードデータに合成する合成
手段と、この合成手段によって合成されたＢ／Ｎ個のＷ
ビットのワードデータを回転角度に基づいた順序で順次
出力する出力制御手段と、この出力制御手段が出力する
ワードデータを入力画像が指定された回転角度だけ回転
した状態で前記ページメモリに記憶されるように書き込
みアドレスを発生するアドレス発生手段とを有し、Ｎ≦
Ｂ≦Ｗ，Ｗ ｍｏｄ Ｂ＝０，Ｂ ｍｏｄ Ｎ＝０であ
る画像回転装置において、更に、切り換え制御手段を有
し、この切り換え制御手段は、入力画像データの１画素
当たりのビット数Ｎに応じて、前記記憶制御手段、前記
合成手段、前記出力制御手段及び前記アドレス発生手段
をＮビット用に切り換え制御するものであって、Ｗ及び
Ｂは、Ｎが取り得る複数の値の公倍数で且つＮ≦Ｂ≦Ｗ
である。
【０００７】
【作用】この発明による画像回転装置は、バッファメモ
リのワード幅Ｂに応じて、１画素Ｎビット情報を持つ入
力画像データをまとめてＢ／Ｎ個毎に書き込み／読み出
しのアドレスの制御をおこなうので、情報ビット数の異
なる入力画像データ回転処理にそれぞれ情報ビット数に
応じたバッファメモリを数種必要とせず１種類のバッフ
ァメモリで情報ビット数の異なる入力画像も回転処理で
きる。さらにＢ／Ｎが２以上となるような構成にするこ
とによってバッファメモリのデータアクセスをビデオク
ロックサイクルで行わずに済むため高速なメモリデバイ
スを使わずに済む。従って、回路構成がコンパクトとな
り、回路発熱が低下し、回転処理速度が向上する。さら
に、バッファメモリのアドレス制御及びページメモリ出
力ワードの合成を、１画素の情報ビット数に応じて切り
換えることによってバッファメモリの構成を変更するこ
となく回転処理が可能である。
リのワード幅Ｂに応じて、１画素Ｎビット情報を持つ入
力画像データをまとめてＢ／Ｎ個毎に書き込み／読み出
しのアドレスの制御をおこなうので、情報ビット数の異
なる入力画像データ回転処理にそれぞれ情報ビット数に
応じたバッファメモリを数種必要とせず１種類のバッフ
ァメモリで情報ビット数の異なる入力画像も回転処理で
きる。さらにＢ／Ｎが２以上となるような構成にするこ
とによってバッファメモリのデータアクセスをビデオク
ロックサイクルで行わずに済むため高速なメモリデバイ
スを使わずに済む。従って、回路構成がコンパクトとな
り、回路発熱が低下し、回転処理速度が向上する。さら
に、バッファメモリのアドレス制御及びページメモリ出
力ワードの合成を、１画素の情報ビット数に応じて切り
換えることによってバッファメモリの構成を変更するこ
となく回転処理が可能である。
【０００８】
【実施例】以下、図面を参照しながら実施例に基づいて
本発明の特徴を具体的に説明する。
本発明の特徴を具体的に説明する。
【０００９】本実施例の画像回転装置は、１画素の情報
ビット数Ｎが１ビット或いは２ビットの入力画像の回転
処理を可能とするものであり、バッファメモリのワード
幅Ｂは４ビット，ページメモリのワード幅Ｗを８ビット
の構成として扱う。
ビット数Ｎが１ビット或いは２ビットの入力画像の回転
処理を可能とするものであり、バッファメモリのワード
幅Ｂは４ビット，ページメモリのワード幅Ｗを８ビット
の構成として扱う。
【００１０】図１は、本実施例の構成を示したブロック
図である。１は、本画像回転装置に画像を入力する画像
入力装置であって、ビデオクロックに同期した画像デー
タをライン同期信号、ページ同期信号といった制御信号
と共にラスタ出力する。画像入力インタフェース２は、
画像入力装置１から本画像回転装置へ画像データを取り
込むためのインタフェースであって、画像入力装置１か
らビデオクロックに同期してラスタ出力される画像デー
タを、ページ同期信号、ライン同期信号といった制御信
号を利用して有効な画像データのみ取り出す。３は、ビ
デオクロックに同期した１画素Ｎビットの画像データを
（Ｂ／Ｎ）画素毎に揃えてＢビットのパラレルデータと
するパラレル変換回路である。４，５及び６は、入力さ
れる２つのデータのどちらかを制御信号によって選択出
力するマルチプレクサである。７及び８は、双方向バッ
ファであって、パラレル変換回路３から出力された画像
データをそれぞれバッファメモリ９及び１０へ入力し、
バッファメモリ９及び１０から読み出された画像データ
をマルチプレクサ４ヘ入力する。９及び１０は、それぞ
れ入力された画像を一時記憶するためのバッファメモリ
＃Ａ及びバッファメモリ＃Ｂであって、ＳＲＡＭなどの
記憶素子から構成される。１１は、バッファメモリ＃Ａ
９或いはバッファメモリ＃Ｂ１０に画像データを書き込
む時のアドレスを発生するバッファメモリ・ライトアド
レス発生回路である。１２は、バッファメモリ＃Ａ９或
いはバッファメモリ＃Ｂ１０から画像データを読み出す
時のアドレスを発生するバッファメモリ・リードアドレ
ス発生回路である。１３は、バッファメモリ＃Ａ９或い
はバッファメモリ＃Ｂ１０から所定の順序で読み出され
た画像データを、回転した画像を生成するようにＷビッ
トのワードに合成するワード合成回路である。１４は、
入力した画像が所望の回転をした態様でページメモリに
出力されるように、ワード合成回路１３で合成された画
像データのページメモリでの書き込みアドレスを生成す
るページメモリ・ライトアドレス発生回路である。１５
は、ページメモリとのハンドシェークを行い画像データ
とアドレスを出力してページメモリに画像データを書き
込むためのページメモリ・インタフェースである。１６
は、本画像回転装置によって回転処理を施された入力画
像を出力し記憶するためのページメモリである。１７
は、本画像回転装置に対して回転角度や入力画像サイ
ズ、入力画像の１画素の情報ビット数などを設定した
り、回転処理の起動を行ったりするＣＰＵ（中央演算処
理装置）である。１８は、ＣＰＵ１７から設定される回
転角度や入力画像サイズ、入力画像の１画素の情報ビッ
ト数などを記憶保持するレジスタである。１９は、ＣＰ
Ｕ１７と本画像回転装置とのインタフェースを取るＣＰ
Ｕインタフェースである。２０は、本画像回転装置全体
の制御を行う制御回路であって、各ブロックの状態を監
視し、各ブロックに対する制御を行う。
図である。１は、本画像回転装置に画像を入力する画像
入力装置であって、ビデオクロックに同期した画像デー
タをライン同期信号、ページ同期信号といった制御信号
と共にラスタ出力する。画像入力インタフェース２は、
画像入力装置１から本画像回転装置へ画像データを取り
込むためのインタフェースであって、画像入力装置１か
らビデオクロックに同期してラスタ出力される画像デー
タを、ページ同期信号、ライン同期信号といった制御信
号を利用して有効な画像データのみ取り出す。３は、ビ
デオクロックに同期した１画素Ｎビットの画像データを
（Ｂ／Ｎ）画素毎に揃えてＢビットのパラレルデータと
するパラレル変換回路である。４，５及び６は、入力さ
れる２つのデータのどちらかを制御信号によって選択出
力するマルチプレクサである。７及び８は、双方向バッ
ファであって、パラレル変換回路３から出力された画像
データをそれぞれバッファメモリ９及び１０へ入力し、
バッファメモリ９及び１０から読み出された画像データ
をマルチプレクサ４ヘ入力する。９及び１０は、それぞ
れ入力された画像を一時記憶するためのバッファメモリ
＃Ａ及びバッファメモリ＃Ｂであって、ＳＲＡＭなどの
記憶素子から構成される。１１は、バッファメモリ＃Ａ
９或いはバッファメモリ＃Ｂ１０に画像データを書き込
む時のアドレスを発生するバッファメモリ・ライトアド
レス発生回路である。１２は、バッファメモリ＃Ａ９或
いはバッファメモリ＃Ｂ１０から画像データを読み出す
時のアドレスを発生するバッファメモリ・リードアドレ
ス発生回路である。１３は、バッファメモリ＃Ａ９或い
はバッファメモリ＃Ｂ１０から所定の順序で読み出され
た画像データを、回転した画像を生成するようにＷビッ
トのワードに合成するワード合成回路である。１４は、
入力した画像が所望の回転をした態様でページメモリに
出力されるように、ワード合成回路１３で合成された画
像データのページメモリでの書き込みアドレスを生成す
るページメモリ・ライトアドレス発生回路である。１５
は、ページメモリとのハンドシェークを行い画像データ
とアドレスを出力してページメモリに画像データを書き
込むためのページメモリ・インタフェースである。１６
は、本画像回転装置によって回転処理を施された入力画
像を出力し記憶するためのページメモリである。１７
は、本画像回転装置に対して回転角度や入力画像サイ
ズ、入力画像の１画素の情報ビット数などを設定した
り、回転処理の起動を行ったりするＣＰＵ（中央演算処
理装置）である。１８は、ＣＰＵ１７から設定される回
転角度や入力画像サイズ、入力画像の１画素の情報ビッ
ト数などを記憶保持するレジスタである。１９は、ＣＰ
Ｕ１７と本画像回転装置とのインタフェースを取るＣＰ
Ｕインタフェースである。２０は、本画像回転装置全体
の制御を行う制御回路であって、各ブロックの状態を監
視し、各ブロックに対する制御を行う。
【００１１】以下順に処理の流れに従って説明する。画
像入力装置１から画像入力インタフェース２に取りこま
れた画像は、パラレル変換回路３に入力される。
像入力装置１から画像入力インタフェース２に取りこま
れた画像は、パラレル変換回路３に入力される。
【００１２】図２はパラレル変換回路３の回路図を示し
たもので、Ｄフリップフロップ１０１〜１０６と４ビッ
トの２つの入力データを選択するマルチプレクサ１０７
から構成される。回転処理の開始に先立ってリセット信
号がアサートされるので、Ｄフリップフロップ１０１〜
１０６は初期化される。その後、ビデオクロックと共に
入力される画像データは、入力画像の情報ビット数Ｎ＝
２の時は図中のＤ０及Ｄ１のデータ信号線にビデオクロ
ックに同期して入力され、Ｎ＝１のときはＤ０データ信
号線にビデオクロックに同期して入力される。情報ビッ
ト数Ｎ＝２の時は２画素毎に４ビットのデータにパラレ
ル変換され、情報ビット数Ｎ＝１の時は４画素毎に４ビ
ットのデータにパラレル変換される。
たもので、Ｄフリップフロップ１０１〜１０６と４ビッ
トの２つの入力データを選択するマルチプレクサ１０７
から構成される。回転処理の開始に先立ってリセット信
号がアサートされるので、Ｄフリップフロップ１０１〜
１０６は初期化される。その後、ビデオクロックと共に
入力される画像データは、入力画像の情報ビット数Ｎ＝
２の時は図中のＤ０及Ｄ１のデータ信号線にビデオクロ
ックに同期して入力され、Ｎ＝１のときはＤ０データ信
号線にビデオクロックに同期して入力される。情報ビッ
ト数Ｎ＝２の時は２画素毎に４ビットのデータにパラレ
ル変換され、情報ビット数Ｎ＝１の時は４画素毎に４ビ
ットのデータにパラレル変換される。
【００１３】パラレル変換回路３にてパラレル変換され
た入力画像データは、次にバッファメモリ・ライトアド
レス発生回路１１が発生するアドレスに従ってバッファ
メモリ＃Ａ９に（Ｗ／Ｎ）ライン分書き込まれる。その
後の（Ｗ／Ｎ）分の入力画像データは、バッファメモリ
・ライトアドレス発生回路１１が発生するアドレスに従
ってバッファメモリ＃Ｂ１０に書き込まれる。この時同
時に、先ほど書き込まれたバッファメモリ＃Ａ９のデー
タがバッファメモリ・リードアドレス発生回路１２が発
生するアドレスに従って読み出される。以降、入力画像
の（Ｗ／Ｎ）ライン毎にバッファメモリ＃Ａ９とバッフ
ァメモリ＃Ｂ１０が交互に画像データの書き込みと読み
出しを行う。すなわち、バッファメモリ＃Ａ９とバッフ
ァメモリ＃Ｂ１０は、ピンポンバッファ状に使用され
る。
た入力画像データは、次にバッファメモリ・ライトアド
レス発生回路１１が発生するアドレスに従ってバッファ
メモリ＃Ａ９に（Ｗ／Ｎ）ライン分書き込まれる。その
後の（Ｗ／Ｎ）分の入力画像データは、バッファメモリ
・ライトアドレス発生回路１１が発生するアドレスに従
ってバッファメモリ＃Ｂ１０に書き込まれる。この時同
時に、先ほど書き込まれたバッファメモリ＃Ａ９のデー
タがバッファメモリ・リードアドレス発生回路１２が発
生するアドレスに従って読み出される。以降、入力画像
の（Ｗ／Ｎ）ライン毎にバッファメモリ＃Ａ９とバッフ
ァメモリ＃Ｂ１０が交互に画像データの書き込みと読み
出しを行う。すなわち、バッファメモリ＃Ａ９とバッフ
ァメモリ＃Ｂ１０は、ピンポンバッファ状に使用され
る。
【００１４】図３はバッファメモリ・ライトアドレス発
生回路１１を示したものである。１６０は、Ｎ＝２の入
力画像の第１バッファメモリ・ライトアドレス発生回
路、１６２は、Ｎ＝１の入力画像の第２バッファメモリ
・ライトアドレス発生回路で、マルチプレクサ１６１に
よってデータ書き込みアドレスを画像情報ビット数識別
信号により切り替える。また、書き込み完了信号ＷＣも
マルチプレクサ１６３によって画像情報ビット数識別信
号により切り替える。
生回路１１を示したものである。１６０は、Ｎ＝２の入
力画像の第１バッファメモリ・ライトアドレス発生回
路、１６２は、Ｎ＝１の入力画像の第２バッファメモリ
・ライトアドレス発生回路で、マルチプレクサ１６１に
よってデータ書き込みアドレスを画像情報ビット数識別
信号により切り替える。また、書き込み完了信号ＷＣも
マルチプレクサ１６３によって画像情報ビット数識別信
号により切り替える。
【００１５】図４は、第１バッファメモリ・ライトアド
レス発生回路１６０の詳細回路を示したもので、レジス
タ１８に設定する入力画像のサイズとして、主走査方向
の画素数ＮＦから（ＮＦ／Ｂ×Ｎ−１）をそれぞれのＮ
についてＣＰＵ１７が求めてセットした（ＮＦ／２−
１）を信号ＬＤＡＴＡ１、（ＮＦ／４−１）を信号ＬＤ
ＡＴＡ２とする。そして、信号ＬＤＡＴＡ１を１２ビッ
トのローダブルダウンカウンタ１３０に入力する。ＣＬ
Ｋ２は、ビデオクロックの２分周相当のクロック信号で
ある。１３１は、２ビットのダウンカウンタである。図
中ＷＡＤＤ１は、第１バッファメモリ・ライトアドレス
発生回路１６０の発生する書き込みアドレス、そしてＷ
Ｃ１はその書き込み完了信号である。
レス発生回路１６０の詳細回路を示したもので、レジス
タ１８に設定する入力画像のサイズとして、主走査方向
の画素数ＮＦから（ＮＦ／Ｂ×Ｎ−１）をそれぞれのＮ
についてＣＰＵ１７が求めてセットした（ＮＦ／２−
１）を信号ＬＤＡＴＡ１、（ＮＦ／４−１）を信号ＬＤ
ＡＴＡ２とする。そして、信号ＬＤＡＴＡ１を１２ビッ
トのローダブルダウンカウンタ１３０に入力する。ＣＬ
Ｋ２は、ビデオクロックの２分周相当のクロック信号で
ある。１３１は、２ビットのダウンカウンタである。図
中ＷＡＤＤ１は、第１バッファメモリ・ライトアドレス
発生回路１６０の発生する書き込みアドレス、そしてＷ
Ｃ１はその書き込み完了信号である。
【００１６】図５は、第２バッファメモリ・ライトアド
レス発生回路１６２の詳細回路を示したもので、前記信
号ＬＤＡＴＡ２を１１ビットのローダブルダウンカウン
タ１３２に入力する。ＣＬＫ４は、ビデオクロックの４
分周相当のクロック信号である。１３３は、３ビットの
ダウンカウンタである。図中ＷＡＤＤ２は、第２バッフ
ァメモリ・ライトアドレス発生回路１６２の発生する書
き込みアドレス、そしてＷＣ２はその書き込み完了信号
である。
レス発生回路１６２の詳細回路を示したもので、前記信
号ＬＤＡＴＡ２を１１ビットのローダブルダウンカウン
タ１３２に入力する。ＣＬＫ４は、ビデオクロックの４
分周相当のクロック信号である。１３３は、３ビットの
ダウンカウンタである。図中ＷＡＤＤ２は、第２バッフ
ァメモリ・ライトアドレス発生回路１６２の発生する書
き込みアドレス、そしてＷＣ２はその書き込み完了信号
である。
【００１７】図６は、バッファメモリ・リードアドレス
発生回路１２であって、１６４はＮ＝２の入力画像に対
応したバッファメモリの読み出しアドレスを発生する第
１バッファメモリ・リードアドレス発生回路、１６６は
Ｎ＝１の入力画像に対応したバッファメモリの読み出し
アドレスを発生する第２バッファメモリ・リードアドレ
ス発生回路で、マルチプレクサ１６５によってデータ読
み出しアドレスを画像情報ビット数識別信号により切り
替える。また、読み出し完了信号ＲＣもマルチプレクサ
１６７によって画像情報ビット数識別信号により切り替
える。
発生回路１２であって、１６４はＮ＝２の入力画像に対
応したバッファメモリの読み出しアドレスを発生する第
１バッファメモリ・リードアドレス発生回路、１６６は
Ｎ＝１の入力画像に対応したバッファメモリの読み出し
アドレスを発生する第２バッファメモリ・リードアドレ
ス発生回路で、マルチプレクサ１６５によってデータ読
み出しアドレスを画像情報ビット数識別信号により切り
替える。また、読み出し完了信号ＲＣもマルチプレクサ
１６７によって画像情報ビット数識別信号により切り替
える。
【００１８】バッファメモリのデータ読み出しアドレス
は、回転角度と読み出しのバッファメモリがバッファメ
モリ＃Ａ９かバッファメモリ＃Ｂ１０のどちらであるか
に応じて制御される。
は、回転角度と読み出しのバッファメモリがバッファメ
モリ＃Ａ９かバッファメモリ＃Ｂ１０のどちらであるか
に応じて制御される。
【００１９】図７は、第１バッファメモリ・リードアド
レス発生回路１６４である。１４０は１２ビットのロー
ダブル・アップダウンカウンタ、１４１及び１４２は２
ビットのダウンカウンタ、１４３は１２ビットのダウン
カウンタである。ここで、カウンタ１４２及び１４３は
読み出した画像データの数（発生したアドレスの数）を
計数しており、１４０及び１４１が読み出しアドレスを
発生するカウンタとなっている。入力信号としては、レ
ジスタ１８に格納されている値（ＮＦ／２−１）を示す
信号ＬＤＡＴ１と、同じくレジスタに格納されている回
転角度を示す信号で回転角度が０°及び１８０°のとき
はＬ、回転角度が９０°及び２７０°のときはＨをとる
信号ＤＥＧＲＥＥ，さらに読み出しのバッファメモリが
バッファメモリ＃Ａ９のときはＬ、バッファメモリ＃Ｂ
１０のときはＨをとる信号ＢＵＦＮＵＭ、そして制御回
路２０より出力されるリードイネーブル信号ｎＲＥＮＡ
Ｂ及び、ビデオクロックの２分周相当のクロック信号Ｃ
ＬＫ２がある。
レス発生回路１６４である。１４０は１２ビットのロー
ダブル・アップダウンカウンタ、１４１及び１４２は２
ビットのダウンカウンタ、１４３は１２ビットのダウン
カウンタである。ここで、カウンタ１４２及び１４３は
読み出した画像データの数（発生したアドレスの数）を
計数しており、１４０及び１４１が読み出しアドレスを
発生するカウンタとなっている。入力信号としては、レ
ジスタ１８に格納されている値（ＮＦ／２−１）を示す
信号ＬＤＡＴ１と、同じくレジスタに格納されている回
転角度を示す信号で回転角度が０°及び１８０°のとき
はＬ、回転角度が９０°及び２７０°のときはＨをとる
信号ＤＥＧＲＥＥ，さらに読み出しのバッファメモリが
バッファメモリ＃Ａ９のときはＬ、バッファメモリ＃Ｂ
１０のときはＨをとる信号ＢＵＦＮＵＭ、そして制御回
路２０より出力されるリードイネーブル信号ｎＲＥＮＡ
Ｂ及び、ビデオクロックの２分周相当のクロック信号Ｃ
ＬＫ２がある。
【００２０】図８は、第２バッファメモリ・リードアド
レス発生回路１６６である。１５０は１１ビットのロー
ダブル・アップダウンカウンタ、１５１及び１５２は３
ビットのダウンカウンタ、１５３は１１ビットのダウン
カウンタである。ここで、１５２及び１５３のカウンタ
は読み出した画像データの数（発生したアドレスの数）
を計数しており、１５０及び１５１が読み出しアドレス
を発生するカウンタとなっている。入力信号としては、
レジスタ１８に格納されている値（ＮＦ／４−１）を示
す信号ＬＤＡＴ２と、同じくレジスタ１８に格納されて
いる回転角度を示す信号で回転角度が０°及び１８０°
のときはＬ、回転角度が９０°及び２７０°のときはＨ
をとる信号ＤＥＧＲＥＥ，さらに読み出しのバッファメ
モリがバッファメモリ＃Ａ９のときはＬ、バッファメモ
リ＃Ｂ１０のときはＨをとる信号ＢＵＦＮＵＭ、そして
制御回路２０より出力されるリードイネーブル信号ｎＲ
ＥＮＡＢ及び、ビデオクロックの４分周相当のクロック
信号ＣＬＫ４がある。
レス発生回路１６６である。１５０は１１ビットのロー
ダブル・アップダウンカウンタ、１５１及び１５２は３
ビットのダウンカウンタ、１５３は１１ビットのダウン
カウンタである。ここで、１５２及び１５３のカウンタ
は読み出した画像データの数（発生したアドレスの数）
を計数しており、１５０及び１５１が読み出しアドレス
を発生するカウンタとなっている。入力信号としては、
レジスタ１８に格納されている値（ＮＦ／４−１）を示
す信号ＬＤＡＴ２と、同じくレジスタ１８に格納されて
いる回転角度を示す信号で回転角度が０°及び１８０°
のときはＬ、回転角度が９０°及び２７０°のときはＨ
をとる信号ＤＥＧＲＥＥ，さらに読み出しのバッファメ
モリがバッファメモリ＃Ａ９のときはＬ、バッファメモ
リ＃Ｂ１０のときはＨをとる信号ＢＵＦＮＵＭ、そして
制御回路２０より出力されるリードイネーブル信号ｎＲ
ＥＮＡＢ及び、ビデオクロックの４分周相当のクロック
信号ＣＬＫ４がある。
【００２１】図９は、バッファメモリの画像データの書
き込み及び読み出しの動作の状態遷移図を示したもので
ある。
き込み及び読み出しの動作の状態遷移図を示したもので
ある。
【００２２】状態１１０は、初期状態であり、バッファ
メモリ・ライトアドレス発生回路１１の動作を制御する
ライト・イネーブル信号ｎＷＥＮＡＢ及びバッファメモ
リ・リードアドレス発生回路１２の動作を制御するリー
ド・イネーブル信号ｎＲＥＮＡＢは、Ｈにネゲートされ
ている。その後、回転処理のスタート信号ＳＴＡＲＴが
アサートされると、状態１１１に遷移する。
メモリ・ライトアドレス発生回路１１の動作を制御する
ライト・イネーブル信号ｎＷＥＮＡＢ及びバッファメモ
リ・リードアドレス発生回路１２の動作を制御するリー
ド・イネーブル信号ｎＲＥＮＡＢは、Ｈにネゲートされ
ている。その後、回転処理のスタート信号ＳＴＡＲＴが
アサートされると、状態１１１に遷移する。
【００２３】状態１１１では、バッファメモリ・ライト
アドレス発生回路１１のライト・イネーブル信号ｎＷＥ
ＮＡＢがＬにアサートされているのでバッファメモリ・
ライトアドレス発生回路１１が動作し、バッファメモリ
＃Ａ９に入力画像データを（Ｗ／Ｎ）ライン分書きこむ
が、バッファメモリ１０はアイドルとなっている。バッ
ファメモリ・ライトアドレス発生回路１１が（Ｗ／Ｎ）
ライン分の書き込みアドレスを発生してバッファメモリ
・ライトアドレス発生回路１１から書き込み完了信号Ｗ
Ｃが１クロックだけアサートされるので、状態１１２に
遷移する。
アドレス発生回路１１のライト・イネーブル信号ｎＷＥ
ＮＡＢがＬにアサートされているのでバッファメモリ・
ライトアドレス発生回路１１が動作し、バッファメモリ
＃Ａ９に入力画像データを（Ｗ／Ｎ）ライン分書きこむ
が、バッファメモリ１０はアイドルとなっている。バッ
ファメモリ・ライトアドレス発生回路１１が（Ｗ／Ｎ）
ライン分の書き込みアドレスを発生してバッファメモリ
・ライトアドレス発生回路１１から書き込み完了信号Ｗ
Ｃが１クロックだけアサートされるので、状態１１２に
遷移する。
【００２４】状態１１２では、ライト・イネーブル信号
ｎＷＥＮＡＢとリード・イネーブル信号ｎＲＥＮＡＢが
Ｈにネゲートされ、バッファメモリ＃Ａ９のアドレスを
マルチプレクサ５がバッファメモリ・リードアドレス発
生回路１２側に切り替え、バッファメモリ＃Ｂ１０のア
ドレスをマルチプレクサ６がバッファメモリ・ライトア
ドレス発生回路１１側に切り替え、またマルチプレクサ
４をバッファメモリ＃Ａ９の読み出しデータ側に切り替
える。状態１１２は次に状態１１３に遷移する。
ｎＷＥＮＡＢとリード・イネーブル信号ｎＲＥＮＡＢが
Ｈにネゲートされ、バッファメモリ＃Ａ９のアドレスを
マルチプレクサ５がバッファメモリ・リードアドレス発
生回路１２側に切り替え、バッファメモリ＃Ｂ１０のア
ドレスをマルチプレクサ６がバッファメモリ・ライトア
ドレス発生回路１１側に切り替え、またマルチプレクサ
４をバッファメモリ＃Ａ９の読み出しデータ側に切り替
える。状態１１２は次に状態１１３に遷移する。
【００２５】状態１１３は、バッファメモリ＃Ａ９はデ
ータ読み出し、バッファメモリ＃Ｂ１０がデータ書き込
みを行っている状態であって、ライト・イネーブル信号
ｎＷＥＮＡＢとリード・イネーブル信号ｎＲＥＮＡＢが
共にＬにアサートされている。ライト・イネーブル信号
ｎＷＥＮＡＢがアサートされて起動されたバッファメモ
リ・ライトアドレス発生回路１１は、（Ｗ／Ｎ）ライン
分の書き込みアドレスを発生すると書き込み完了信号Ｗ
Ｃを１クロックだけアサートする。リード・イネーブル
信号ｎＲＥＮＡＢがアサートされて起動されたバッファ
メモリ・リードアドレス発生回路１２は、（Ｗ／Ｎ）ラ
イン分の読み出しアドレスを発生すると読み出し完了信
号ＲＣを１クロックだけアサートする。状態１１３は、
書き込み完了信号ＷＣのアサートを検知すると状態１１
４に、読み出し完了信号ＲＣを検知すると状態１１５
に、書き込み完了信号ＷＣと読み出し完了信号ＲＣの両
方がアサートされているのを検知すると状態１１６に遷
移する。
ータ読み出し、バッファメモリ＃Ｂ１０がデータ書き込
みを行っている状態であって、ライト・イネーブル信号
ｎＷＥＮＡＢとリード・イネーブル信号ｎＲＥＮＡＢが
共にＬにアサートされている。ライト・イネーブル信号
ｎＷＥＮＡＢがアサートされて起動されたバッファメモ
リ・ライトアドレス発生回路１１は、（Ｗ／Ｎ）ライン
分の書き込みアドレスを発生すると書き込み完了信号Ｗ
Ｃを１クロックだけアサートする。リード・イネーブル
信号ｎＲＥＮＡＢがアサートされて起動されたバッファ
メモリ・リードアドレス発生回路１２は、（Ｗ／Ｎ）ラ
イン分の読み出しアドレスを発生すると読み出し完了信
号ＲＣを１クロックだけアサートする。状態１１３は、
書き込み完了信号ＷＣのアサートを検知すると状態１１
４に、読み出し完了信号ＲＣを検知すると状態１１５
に、書き込み完了信号ＷＣと読み出し完了信号ＲＣの両
方がアサートされているのを検知すると状態１１６に遷
移する。
【００２６】状態１１４では、バッファメモリ＃Ａ９が
データの読み出し（ｎＲＥＡＮＢ＝Ｌ）を行っている
が、バッファメモリ＃Ｂ１０はアイドルとなった状態で
ある。状態１１４は読み出し完了信号ＲＣのアサートを
検知すると状態１１６に遷移する。
データの読み出し（ｎＲＥＡＮＢ＝Ｌ）を行っている
が、バッファメモリ＃Ｂ１０はアイドルとなった状態で
ある。状態１１４は読み出し完了信号ＲＣのアサートを
検知すると状態１１６に遷移する。
【００２７】状態１１５は、バッファメモリ＃Ａ９がア
イドルで、バッファメモリ＃Ｂ１０がデータの書き込み
（ｎＷＥＮＡＢ＝Ｌ）を行っている状態である。状態１
１５は、書き込み完了信号ＷＣのアサートを検知すると
状態１１６に遷移する。
イドルで、バッファメモリ＃Ｂ１０がデータの書き込み
（ｎＷＥＮＡＢ＝Ｌ）を行っている状態である。状態１
１５は、書き込み完了信号ＷＣのアサートを検知すると
状態１１６に遷移する。
【００２８】状態１１６は、ライト・イネーブル信号ｎ
ＷＥＮＡＢとリード・イネーブル信号ｎＲＥＮＡＢがＨ
にネゲートされ、バッファメモリ＃Ａ９のアドレスをマ
ルチプレクサ５がバッファメモリ・ライトアドレス発生
回路１１側に切り替え、バッファメモリ＃Ｂ１０のアド
レスをマルチプレクサ６がバッファメモリ・リードアド
レス発生回路１２側に切り替え、またマルチプレクサ４
をバッファメモリ＃Ｂ１０の読み出しデータ側に切り替
える。状態１１６は次に状態１１７に遷移する。
ＷＥＮＡＢとリード・イネーブル信号ｎＲＥＮＡＢがＨ
にネゲートされ、バッファメモリ＃Ａ９のアドレスをマ
ルチプレクサ５がバッファメモリ・ライトアドレス発生
回路１１側に切り替え、バッファメモリ＃Ｂ１０のアド
レスをマルチプレクサ６がバッファメモリ・リードアド
レス発生回路１２側に切り替え、またマルチプレクサ４
をバッファメモリ＃Ｂ１０の読み出しデータ側に切り替
える。状態１１６は次に状態１１７に遷移する。
【００２９】状態１１７は、バッファメモリ＃Ａ９はデ
ータ書き込み、バッファメモリ＃Ｂ１０がデータ読み出
しを行っている状態であって、リード・イネーブル信号
ｎＲＥＮＡＢとライト・イネーブル信号ｎＷＥＮＡＢが
共にＬにアサートされている。状態１１７は、書き込み
完了信号ＷＣのアサートを検知すると状態１１８に、読
み出し完了信号ＲＣを検知すると状態１１１に、書き込
み完了信号ＷＣと読み出し完了信号ＲＣの両方がアサー
トされているのを検知すると状態１１２に遷移する。
ータ書き込み、バッファメモリ＃Ｂ１０がデータ読み出
しを行っている状態であって、リード・イネーブル信号
ｎＲＥＮＡＢとライト・イネーブル信号ｎＷＥＮＡＢが
共にＬにアサートされている。状態１１７は、書き込み
完了信号ＷＣのアサートを検知すると状態１１８に、読
み出し完了信号ＲＣを検知すると状態１１１に、書き込
み完了信号ＷＣと読み出し完了信号ＲＣの両方がアサー
トされているのを検知すると状態１１２に遷移する。
【００３０】状態１１８は、バッファメモリ＃Ａ９がア
イドルで、バッファメモリ＃Ｂ１０がデータの読み出し
（ｎＲＥＡＮＢ＝Ｌ）を行っている状態である。状態１
１８は、読み出完了信号ＲＣのアサートを検知すると状
態１１２に遷移し、また読み出完了信号ＲＣと全入力画
像データ読み出し完了信号ＥＮＤの両方がアサートされ
ているのを検知した場合は状態１１０の初期状態に戻
る。
イドルで、バッファメモリ＃Ｂ１０がデータの読み出し
（ｎＲＥＡＮＢ＝Ｌ）を行っている状態である。状態１
１８は、読み出完了信号ＲＣのアサートを検知すると状
態１１２に遷移し、また読み出完了信号ＲＣと全入力画
像データ読み出し完了信号ＥＮＤの両方がアサートされ
ているのを検知した場合は状態１１０の初期状態に戻
る。
【００３１】図１０は、バッファメモリ・ライトアドレ
ス発生回路１１が発生するアドレスの発生順序を示す図
である。この場合、バッファメモリ＃Ａ９とバッファメ
モリ＃Ｂ１０では同じアドレスの発生順序となり、図中
アドレスＹ：Ｘは、書き込みアドレスのうち上位ＬＯＧ
2 （Ｗ／Ｎ）ビットが値Ｙ，下位ＬＯＧ2 （ＮＦ×Ｎ／
Ｂ）ビットが値Ｘを表現するアドレスを示している。最
初、書き込みアドレス（Ｗ／Ｎ−１）：（ＮＦ×Ｎ／Ｂ
−１）を発生し、その後１デクリメントを（ＮＦ×Ｎ／
Ｂ−１）回まで行ってアドレスを発生してゆきアドレス
（Ｗ／Ｎ−１）：０になると、次にアドレス上位ＬＯＧ
2 （Ｗ／Ｎ）ビットの値を１デクリメントし、アドレス
下位ＬＯＧ2 （ＮＦ×Ｎ／Ｂ）ビットの値を（ＮＦ×Ｎ
／Ｂ−１）に戻してアドレス（Ｗ／Ｎ−２）：（ＮＦ×
Ｎ／Ｂ−１）を発生し、また１デクリメントを（ＮＦ×
Ｎ／Ｂ−１）回まで行ってアドレスを発生して行く。以
降図に示すようにアドレスを発生してゆきアドレス０：
０を発生すると、書き込み完了信号ＷＣをアサートす
る。
ス発生回路１１が発生するアドレスの発生順序を示す図
である。この場合、バッファメモリ＃Ａ９とバッファメ
モリ＃Ｂ１０では同じアドレスの発生順序となり、図中
アドレスＹ：Ｘは、書き込みアドレスのうち上位ＬＯＧ
2 （Ｗ／Ｎ）ビットが値Ｙ，下位ＬＯＧ2 （ＮＦ×Ｎ／
Ｂ）ビットが値Ｘを表現するアドレスを示している。最
初、書き込みアドレス（Ｗ／Ｎ−１）：（ＮＦ×Ｎ／Ｂ
−１）を発生し、その後１デクリメントを（ＮＦ×Ｎ／
Ｂ−１）回まで行ってアドレスを発生してゆきアドレス
（Ｗ／Ｎ−１）：０になると、次にアドレス上位ＬＯＧ
2 （Ｗ／Ｎ）ビットの値を１デクリメントし、アドレス
下位ＬＯＧ2 （ＮＦ×Ｎ／Ｂ）ビットの値を（ＮＦ×Ｎ
／Ｂ−１）に戻してアドレス（Ｗ／Ｎ−２）：（ＮＦ×
Ｎ／Ｂ−１）を発生し、また１デクリメントを（ＮＦ×
Ｎ／Ｂ−１）回まで行ってアドレスを発生して行く。以
降図に示すようにアドレスを発生してゆきアドレス０：
０を発生すると、書き込み完了信号ＷＣをアサートす
る。
【００３２】図１１は、回転角度が０°及び１８０°の
ときのバッファメモリの読み出しアドレスの発生順序で
ある。この場合、バッファメモリ＃Ａ９とバッファメモ
リ＃Ｂ１０では同じアドレス発生順序となる。図中アド
レスＹ：Ｘは読み出しアドレスのうち上位ＬＯＧ2 （Ｗ
／Ｎ）ビットが値Ｙ、下位ＬＯＧ2 （ＮＦ×Ｎ／Ｂ）ビ
ットが値Ｘを表現するアドレスを示している。最初、読
み出しアドレス（Ｗ／Ｎ−１）：（ＮＦ×Ｎ／Ｂ−１）
を発生し、その後１デクリメントを（ＮＦ×Ｎ／Ｂ−
１）回まで行ってアドレスを発生してゆきアドレス（Ｗ
／Ｎ−１）：０になると、次に上位ＬＯＧ2 （Ｗ／Ｎ）
ビットの値を１デクリメントを行ってアドレス（Ｗ／Ｎ
−２）：０となり、その後１インクリメントを（ＮＦ×
Ｎ／Ｂ−１）回まで行ってアドレスを発生してゆきアド
レス（Ｗ／Ｎ−２）：（ＮＦ×Ｎ／Ｂ−１）になる。以
降図に示すようにアドレスを発生してゆきアドレス０：
０を発生すると、読み出終了信号ＲＣをアサートする。
ときのバッファメモリの読み出しアドレスの発生順序で
ある。この場合、バッファメモリ＃Ａ９とバッファメモ
リ＃Ｂ１０では同じアドレス発生順序となる。図中アド
レスＹ：Ｘは読み出しアドレスのうち上位ＬＯＧ2 （Ｗ
／Ｎ）ビットが値Ｙ、下位ＬＯＧ2 （ＮＦ×Ｎ／Ｂ）ビ
ットが値Ｘを表現するアドレスを示している。最初、読
み出しアドレス（Ｗ／Ｎ−１）：（ＮＦ×Ｎ／Ｂ−１）
を発生し、その後１デクリメントを（ＮＦ×Ｎ／Ｂ−
１）回まで行ってアドレスを発生してゆきアドレス（Ｗ
／Ｎ−１）：０になると、次に上位ＬＯＧ2 （Ｗ／Ｎ）
ビットの値を１デクリメントを行ってアドレス（Ｗ／Ｎ
−２）：０となり、その後１インクリメントを（ＮＦ×
Ｎ／Ｂ−１）回まで行ってアドレスを発生してゆきアド
レス（Ｗ／Ｎ−２）：（ＮＦ×Ｎ／Ｂ−１）になる。以
降図に示すようにアドレスを発生してゆきアドレス０：
０を発生すると、読み出終了信号ＲＣをアサートする。
【００３３】図１２は、回転角度が９０°及び２７０°
のときのバッファメモリ＃Ａ９の読み出しアドレスの発
生順序である。この場合、最初読み出しアドレス（Ｗ／
Ｎ−１）：（ＮＦ×Ｎ／Ｂ−１）を発生し、その後アド
レス上位ＬＯＧ2 （Ｗ／Ｎ）ビットの値を（Ｗ／Ｎ−
１）回だけ１デクリメントを行ってアドレスを発生して
行きアドレス０：（ＮＦ×Ｎ／Ｂ−１）となり、次にア
ドレス上位ＬＯＧ2 （Ｗ／Ｎ）ビットの値を（Ｗ／Ｎ−
１）に戻し、アドレス下位ＬＯＧ2 （ＮＦ×Ｎ／Ｂ）ビ
ットを１デクリメントして、アドレス（Ｗ／Ｎ−１）：
（ＮＦ×Ｎ／Ｂ−２）となる。以降図に示すようにアド
レスを発生して行きアドレス０：０を発生すると、読み
出終了信号ＲＣをアサートする。
のときのバッファメモリ＃Ａ９の読み出しアドレスの発
生順序である。この場合、最初読み出しアドレス（Ｗ／
Ｎ−１）：（ＮＦ×Ｎ／Ｂ−１）を発生し、その後アド
レス上位ＬＯＧ2 （Ｗ／Ｎ）ビットの値を（Ｗ／Ｎ−
１）回だけ１デクリメントを行ってアドレスを発生して
行きアドレス０：（ＮＦ×Ｎ／Ｂ−１）となり、次にア
ドレス上位ＬＯＧ2 （Ｗ／Ｎ）ビットの値を（Ｗ／Ｎ−
１）に戻し、アドレス下位ＬＯＧ2 （ＮＦ×Ｎ／Ｂ）ビ
ットを１デクリメントして、アドレス（Ｗ／Ｎ−１）：
（ＮＦ×Ｎ／Ｂ−２）となる。以降図に示すようにアド
レスを発生して行きアドレス０：０を発生すると、読み
出終了信号ＲＣをアサートする。
【００３４】図１３は、回転角度が９０°及び２７０°
のときのバッファメモリ＃Ｂ１０の読み出しアドレスの
発生順序である。この場合、最初読み出しアドレス（Ｗ
／Ｎ−１）：０を発生し、その後アドレス上位ＬＯＧ2
（Ｗ／Ｎ）ビットの値を（Ｗ／Ｎ−１）回だけ１デクリ
メントを行ってアドレスを発生して行きアドレス０：０
となり、次は、アドレス上位ＬＯＧ2 （Ｗ／Ｎ）ビット
の値を（Ｗ／Ｎ−１）に戻し、アドレス下位ＬＯＧ
2 （ＮＦ×Ｎ／Ｂ）ビットを１インクリメントして、ア
ドレス（Ｗ／Ｎ−１）：１となる。以降図に示すように
アドレスを発生してゆきアドレス０：（ＮＦ×Ｎ／Ｂ−
１）を発生して、読み出終了信号ＲＣをアサートする。
のときのバッファメモリ＃Ｂ１０の読み出しアドレスの
発生順序である。この場合、最初読み出しアドレス（Ｗ
／Ｎ−１）：０を発生し、その後アドレス上位ＬＯＧ2
（Ｗ／Ｎ）ビットの値を（Ｗ／Ｎ−１）回だけ１デクリ
メントを行ってアドレスを発生して行きアドレス０：０
となり、次は、アドレス上位ＬＯＧ2 （Ｗ／Ｎ）ビット
の値を（Ｗ／Ｎ−１）に戻し、アドレス下位ＬＯＧ
2 （ＮＦ×Ｎ／Ｂ）ビットを１インクリメントして、ア
ドレス（Ｗ／Ｎ−１）：１となる。以降図に示すように
アドレスを発生してゆきアドレス０：（ＮＦ×Ｎ／Ｂ−
１）を発生して、読み出終了信号ＲＣをアサートする。
【００３５】バッファメモリ・リードアドレス発生回路
１２が発生する読み出しアドレスに従ってバッファメモ
リ＃Ａ９またはバッファメモリ＃Ｂ１０から読み出され
た４ビットの画像データは、マルチプレクサ４によって
読み出し側のバッファメモリの画像データが選択されて
ワード合成回路１３に入力される。
１２が発生する読み出しアドレスに従ってバッファメモ
リ＃Ａ９またはバッファメモリ＃Ｂ１０から読み出され
た４ビットの画像データは、マルチプレクサ４によって
読み出し側のバッファメモリの画像データが選択されて
ワード合成回路１３に入力される。
【００３６】図１４はワード合成回路１３の詳細回路図
である。入力されるバッファメモリから読み出された４
ビットの画像データは、まずマルチプレクサ１７０によ
って、入力画像の情報ビット数Ｎに応じて、第１ワード
合成回路１７１か第２ワード合成回路１７２に入力され
る。選択された第１または第２ワード合成回路１７１，
１７２で合成された８ビットのワードがマルチプレクサ
１７３によって選択され出力される。
である。入力されるバッファメモリから読み出された４
ビットの画像データは、まずマルチプレクサ１７０によ
って、入力画像の情報ビット数Ｎに応じて、第１ワード
合成回路１７１か第２ワード合成回路１７２に入力され
る。選択された第１または第２ワード合成回路１７１，
１７２で合成された８ビットのワードがマルチプレクサ
１７３によって選択され出力される。
【００３７】図１５は、入力画像の情報ビット数Ｎ＝２
の画像に対する第１ワード合成回路１７１の詳細回路図
である。合成用レジスタ１８０は２ビット単位で書き込
みイネーブルの指定が可能な４つのレジスタモジュール
ＲＡ１からＲＡ４より構成される８ビットのレジスタ
で、合成用レジスタ１８１は同様に２ビット単位で書き
込みイネーブルの指定が可能な４つのレジスタモジュー
ルＲＢ１からＲＢ４より構成される８ビットのレジスタ
である。２画素分の画像データが４ビットパラレルで入
力されるので、マルチプレクサ１８２が１画素２ビット
のデータに分割して、後述するように回転角度に応じ
て、合成用レジスタ１８０と１８１のレジスタモジュー
ルの書き込みイネーブル制御を行って分配する。合成用
レジスタ１８０と１８１の両方に画像データがセットさ
れると、合成用レジスタ１８０そして１８１の順に８ビ
ットワードデータをマルチブレクサ１８３が選択して出
力する。
の画像に対する第１ワード合成回路１７１の詳細回路図
である。合成用レジスタ１８０は２ビット単位で書き込
みイネーブルの指定が可能な４つのレジスタモジュール
ＲＡ１からＲＡ４より構成される８ビットのレジスタ
で、合成用レジスタ１８１は同様に２ビット単位で書き
込みイネーブルの指定が可能な４つのレジスタモジュー
ルＲＢ１からＲＢ４より構成される８ビットのレジスタ
である。２画素分の画像データが４ビットパラレルで入
力されるので、マルチプレクサ１８２が１画素２ビット
のデータに分割して、後述するように回転角度に応じ
て、合成用レジスタ１８０と１８１のレジスタモジュー
ルの書き込みイネーブル制御を行って分配する。合成用
レジスタ１８０と１８１の両方に画像データがセットさ
れると、合成用レジスタ１８０そして１８１の順に８ビ
ットワードデータをマルチブレクサ１８３が選択して出
力する。
【００３８】図１６は、入力画像の情報ビット数Ｎ＝１
の画像に対する第２ワード合成回路１７２である。合成
用レジスタ１９０は１ビット単位で書き込みイネーブル
の指定が可能な８つのレジスタモジュールＡ１からＡ８
より構成される８ビットのレジスタ、合成用レジスタ１
９１は１ビット単位で書き込みイネーブルの指定が可能
な８つのレジスタモジュールＢ１からＢ８より構成され
る８ビットのレジスタ、合成用レジスク１９２は１ビッ
ト単位で書き込みイネーブルの指定が可能な８つのレジ
スタモジュールＣ１からＣ８より構成される８ビットの
レジスタ、合成用レジスタ１９３は１ビット単位で書き
込みイネーブルの指定が可能な８つのレジスタモジュー
ルＤ１からＤ８より構成される８ビットのレジスタであ
る。４画素分の画像データが４ビツトパラレルで入力さ
れるので、マルチプレクサ１９４が１画素１ビットのデ
ータに分劃して、回転角度に応じて、合成用レジスタ１
９０，１９１，１９２，１９３のレジスタモジュールの
書き込みイネーブル制御を行って分配する。合成用レジ
スタ１９０，１９１，１９２，１９３の全てのレジスタ
モジュールに画像データがセットされて、８ビットのワ
ードデータが４つできると、合成用レジスタ１９０，１
９１，１９２，１９３の順に８ビットワードデータをマ
ルチプレクサ１９５が選択して出力する。
の画像に対する第２ワード合成回路１７２である。合成
用レジスタ１９０は１ビット単位で書き込みイネーブル
の指定が可能な８つのレジスタモジュールＡ１からＡ８
より構成される８ビットのレジスタ、合成用レジスタ１
９１は１ビット単位で書き込みイネーブルの指定が可能
な８つのレジスタモジュールＢ１からＢ８より構成され
る８ビットのレジスタ、合成用レジスク１９２は１ビッ
ト単位で書き込みイネーブルの指定が可能な８つのレジ
スタモジュールＣ１からＣ８より構成される８ビットの
レジスタ、合成用レジスタ１９３は１ビット単位で書き
込みイネーブルの指定が可能な８つのレジスタモジュー
ルＤ１からＤ８より構成される８ビットのレジスタであ
る。４画素分の画像データが４ビツトパラレルで入力さ
れるので、マルチプレクサ１９４が１画素１ビットのデ
ータに分劃して、回転角度に応じて、合成用レジスタ１
９０，１９１，１９２，１９３のレジスタモジュールの
書き込みイネーブル制御を行って分配する。合成用レジ
スタ１９０，１９１，１９２，１９３の全てのレジスタ
モジュールに画像データがセットされて、８ビットのワ
ードデータが４つできると、合成用レジスタ１９０，１
９１，１９２，１９３の順に８ビットワードデータをマ
ルチプレクサ１９５が選択して出力する。
【００３９】また、入力画像の情報ビット数Ｎの最小値
ＮＭＩＮ（ここではＮＭＩＮ＝１）に応じたＮＭＩＮビ
ット単位で書き込みイネープルの指定が可能なレジスタ
モジュールから構成されるＢ／ＮＭＩＮ個のＷビットの
レジスタに対して、入力画像の情報ビット数Ｎに応じて
このレジスタモジュールＮ／ＮＭＩＮ個が書き込みイネ
ーブルになるようにマルチプレクサを構成すれば、Ｂ／
ＮＭＩＮ個のＷビットのレジスタだけで、異なる入力画
像の情報ビット数Ｎに対応するワード合成回路を構成で
きる。
ＮＭＩＮ（ここではＮＭＩＮ＝１）に応じたＮＭＩＮビ
ット単位で書き込みイネープルの指定が可能なレジスタ
モジュールから構成されるＢ／ＮＭＩＮ個のＷビットの
レジスタに対して、入力画像の情報ビット数Ｎに応じて
このレジスタモジュールＮ／ＮＭＩＮ個が書き込みイネ
ーブルになるようにマルチプレクサを構成すれば、Ｂ／
ＮＭＩＮ個のＷビットのレジスタだけで、異なる入力画
像の情報ビット数Ｎに対応するワード合成回路を構成で
きる。
【００４０】図１７，図１８は、第１ワード合成回路１
７１がどのように画像データをセットしていくかその制
御について示したものである。これはバッファメモリか
ら読み出された４ビットの画像データが４つ入力され
て、２つの８ビットワード合成レジスタにデータが全て
設定されるまで行われ、この動作を入力画像を全て８ビ
ットのワードに合成するまで続ける。回転角度が０°及
び１８０°のときは、画像データが入力画像の偶数ライ
ンと奇数ラインで制御が異なる（開始ラインは奇数ライ
ンとする）。２０１は回転角度が０°及び１８０°で画
像データが奇数ラインの場合のデータの制御について示
したものである。まず最初の４ビット画像データに含ま
れる２つの画素の２ビットデータをそれぞれＤ０，Ｄ１
とする。ただし、ここではＤ０のほうを上位ビット側の
画素つまり始めのほうの入力画素データとする。この４
ビットデータが入力されるとこの中のＤ０，Ｄ１はそれ
ぞれＲＡ１，ＲＡ２にセットされる。次の４ビット画像
データ（Ｄ２，Ｄ３）はそれぞれＲＡ３，ＲＡ４にセッ
トされ、その次の４ビット画像データ（Ｄ４，Ｄ５）は
それぞれＲＢ１，ＲＢ２にセットされ、その次の４ビッ
ト画像データ（Ｄ６，Ｄ７）はそれぞれＲＢ３，ＲＢ４
にセットされる。２０２は回転角度が０°及び１８０°
で画像データが偶数ラインの場合のデータの制御につい
て示したものである。また２０３は、回転角度が左回り
９０°のときのデータの制御について示したものである
（偶数ラインと奇数ラインで制御は同じ）。そして、２
０４は、回転角度が左回り２７０°のときのデータの制
御について示したものである（偶数ラインと奇数ライン
で制御は同じ）。
７１がどのように画像データをセットしていくかその制
御について示したものである。これはバッファメモリか
ら読み出された４ビットの画像データが４つ入力され
て、２つの８ビットワード合成レジスタにデータが全て
設定されるまで行われ、この動作を入力画像を全て８ビ
ットのワードに合成するまで続ける。回転角度が０°及
び１８０°のときは、画像データが入力画像の偶数ライ
ンと奇数ラインで制御が異なる（開始ラインは奇数ライ
ンとする）。２０１は回転角度が０°及び１８０°で画
像データが奇数ラインの場合のデータの制御について示
したものである。まず最初の４ビット画像データに含ま
れる２つの画素の２ビットデータをそれぞれＤ０，Ｄ１
とする。ただし、ここではＤ０のほうを上位ビット側の
画素つまり始めのほうの入力画素データとする。この４
ビットデータが入力されるとこの中のＤ０，Ｄ１はそれ
ぞれＲＡ１，ＲＡ２にセットされる。次の４ビット画像
データ（Ｄ２，Ｄ３）はそれぞれＲＡ３，ＲＡ４にセッ
トされ、その次の４ビット画像データ（Ｄ４，Ｄ５）は
それぞれＲＢ１，ＲＢ２にセットされ、その次の４ビッ
ト画像データ（Ｄ６，Ｄ７）はそれぞれＲＢ３，ＲＢ４
にセットされる。２０２は回転角度が０°及び１８０°
で画像データが偶数ラインの場合のデータの制御につい
て示したものである。また２０３は、回転角度が左回り
９０°のときのデータの制御について示したものである
（偶数ラインと奇数ラインで制御は同じ）。そして、２
０４は、回転角度が左回り２７０°のときのデータの制
御について示したものである（偶数ラインと奇数ライン
で制御は同じ）。
【００４１】第２ワード合成回路１７２の画像データの
制御については、バッファメモリから読み出した４ビッ
トの画像データが８つ入力されて４つの８ビットワード
合成レジスタにデータが全て設定されるまで行われ、こ
の動作を入力画像を全て８ビットのワードに合成するま
で続ける。どのように画像データをセットして行くかは
図１７，図１８から容易に理解できるので説明を省略す
る。
制御については、バッファメモリから読み出した４ビッ
トの画像データが８つ入力されて４つの８ビットワード
合成レジスタにデータが全て設定されるまで行われ、こ
の動作を入力画像を全て８ビットのワードに合成するま
で続ける。どのように画像データをセットして行くかは
図１７，図１８から容易に理解できるので説明を省略す
る。
【００４２】ワード合成回路１３によって８ビットワー
ドに合成されたデータの、ページメモリ１６への書き込
みアドレスは、ページメモリ・ライトアドレス発生回路
１４によって生成され、制御回路２０によってデータと
アドレスが対応づけられてページメモリインタフェース
１５に送られ、ページメモリインタフェース１５がペー
ジメモリ１６にデータを書き込むためのハンドシェーク
転送などを行う。
ドに合成されたデータの、ページメモリ１６への書き込
みアドレスは、ページメモリ・ライトアドレス発生回路
１４によって生成され、制御回路２０によってデータと
アドレスが対応づけられてページメモリインタフェース
１５に送られ、ページメモリインタフェース１５がペー
ジメモリ１６にデータを書き込むためのハンドシェーク
転送などを行う。
【００４３】図１９は、ページメモリ・ライトアドレス
発生回路１４である。回転処理の開始に先立って、ＣＰ
Ｕ１７からレジスタ１８に設定され記憶されているペー
ジメモリ１６のベースアドレスが２２ビットのレジスタ
２１１にロードされる。２１０はＡＬＵであって、Ｂ入
力にはレジスタ１８にＣＰＵからレジスタ１８に設定さ
れ記憶されているページメモリの主走査方向の幅つまり
ワード数ＮＷが入力される。またＡ入力にはレジスタ２
１１に記憶されているアドレスが入力される。ＡＬＵ２
１０は、回転角度に応じて制御回路２０が出す制御信号
によって制御されＡ−１，Ａ＋１，Ａ−Ｂ，Ａ＋Ｂの演
算を行い、その結果をレジスタ２１１に記憶する。
発生回路１４である。回転処理の開始に先立って、ＣＰ
Ｕ１７からレジスタ１８に設定され記憶されているペー
ジメモリ１６のベースアドレスが２２ビットのレジスタ
２１１にロードされる。２１０はＡＬＵであって、Ｂ入
力にはレジスタ１８にＣＰＵからレジスタ１８に設定さ
れ記憶されているページメモリの主走査方向の幅つまり
ワード数ＮＷが入力される。またＡ入力にはレジスタ２
１１に記憶されているアドレスが入力される。ＡＬＵ２
１０は、回転角度に応じて制御回路２０が出す制御信号
によって制御されＡ−１，Ａ＋１，Ａ−Ｂ，Ａ＋Ｂの演
算を行い、その結果をレジスタ２１１に記憶する。
【００４４】図２０は、ページメモリ・ライトアドレス
発生回路１４のアドレスの発生順序を示したものであ
る。ＣＰＵ１７が設定するベースアドレスは、入力画像
の最初の画素が含まれるワードデータが書き込まれるべ
きアドレスとしてＣＰＵからレジスタ１８に設定され記
憶されている。この図のうち主走査方向で主走査の向き
にアドレスが発生する場合はＡＬＵ２１０はＡ＋１の演
算を行うよう制御され、主走査方向で主走査の逆向きに
アドレスが発生する場合はＡＬＵ２１０はＡ−１の演算
を行うよう制御され、また副走査方向で副走査の向きに
アドレスが発生する場合はＡＬＵ２１０はＡ＋Ｂの演算
を行うよう制御され，副走査方向で副走査の逆向きにア
ドレスが発生する場合はＡＬＵ２１０はＡ−Ｂの演算を
行うよう制御される。２２０は回転角度が０°のときの
ページメモリの書き込みアドレスの発生順序、２２１は
回転角度が１８０°のときのページメモリの書き込みア
ドレスの発生順序、２２２は回転角度が左回り２７０°
のときのページメモリの書き込みアドレスの発生順序、
２２３は回転角度が左回り９０°のときのページメモリ
の書き込みアドレスの発生順序である。
発生回路１４のアドレスの発生順序を示したものであ
る。ＣＰＵ１７が設定するベースアドレスは、入力画像
の最初の画素が含まれるワードデータが書き込まれるべ
きアドレスとしてＣＰＵからレジスタ１８に設定され記
憶されている。この図のうち主走査方向で主走査の向き
にアドレスが発生する場合はＡＬＵ２１０はＡ＋１の演
算を行うよう制御され、主走査方向で主走査の逆向きに
アドレスが発生する場合はＡＬＵ２１０はＡ−１の演算
を行うよう制御され、また副走査方向で副走査の向きに
アドレスが発生する場合はＡＬＵ２１０はＡ＋Ｂの演算
を行うよう制御され，副走査方向で副走査の逆向きにア
ドレスが発生する場合はＡＬＵ２１０はＡ−Ｂの演算を
行うよう制御される。２２０は回転角度が０°のときの
ページメモリの書き込みアドレスの発生順序、２２１は
回転角度が１８０°のときのページメモリの書き込みア
ドレスの発生順序、２２２は回転角度が左回り２７０°
のときのページメモリの書き込みアドレスの発生順序、
２２３は回転角度が左回り９０°のときのページメモリ
の書き込みアドレスの発生順序である。
【００４５】以上の回転処理に従って、ページメモリに
所望の回転角度だけ回転した画像が生成される。本発明
の実施例では、対応する画像として１画素の情報ビット
数が２種類の場合を扱ったが、本発明はこれに限定され
るわけでなくもっと多くの種類の画像にも対応できるも
のである。
所望の回転角度だけ回転した画像が生成される。本発明
の実施例では、対応する画像として１画素の情報ビット
数が２種類の場合を扱ったが、本発明はこれに限定され
るわけでなくもっと多くの種類の画像にも対応できるも
のである。
【００４６】また、本発明の実施例ではバッファメモリ
のアドレスの制御を読み出しアドレスの発生を回転角度
に応じて制御したが、本発明はこれに限定されるわけで
なく書き込みアドレスの発生を回転角度に応じて制御し
たり、また読み出しアドレスと書き込みアドレスを回転
角度に応じて制御する場合も対応するものである。ま
た、本発明の実施例ではバッファメモリのアドレスの制
御をダウンカウンタとアップダウンカウンタを用いて制
御したが、本発明はこれに限定されるわけでなくアップ
カウンタとアップダウンカウンタを用いて制御する場合
も対応するものである。
のアドレスの制御を読み出しアドレスの発生を回転角度
に応じて制御したが、本発明はこれに限定されるわけで
なく書き込みアドレスの発生を回転角度に応じて制御し
たり、また読み出しアドレスと書き込みアドレスを回転
角度に応じて制御する場合も対応するものである。ま
た、本発明の実施例ではバッファメモリのアドレスの制
御をダウンカウンタとアップダウンカウンタを用いて制
御したが、本発明はこれに限定されるわけでなくアップ
カウンタとアップダウンカウンタを用いて制御する場合
も対応するものである。
【００４７】
【発明の効果】本発明の画像回転装置は、１画素の情報
ビット数の異なる画像をリアルタイムに回転することが
でき、バッファメモリとして使用するメモリデバイスの
アクセスタイムを遅くできるので、装置コストを安くそ
して装置の発熱を低下することができる。また、１画素
の情報ビット数の異なる画像を回転する場合でも１種類
のバッファメモリで済むので、回路構成がコンパクトに
なる。
ビット数の異なる画像をリアルタイムに回転することが
でき、バッファメモリとして使用するメモリデバイスの
アクセスタイムを遅くできるので、装置コストを安くそ
して装置の発熱を低下することができる。また、１画素
の情報ビット数の異なる画像を回転する場合でも１種類
のバッファメモリで済むので、回路構成がコンパクトに
なる。
【図１】 本発明を実施した画像回転装置を構成を示す
ブロック図である。
ブロック図である。
【図２】 本実施例のパラレル変換回路の回路図であ
る。
る。
【図３】 本実施例のバッファメモリ・ライトアドレス
発生回路の回路構成を示す図である。
発生回路の回路構成を示す図である。
【図４】 本実施例の第１バッファメモリ・ライトアド
レス発生回路の回路図である。
レス発生回路の回路図である。
【図５】 本実施例の第２バッファメモリ・ライトアド
レス発生回路の回路図である。
レス発生回路の回路図である。
【図６】 本実施例のバッファメモリ・リードアドレス
発生回路の回路構成を示す図である。
発生回路の回路構成を示す図である。
【図７】 本実施例の第１バッファメモリ・リードアド
レス発生回路の回路図である。
レス発生回路の回路図である。
【図８】 本実施例の第２バッファメモリ・リードアド
レス発生回路の回路図である。
レス発生回路の回路図である。
【図９】 本実施例のバファメモリの画像データの書き
込み／読み出しの制御を説明する状態遷移図である。
込み／読み出しの制御を説明する状態遷移図である。
【図１０】 本実施例のバッファメモリ・ライトアドレ
ス発生回路が発生する書き込みアドレスの発生順序を説
明する図である。
ス発生回路が発生する書き込みアドレスの発生順序を説
明する図である。
【図１１】 本実施例のバッファメモリ・リードアドレ
ス発生回路が回転角度が０°及び１８０°のときに発生
する読み出しアドレスの発生順序を説明する図である。
ス発生回路が回転角度が０°及び１８０°のときに発生
する読み出しアドレスの発生順序を説明する図である。
【図１２】 本実施例のバッファメモリ・ライトアドレ
ス発生回路が回転角度が左回り９０°及び２７０°のと
きにバッファメモリ＃Ａに対して発生する読み出しアド
レスの発生順序を説明する図である。
ス発生回路が回転角度が左回り９０°及び２７０°のと
きにバッファメモリ＃Ａに対して発生する読み出しアド
レスの発生順序を説明する図である。
【図１３】 本実施例のバッファメモリ・ライトアドレ
ス発生回路が回転角度が左回り９０°及び２７０°のと
きにバッファメモリ＃Ｂに対して発生する読み出しアド
レスの発生順序を説明する図である。
ス発生回路が回転角度が左回り９０°及び２７０°のと
きにバッファメモリ＃Ｂに対して発生する読み出しアド
レスの発生順序を説明する図である。
【図１４】 本実施例のワード合成回路の回路構成を示
す図である。
す図である。
【図１５】 本実施例の第１ワード合成回路の回路構成
を示す図である。
を示す図である。
【図１６】 本実施例の第２ワード合成回路の回路構成
を示す図である。
を示す図である。
【図１７】 本実施例の第１ワード合成回路の動作を説
明する図の第１の部分である。
明する図の第１の部分である。
【図１８】 本実施例の第１ワード合成回路の動作を説
明する図の第２の部分である。
明する図の第２の部分である。
【図１９】 本実施例のページメモリ・ライトアドレス
発生回路の回路構成図である。
発生回路の回路構成図である。
【図２０】 本実施例のページメモリ・ライトアドレス
発生回路が発生する書き込みアドレスの発生順序につい
て説明する図である。
発生回路が発生する書き込みアドレスの発生順序につい
て説明する図である。
１…画像入力装置、２…画像入力インタフェース、３…
パラレル変換回路、４，５，６…マルチプレクサ、７，
８…双方向バッファ、９…バッファメモリ＃Ａ、１０…
バッファメモリ＃Ｂ、１１…バッファメモリ・ライトア
ドレス発生回路、１２…バッファメモリ・リードアドレ
ス発生回路、１３…ワード合成回路、１４…ページメモ
リ・ライトアドレス発生回路、１５…ページメモリ・イ
ンタフェース、１６…ページメモリ、１７…ＣＰＵ、１
８…レジスタ、１９…ＣＰＵインタフェース、２０…制
御回路、１０１〜１０６ Ｄフリップフロップ、１０７
マルチプレクサ、１３０，１３２…ローダブル・ダウン
カウンタ、１３１，１３３…ダウンカウンタ、１４０…
ローダブル・アップダウンカウンタ、１４１〜１４３…
ダウンカウンタ、１５０…ローダブル・アップダウンカ
ウンタ、１５１〜１５３…ダウンカウンタ、１６０…第
１バッファメモリ・ライトアドレス発生回路、１６２…
第２バッファメモリ・ライトアドレス発生回路、１６１
…マルチプレクサ、１６３…マルチプレクサ、１６４…
第１バッファメモリ・リードアドレス発生回路、１６５
…マルチプレクサ、１６６…第２バッファメモリ・リー
ドアドレス発生回路、１６７…マルチプレクサ、１７０
…マルチプレクサ、１７１…第１ワード合成回路、１７
２…第２ワード合成回路、１７３…マルチプレクサ、１
８０，１８１…合成用レジスタ、１８２，１８３…マル
チプレクサ、１９０〜１９３…合成用レジスタ、１９
４，１９５…マルチプレクサ、２１０…ＡＬＵ、２１１
…レジスタ
パラレル変換回路、４，５，６…マルチプレクサ、７，
８…双方向バッファ、９…バッファメモリ＃Ａ、１０…
バッファメモリ＃Ｂ、１１…バッファメモリ・ライトア
ドレス発生回路、１２…バッファメモリ・リードアドレ
ス発生回路、１３…ワード合成回路、１４…ページメモ
リ・ライトアドレス発生回路、１５…ページメモリ・イ
ンタフェース、１６…ページメモリ、１７…ＣＰＵ、１
８…レジスタ、１９…ＣＰＵインタフェース、２０…制
御回路、１０１〜１０６ Ｄフリップフロップ、１０７
マルチプレクサ、１３０，１３２…ローダブル・ダウン
カウンタ、１３１，１３３…ダウンカウンタ、１４０…
ローダブル・アップダウンカウンタ、１４１〜１４３…
ダウンカウンタ、１５０…ローダブル・アップダウンカ
ウンタ、１５１〜１５３…ダウンカウンタ、１６０…第
１バッファメモリ・ライトアドレス発生回路、１６２…
第２バッファメモリ・ライトアドレス発生回路、１６１
…マルチプレクサ、１６３…マルチプレクサ、１６４…
第１バッファメモリ・リードアドレス発生回路、１６５
…マルチプレクサ、１６６…第２バッファメモリ・リー
ドアドレス発生回路、１６７…マルチプレクサ、１７０
…マルチプレクサ、１７１…第１ワード合成回路、１７
２…第２ワード合成回路、１７３…マルチプレクサ、１
８０，１８１…合成用レジスタ、１８２，１８３…マル
チプレクサ、１９０〜１９３…合成用レジスタ、１９
４，１９５…マルチプレクサ、２１０…ＡＬＵ、２１１
…レジスタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−71091（ＪＰ，Ａ) 特開 昭63−137376（ＪＰ，Ａ) 特開 昭61−26179（ＪＰ，Ａ) 特開 平５−108812（ＪＰ，Ａ) 特開 平２−21378（ＪＰ，Ａ) 特開 昭63−188273（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 3/60 G06F 3/153 320 G06F 12/02 590
Claims (3)
- 【請求項１】 １画素当たりＮビットの情報を持つ入力
画像データを所定の回転角度だけ回転した態様でワード
幅Ｗビットのベージメモリに記憶する画像回転装置であ
って、 前記入力画像データを、少なくともＷ／Ｎライン分記憶
するワード幅Ｂビットのバッファメモリと、指定された
回転角度と画像サイズに応じた順序で、入力画像を前記
バッファメモリに対して書き込み及び読み出しをする記
憶制御手段と、 この記憶制御手段が読み出したＷ／Ｎ個のＢビットワー
ドの画像データから、指定された回転角度に応じて、回
転した画像データの態様になるようにＢ／Ｎ個のＷビッ
トのワードデータに合成する合成手段と、 この合成手段によって合成されたＢ／Ｎ個のＷビットの
ワードデータを回転角度に基づいた順序で順次出力する
出力制御手段と、 この出力制御手段が出力するワードデータを入力画像が
指定された回転角度だけ回転した状態で前記ページメモ
リに記憶されるように書き込みアドレスを発生するアド
レス発生手段とを有し、Ｎ≦Ｂ≦Ｗ，Ｗ ｍｏｄ Ｂ＝
０，Ｂ ｍｏｄＮ＝０である画像回転装置において、 更に、切り換え制御手段を有し、この切り換え制御手段
は、入力画像データの１画素当たりのビット数Ｎに応じ
て、前記記憶制御手段、前記合成手段、前記出力制御手
段及び前記アドレス発生手段をＮビット用に切り換え制
御するものであって、Ｗ及びＢは、Ｎが取り得る複数の
値の公倍数で且つＮ≦Ｂ≦Ｗである 画像回転装置。 - 【請求項２】 請求項１の画像回転装置において、前記記憶制御手段は、前記バッフアメモリのアドレスを
指定するためのアドレスカウンタを有し、このアドレス
カウンタは、第１のカウンタ及び第２のカウンタからな
り、前記記憶制御手段は、前記第１のカウンタと前記第
２のカウンタの計数結果を合成して前記バッフアメモリ
のアドレスを指定するものであり、前記切り換え手段
は、前記第１のカウンタと前記第２のカウンタのそれぞ
れが計数するピット数を１画素当たりのピット数Ｎに応
じて変化するように切り換える ものである画像回転装
置。 - 【請求項３】 請求項１の画像回転装置において、１画素当たりのビット数Ｎの取り得る最小値をＮＭＩＮ
としたとき、前記合成手段は、Ｂ／ＮＭＩＮ個のＷビッ
トのレジスタと、このレジスタに前記記憶制御手段が読
み出した面像データを分割して分配する分配手段とを有
し、前記切り換え手段は、Ｎに応じて、前記分配手段が
前記各レジスタに分配する単位ビット数を変えるように
切り換えるものである 画像回転装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199810A JP3022903B2 (ja) | 1992-07-27 | 1992-07-27 | 画像回転装置 |
| US07/960,886 US5384645A (en) | 1991-10-15 | 1992-10-14 | Image rotating apparatus |
| US08/095,521 US5426733A (en) | 1992-07-27 | 1993-07-26 | Image rotation apparatus capable of rotating image data of different numbers of pixel bits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4199810A JP3022903B2 (ja) | 1992-07-27 | 1992-07-27 | 画像回転装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0644368A JPH0644368A (ja) | 1994-02-18 |
| JP3022903B2 true JP3022903B2 (ja) | 2000-03-21 |
Family
ID=16414018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4199810A Expired - Fee Related JP3022903B2 (ja) | 1991-10-15 | 1992-07-27 | 画像回転装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5426733A (ja) |
| JP (1) | JP3022903B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3166447B2 (ja) * | 1993-10-26 | 2001-05-14 | 富士ゼロックス株式会社 | 画像処理装置及び画像処理方法 |
| AUPM701394A0 (en) * | 1994-07-22 | 1994-08-18 | Monash University | A graphical display system |
| KR970703568A (ko) * | 1995-04-07 | 1997-07-03 | 이시마루 미키오 | 영상 회전방법 및 장치(method and apparatus for image potation) |
| JP3478696B2 (ja) * | 1997-02-28 | 2003-12-15 | キヤノン株式会社 | 画像処理装置及びその制御方法 |
| KR19990014138A (ko) * | 1997-07-25 | 1999-02-25 | 이또가 미쯔야 | 이미지데이터 메모리에 연관된 복수의 판독/기록 액세스를 구비하는 이미지판독장치 및 방법 |
| US6310986B2 (en) * | 1998-12-03 | 2001-10-30 | Oak Technology, Inc. | Image rotation assist circuitry and method |
| JP3753584B2 (ja) * | 2000-02-15 | 2006-03-08 | 富士通株式会社 | 画像処理装置 |
| US7106728B1 (en) | 2000-05-01 | 2006-09-12 | Industrial Technology Research Institute | Switching by multistage interconnection of concentrators |
| US6591285B1 (en) | 2000-06-16 | 2003-07-08 | Shuo-Yen Robert Li | Running-sum adder networks determined by recursive construction of multi-stage networks |
| US7103059B2 (en) * | 2001-06-15 | 2006-09-05 | Industrial Technology Research Institute | Scalable 2-stage interconnections |
| US7609695B2 (en) * | 2001-06-15 | 2009-10-27 | Industrial Technology Research Institute | Optimizing switching element for minimal latency |
| US20050213163A1 (en) * | 2004-03-29 | 2005-09-29 | Murata Kikai Kabushiki Kaisha | Image processing device and image processing method |
| KR100620372B1 (ko) * | 2004-08-18 | 2006-09-08 | 삼성전자주식회사 | 영상을 회전시키는 방법, 컴퓨터 및 저장매체 |
| JP2006174334A (ja) * | 2004-12-20 | 2006-06-29 | Seiko Epson Corp | 表示コントローラ、電子機器及び画像データ供給方法 |
| TWI293733B (en) * | 2005-11-22 | 2008-02-21 | Novatek Microelectronics Corp | Asynchronous bus processing apparatus |
| US7768678B2 (en) * | 2006-05-15 | 2010-08-03 | Xerox Corporation | Systems, methods and devices for rotating images |
| JP5859605B2 (ja) * | 2014-06-17 | 2016-02-10 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 並列多次元ワードアドレス可能メモリアーキテクチャ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081657A (ja) * | 1983-10-11 | 1985-05-09 | Canon Inc | デ−タ制御方式 |
| JPS6083153A (ja) * | 1983-10-14 | 1985-05-11 | Matsushita Electric Ind Co Ltd | デ−タ記憶装置 |
| JPS62236080A (ja) * | 1986-04-08 | 1987-10-16 | Nec Corp | イメ−ジ処理装置 |
| US4929085A (en) * | 1986-09-30 | 1990-05-29 | Kabushiki Kaisha Toshiba | Image data rotation processing method and apparatus therefor |
| US5111192A (en) * | 1989-12-20 | 1992-05-05 | Xerox Corporation | Method to rotate a bitmap image 90 degrees |
| US5067167A (en) * | 1990-10-10 | 1991-11-19 | Cornell Research Foundation, Inc. | Apparatus and method for rotating of three-dimensional images |
| US5295245A (en) * | 1991-03-15 | 1994-03-15 | Hewlett-Packard Company | Data rotator for rotating pixel data in three dimensions |
-
1992
- 1992-07-27 JP JP4199810A patent/JP3022903B2/ja not_active Expired - Fee Related
-
1993
- 1993-07-26 US US08/095,521 patent/US5426733A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0644368A (ja) | 1994-02-18 |
| US5426733A (en) | 1995-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3022903B2 (ja) | 画像回転装置 | |
| JPH087711B2 (ja) | メモリ装置 | |
| US5384645A (en) | Image rotating apparatus | |
| JPS6247786A (ja) | 近傍画像処理専用メモリ | |
| US5838394A (en) | Picture storage device separates luminance signal into even number and odd number data and separates two channel color signal into former half pixels and latter half pixels | |
| JP3166447B2 (ja) | 画像処理装置及び画像処理方法 | |
| JPS63285682A (ja) | 電子イメージ処理方法及び回路 | |
| JP3992269B2 (ja) | 画像処理装置及び方法 | |
| JPH0865708A (ja) | 映像オーバーレーイメージコンバータ | |
| JP3550510B2 (ja) | ダイナミックランダムアクセスメモリデバイス、データ転送システム及びデータ書き込み方法 | |
| JPH09282136A (ja) | データの書込読出方法 | |
| JPS60230273A (ja) | 拡大・縮小メモリ装置 | |
| JPH05113928A (ja) | 画像メモリ装置 | |
| JPH07182496A (ja) | 画像処理装置 | |
| JP2610887B2 (ja) | イメージデータ回転処理装置 | |
| JP2001109442A (ja) | 映像信号処理回路 | |
| JP2989193B2 (ja) | 画像メモリインターリーブ入出力回路 | |
| JPH05127980A (ja) | 画像処理装置 | |
| JP3093359B2 (ja) | ラインバッファリング処理回路 | |
| JP2806043B2 (ja) | パイプライン画像処理回路 | |
| JP3016372B2 (ja) | 画像処理装置 | |
| JPH0296878A (ja) | 画像処理装置 | |
| JPH08147458A (ja) | メモリ制御装置 | |
| JPH10222656A (ja) | 画像処理装置 | |
| JP2002101336A (ja) | 画像処理装置および方法、並びに記録媒体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080114 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |