JP5859605B2 - 並列多次元ワードアドレス可能メモリアーキテクチャ - Google Patents

Description

本発明の実施形態は、メモリアーキテクチャに関する。より詳細には、本発明の実施形態は、ランダム行列プロセス能力について最適化されたメモリアーキテクチャに関する。

ランダムアクセスメモリ(Random access memory)（ＲＡＭ）は、現代のデジタルアーキテクチャの至る所に存在するコンポーネントである。ＲＡＭは、スタンドアロンデバイスとすることもでき、あるいはマイクロプロセッサ、マイクロコントローラ、特定用途向け集積回路(application specific integrated circuits)（ＡＳＩＣ）、システムオンチップ(system-on-chip)（ＳｏＣ）、当業者によって理解されることになるような他の同様なデバイスなど、ＲＡＭを使用するデバイス内に一体化され、または埋め込まれることもできる。

シングルポートメモリ(single ported memory)、デュアルポートメモリ(dual-ported memory)、連想メモリ(Content Addressable Memory)（ＣＡＭ）など、従来の集積回路メモリアーキテクチャは、１次元のデータワードアドレス指定の空間／機構だけを提供する。例えば、０、１、２、または３のいずれかの線形に（すなわち、１次元だけに）アドレス可能な４つのワードを含む単純なメモリが、図１Ａに示されている。従来の集積回路メモリアーキテクチャを経由したメモリアクセスは、図に示されるような、選択された（アドレス指定された）４−ビットのワード１１０を読み出すこと、または書き込むこと、のいずれかだけに限定される。アプリケーションが、ワード０、１、２および３のビット２が読み出され／書き込まれること（例えば、図１Ｂの中の１２０）を必要とする場合、４つのメモリアクセスサイクルが、必要とされることになる。例えば、従来のシングルポートメモリにおいては、すべての４つのワードが、読み出され／書き込まれることができるが、各ビットは、依然としてそれが読み出され／書き込まれるそれぞれの行の中に存在することになる。追加のオペレーション（例えば、シフトすること、マスクをすることなど）が、当業者によって理解されることになるように、個別のビット情報を得るようにビットを操作するために必要とされることになる。

信号処理、オーディオおよびビデオの符号化／復号化など、多数の高性能のアプリケーションは、従来のワード構成だけには限定されないビットパターンで記憶されるデータを使用する。したがって、ランダム行列オペレーションについて最適化されたメモリアーキテクチャを有することが、有利であろう。

本発明の例示の実施形態は、ランダム行列オペレーションについて最適化されたメモリアーキテクチャに向けられている。

したがって、本発明の一実施形態は、ビットセルのＮ次元アレイと、Ｎ次元アドレス指定を使用して各ビットセルをアドレス指定するように構成されたロジックと、を備えるＮ次元アドレス可能なメモリを含むことができ、ここでＮは、少なくとも２であり、そしてビットセルのアレイは、Ｎ個の直交アドレス空間によってアドレス可能である。

本発明の別の実施形態は、ビットストレージ要素と、Ｎ本のワード線と、Ｎ本のビット線とを備えるＮ直交次元アドレス可能メモリのビットセルを含むことができ、ここでＮは、少なくとも２である。

本発明の別の実施形態は、ビットセルのＮ次元アレイから第１の組のアドレス可能ワードを確立することと、ビットセルのＮ次元アレイから第２の組のアドレス可能ワードを確立することと、を備える、メモリにアクセスする方法を含むことができ、ここでＮは、少なくとも２であり、そして第１の組のアドレス空間と、第２の組のアドレス空間とは、直交している。

図１Ａは、従来のアドレス指定オペレーションを示すメモリのアレイのブロック図である。 図１Ｂは、読み出されるべき望ましいビットを示すメモリのアレイのブロック図である。 図２は、一般化されたＮ−次元ワードアドレス可能メモリについてのメモリアーキテクチャのブロック図である。 図３は、Ｎ−次元アドレス指定（ＮＤＡ）スタティックランダムアクセスメモリ（ＳＲＡＭ）ベースのビットセルの回路図である。 図４Ａは、２−次元ワードアドレス可能（ＤＷＡ）メモリをアドレス指定することを示している。 図４Ｂは、２−次元ワードアドレス可能（ＤＷＡ）メモリをアドレス指定することを示している。 図５は、４×４の２−次元ワードアドレス可能（ＤＷＡ）メモリを示している。 図６は、Ｍ×Ｎ行列ピンポンバッファコンフィギュレーションにおける２−次元ワードアドレス可能な（ＤＷＡ）Ｍ×Ｎ×２のメモリを示している。

詳細な説明

添付の図面は、本発明の実施形態の説明の助けをするために提示され、そしてそれらの実施形態の例証のためだけに提供され、そしてそれらの限定ではない。

本発明の態様は、本発明の特定の実施形態に向けられた以下の説明および関連した図面の中で開示される。代替実施形態は、本発明の範囲を逸脱することなく考え出されることができる。さらに、本発明のよく知られている要素は、詳細に説明されないことになり、あるいは本発明の関連のある詳細をあいまいにしないようにするために省略されることになる。

言葉「例示の(exemplary)」は、ここにおいて、「例、インスタンス、または例証としての役割を果たすこと」を意味するように使用される。「例示の」としてここにおいて説明される任意の実施形態は、必ずしも他の実施形態よりも好ましい、または有利であると解釈されるべきであるとは限らない。同様に、用語「本発明の実施形態」は、必ずしも本発明のすべての実施形態が、論じられた特徴、利点、またはオペレーションのモードを含むことを必要とするとは限らない。

さらに、多数の実施形態は、例えば、コンピューティングデバイスの要素によって実行されるべきアクションのシーケンスの観点から説明される。ここにおいて説明される様々なアクションは、特定の回路（例えば、特定用途向け集積回路（ＡＳＩＣ））により、１つまたは複数のプロセッサによって実行されているプログラム命令により、あるいは両方の組合せにより、実行されることができることが、認識されるであろう。それ故に、本発明の様々な態様は、いくつかの異なる形態で実施されることができ、これらの形態のすべては、特許請求の範囲の主題の範囲内にあるように企図されている。さらに、ここにおいて説明される実施形態のおのおのでは、対応する形態のそのような任意の実施形態は、例えば、説明されたアクションを実行する「ように構成されたロジック」としてここにおいて説明されることができる。

図２は、本発明の少なくとも１つの実施形態による一般化されたＮ直交次元ワードアドレス可能メモリ(N orthogonal dimension word-addressable memory)２００のブロック図を示している。Ｎは、ここにおいて使用されるように、２以上の整数である。Ｎ直交次元ワードアドレス可能メモリは、そのおのおのが、Ｎ個の直交アドレス指定空間、またはＮ−次元アドレス指定(N-Dimension Addressing)（ＮＤＡ）スキームによってアドレス可能とすることができるメモリビットセルのアレイを含んでいる。Ｎ次元のうちのおのおのは、データワード入力ポート（例えば、２１２）と、データワードアドレスポート（例えば、２１４）と、アクセス制御線（例えば、２１６）と、を有する。Ｎ次元のうちのおのおのはまた、対応するデータワード出力ポート（例えば、２２２）も有する。代替実施形態においては、入力ポート２１２と出力ポート２２２との機能は、データ入力とデータ出力との両方について使用されることができる共通の入力／出力ポートの形で組み合わせられることができる。

したがって、本発明の一実施形態は、ビットセルのＮ−次元アレイ２１０と、Ｎ−次元アドレス指定（ＮＤＡ）を使用して各ビットセルをアドレス指定するように構成されたロジック（例えば、デコーダ１〜Ｎ）と、を有するＮ−次元アドレス可能メモリ２００を含むことができ、ここでＮは、少なくとも２である。ビットセルのアレイ２１０は、上記で論じられるようにＮ個の直交アドレス指定空間によってアドレス可能である。各ビットセルをアドレス指定するように構成されたロジックは、Ｎ個のアドレスデコーダ（例えば、２４２）を備えることができる。各アドレスデコーダは、データワードアドレス２１４と、次元アクセス制御信号２１６と、を受け取るように構成されていることができる。さらに、ワード選択マルチプレクサ（ｍｕｘ）（例えば、２５２）は、各Ｎ−次元について含まれることができ、これは、ランダム行列のリード／ライトオペレーションについてのランダム行列アドレス指定を達成するために対応するアドレスデコーダ（例えば、２４２）と協力して機能することができる。さらに、メモリは、特定のメモリタイプに応じて含められることもできるセンス増幅器、線ドライバ(line drivers)など、各Ｎ−次元についてデータを読み出し／書き込むように構成されたロジックを含むことができる。

図３は、本発明の少なくとも１つの実施形態によるＮＤＡ ＳＲＡＭベースのビットセルインプリメンテーションを示している。図３に示されるＮＤＡ ＳＲＡＭビットセルは、小型のＮ−次元ワードアドレス可能（Ｎ−ＤＷＡ）ＳＲＡＭを形成するために従来のＳＲＡＭビットセルと同様にして配列されることができる。例えば、本発明の例示の実施形態の中の２−次元アレイは、従来の２−ポートスタティックランダムアクセスメモリ（ＳＲＡＭ）と同等の面積を占めることができる。しかしながら、本発明の実施形態は、どのような特定の配列だけにも限定されるものではない。

したがって、本発明の一実施形態は、Ｎ直交次元アドレス可能メモリのビットセル３００を含むことができる。そのビットセルは、ビットストレージ要素３１０と、Ｎ本のワード線３２０と、Ｎ本のビット線３３０と、を含むことができ、ここでＮは、少なくとも２である。ビットセルは、上記に論じられるように、スタティックランダムアクセスメモリ（ＳＲＡＭ）の一部分とすることができる。しかしながら、本発明の実施形態は、どのような特定のメモリタイプだけにも限定されるものではない。図に示されるように、ビット線のおのおのは、ストレージ要素３１０に結合された第１の線（例えば、３３４）と、ストレージ要素に結合された第２の線（例えば、３３２）と、を含むことができ、ここでビット値は、当技術分野においてよく知られているように、ワードｄ１が選択されるときに、第１の３３４の線と第２の３３２の線との間の差動電圧によって決定される。同様に、Ｎ本のワード線３２０のおのおのは、そのワード線がアクティブにされる場合に、Ｎ本のビット線からストレージ要素３１０へと対応するビット線（３３２および３３４）を結合するように構成されたデバイス（例えば、トランジスタ３２２および３２４）に結合される。当業者は、関連するワード線をアクティブにすることにより、Ｎ本のビット線のどれでも選択されることができ、そしてストレージ要素の値は、そのビット線を使用して読み出され、または書き込まれることができることを理解するであろう。ビットセルの動作の詳細は、本発明の実施形態の理解のためには必要とされず、そして当技術分野においてよく知られているので、詳細な考察は、ここにおいては提供されないことになる。

Ｎ−次元ワードアドレス可能（Ｎ−ＤＷＡ）メモリは、そのおのおのが、データワード入力ポートＤｉｎ（ｉ）と、データワードアドレスポートＡｄｄｒ（ｉ）と、データワード出力ポートＤｏｕｔ（ｉ）と、制御ポートＣｔｒｌ（ｉ）と、を備えるＮ個の並列メモリアクセスチャネルを有することができ、ここでｉは、Ｎ個の直交アドレス指定空間のうちの１つを指定する。Ｄｉｎ（ｉ）またはＤｏｕｔ（ｉ）のいずれかのビット幅は、ワード当たりのビットの数、すなわち、ワードアドレスＡｄｄｒ（ｉ）によって毎回アドレス指定される（選択される）ターゲットＮＤＡビットセルの数、を定義している。Ｃｔｒｌ（ｉ）は、ワードリードオペレーションやワードライトオペレーションなど、サポートされるアクセスオペレーションのうちの１つを選択するための１つまたは複数の制御信号を提供する。本発明の実施形態は、明示的なＮ−次元アドレス指定（ＮＤＡ）スキームを制約すること、または強要することをしない。例えば、本発明の実施形態は、表１の中の以下のようなターゲット行列指向のアプリケーションのために構成されたＮ−ＤＷＡメモリ構造を含むことができる。

例えば、ターゲット行列が２×４であり、一度に記憶されるべき全部で４つの行列が存在する場合、２−ＤＷＡメモリは、以下で表２の中に説明されるように使用されることができる。

図４Ａおよび４Ｂは、本発明の少なくとも１つの実施形態に従う２−次元ワードアドレス可能（ＤＷＡ）メモリについてのアドレス指定スキームを示している。図４Ａにおいて、アドレス（１）（Ａｄｄｒ（１））は、１６個の２−ビットワードにアドレス指定するために使用される。２−ビットワード（例えば、０〜１５）のおのおのは、ターゲット行列データの２−要素行を表す。図４Ｂにおいて、アドレス（２）（Ａｄｄｒ（２））は、８つの４−ビットワード（例えば、０〜７）をアドレス指定するために使用される。４−ビットワードのおのおのは、ターゲット行列データの４−要素列を表す。これらの例のおのおのは、以下でさらに詳細に論じられることになる。

図４Ａを参照すると、２−次元ワードアドレス可能（ＤＷＡ）メモリのコンフィギュレーションが、Ａｄｄｒ（１）について示されている。メモリは、そのおのおのが図に示されるようにターゲット行列データの２−要素行を表す１６個の２−ビットワードを備えるＡｄｄｒ（１）によってアドレス指定されることができる。Ａｄｄｒ（１）によってアクセスされるときに、メモリ行列１は、ワード０〜３を含み、行列２は、ワード４〜７を含み、行列３は、ワード８〜１１を含み、そして行列４は、ワード１２〜１５を含む。したがって、行列４の第２の行の中の２ビットが、読み出される／書き込まれるべきである場合、Ａｄｄｒ（１）は、値１３に設定されることができ、単一のリード／ライトオペレーションが実行されることができ、そして２−ビットワードが、出力される／記憶されることができる。

図４Ｂを参照すると、２−次元ワードアドレス可能（ＤＷＡ）メモリのコンフィギュレーションが、Ａｄｄｒ（２）について示されている。メモリは、そのおのおのがターゲット行列データの４−要素列を表す８つの４−ビットワード（０〜７）を備えるＡｄｄｒ（２）によってアドレス指定されることができる。Ａｄｄｒ（２）によってアクセスされるときに、メモリ行列１は、ワード０〜１を含み、行列２は、ワード２〜３を含み、行列３は、ワード４〜５を含み、そして行列４は、ワード７〜８を含む。したがって、行列１の第２の列の中の４ビットが、読み出される／書き込まれるべきである場合、Ａｄｄｒ（２）は、値１に設定されることができ、そして単一のリード／ライトオペレーションが実行されることができる。例えば、リードオペレーションでは、行列１、列１の中の列データの４−ビット出力は、次いで単一オペレーションで得られることができる。同様に、ライトオペレーションでは、４−ビットデータは、行列１、列１に単一オペレーションで記憶されることができる。

図１Ａおよび１Ｂに関連して論じられるように、アプリケーションが、従来のシングルポートメモリを使用した図１Ｂの中でリファレンス１２０によって示されるようにワード０、１、２および３のビット２の読み出しを必要とする場合、それは、すべての４ワードを読み出すために４つのメモリアクセスサイクルを必要とすることになる。次いで、追加のオペレーションが、個別にビット２の情報を抽出するために必要とされることになる。対照的に、本発明の例示の一実施形態は、データが、単一のメモリサイクルでアクセスされることを可能にする。

例えば、表３に示され、そして図５に示されるように構成された２−次元ワードアドレス可能メモリは、ターゲットの４×４の行列データについての並列で単一サイクルの４−ビットの行および列のワードアクセスを提供するように生成されることができる。行列は、図１Ａおよび１Ｂに示されるものに類似している。

図５に示されるような４×４の２−次元ワードアドレス可能（ＤＷＡ）メモリを使用して、１列ワードのリード／ライト、５２０、が、実行されることができる（例えば、Ａｄｄｒ（２）＝１）。それに応じて、データの列は、ただ１つのメモリアクセスサイクルで読み出される／書き込まれることができる。さらに、本発明の実施形態はまた、データ５１０をアドレス指定し、そしてそのデータを読み出す／書き込むこともでき、これは、従来のリード／ライトオペレーション（例えば、図１Ａにおける１１０）に対応することが理解されることができる。

上記説明は、本発明の実施形態のいくつかの例および利点を提供している。当業者は、本発明の実施形態が、行列集約的アプリケーションによく適していることを上記説明から理解するであろう。本発明の少なくとも１つの実施形態の１つの例示のアプリケーションは、デジタル通信である。例えば、Ｎ−ＤＷＡメモリは、符号分割多元接続(Code Division Multiple Access)（ＣＤＭＡ）システム、ＣＤＭＡ２０００システム、ＷＣＤＭＡ（登録商標）システムなどのデジタル通信システムの中で実行される典型的なタスクであるブロックのインターリービング(interleaving)とデインターリービング(de-interleaving)とのために使用されることができる。例えば、ブロックインターリーバ(block interleaver)は、Ｍ−行×Ｎ−列（Ｍ×Ｎ）のアレイの列を入力すること(filling)によりブロックの中の符号化されたシンボルを受け入れることができる。次いで、インターリーブされたシンボルは、一度に１行を変調器に対して供給されることができる。他方、ブロックデインターリーバ(block de-interleaver)は、逆のオペレーションを実行する。ブロックのインターリービングとデインターリービングとは、当技術分野においてよく知られており、それでさらなる詳細はここにおいては提供されないであろう（例えば、バーナード スクラー、デジタル通信の基礎と応用、第２版、４６４ページ(Bernard Sklar, Digital Communications Fundamentals and Applications, second edition, page 464)を参照）。

ブロックのインターリービングとデインターリービングとのプロセスは、従来のシステムを使用して多数のメモリオペレーションとロジックオペレーションとを必要とする可能性がある。しかしながら、本発明の一実施形態は、追加のロジックオペレーションについての必要なしに直接の行列オペレーションを可能にする。例えば、表４を参照すると、Ｍ×Ｎの２−次元ワードアドレス可能メモリは、行列データについての並列で単一サイクルのＭ行およびＮ列のワードアクセスを提供するように生成されることができる。

ブロックのインターリービングおよび／またはデインターリービングの例に戻って参照すると、Ｍ×Ｎの（例えば、４×６の）行列オペレーションについて構成された１つの２−ＤＷＡメモリは、余分のロジックなしにブロックのインターリービングまたはデインターリービングのハードウェア設計をインプリメントするために使用されることができる。代わりに、２つのＭ×Ｎ行列のためのストレージを有する２−ＤＷＡメモリを使用することは、表４の右列に示されるように、そして図６に示されるように、ピンポンバッファ６００を形成するために使用されることができる。２−ＤＷＡのＭ×Ｎ×２のメモリは、高性能なメモリサイクル当たりに１シンボルのスループットを達成するためにブロックのインターリービングまたはデインターリービングのためのＭ×Ｎ行列ピンポンバッファコンフィギュレーション６００として機能することができる。このコンフィギュレーションの一例が、図６に示される。例えば、インターリーバ入力シーケンスは、入力シーケンス（例えば、（０、１、２、３）（４、５、６、７）...）を用いて列方向に(by column manner)ピンバッファ６１０を列に直接に入力することができる。インターリーブされた出力シーケンス（例えば、（０、４、８、１２、１６、２０）（１、５、９、１３、１７、２１）...）は、ポンバッファ６２０から行方向に(by row basis)行上に直接に取り出されることができる。したがって、インターリーブされた出力シーケンスは、どのような追加ロジックもなしに生成されることができる。インターリービングは、メモリアレイのコンフィギュレーション（例えば、Ｍ×Ｎ）に基づいて決定されることもできる。

デインターリービングオペレーションは、インターリービングオペレーションの逆である類似したコンフィギュレーションによって達成されることができる。例えば、インターリーブされた出力シーケンス（例えば、（０、４、８、１２、１６、２０）（１、５、９、１３、１７、２１）...）は、受け取るメモリに行毎に入力されることができる。インターリーブされた出力シーケンスは、元の入力シーケンスを回復するために列毎に（例えば、（０、１、２、３）（４、５、６、７）...）データ出力を読み出すことにより直接にデインターリーブされることができる。したがって、デインターリービングファンクションは、どのような追加ロジックもなしにメモリから直接に達成されることもできる。

先行する例は、デジタル通信システムの中で行列ファンクションを実行するために本発明の実施形態の能力を強調しているが、本発明の実施形態は、これらのアプリケーションだけに限定されるものではない。例えば、ビデオ符号化／復号化においては、オブジェクトは、メモリの中のアレイとして定義されることができ、そして動きは、アレイの中のある種の数の列または行だけオブジェクトを移動させることによってシミュレートされることができる。本発明の実施形態は、メモリアレイの柔軟なアドレス指定を可能にし、その結果、オブジェクトの移動および処理が、改善されることができる。したがって、本発明の実施形態は、ここにおいて含まれる例および例証だけに限定されるものではない。

さらに、本発明の実施形態が、ここにおいて論じられるアクション、アルゴリズム、ファンクション、および／またはステップのシーケンスを実行するための方法を含むことができることが、上記から理解されるであろう。例えば、一実施形態は、ビットセルのＮ−次元アレイから第１の組のアドレス可能ワードを確立することと、ビットセルのＮ−次元アレイから第２の組のアドレス可能ワードを確立することと、を備えるメモリにアクセスする方法を含むことができる。上記で論じられるように、Ｎは、少なくとも２であり、そして第１の組のアドレス可能ワードと、第２の組のアドレス可能ワードとは、直交している。本方法は、次元当たりのベクトル当たりの要素の数として各組のアドレス可能ワードについてのビット幅（ｉ）（例えば、図４Ａおよび４Ｂについてそれぞれ２および４）を決定すること、をさらに含むことができる。アドレスビット幅（ｉ）は、Ａｄｄｒ（ｉ）ビット幅＝ｌｏｇ_２（総記憶要素／ビット幅（ｉ））として決定されることができる。例えば、対応するアドレスビット幅は、図４Ａおよび４Ｂについてそれぞれｌｏｇ_２（３２／２）＝４およびｌｏｇ_２（３２／４）＝３として決定された。この例においては、第１の組のアドレス可能ワードは、第２の組のアドレス可能ワードとは異なるビット幅を有する。しかしながら、第１の組のアドレス可能ワードはまた、依然として直交してはいるが、第２の組のアドレス可能ワードと同じビット幅を有することもできる（例えば、図５参照）。実施形態は、入力シーケンスを第１の組のアドレス可能ワードに書き込むことと、出力シーケンスを第２の組のアドレス可能ワードから読み出すことと、をさらに含むことができ、これは、インターリーブされた出力をもたらすことができる。さらにいっそう、入力シーケンスは、第１のバッファ（例えば、ピンバッファ）に書き込まれることができ、そして出力シーケンスは、第２のバッファ（例えば、ポンバッファ）から読み出されることができる。

当業者は、情報と信号とが、様々な異なる技術と技法とのうちのどれかを使用して表されることができることを理解するであろう。例えば、上記の説明全体を通して参照されることができるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁気のフィールドまたは粒子、光学的なフィールドまたは粒子、あるいはそれらの任意の組合せによって表されることができる。

上記開示は、本発明の例示の実施形態を示しているが、様々な変更および修正は、ここにおいて、添付の特許請求の範囲によって定義されるような本発明の範囲を逸脱することなく行われることができることに注意すべきである。ここにおいて説明される本発明の実施形態に従う方法請求項についてのファンクション、ステップ、および／またはアクションは、どのような特定の順序で実行される必要もない。さらに、本発明の要素は、単数形で説明され、または請求されることができるが、単数形への限定が明示的に述べられていない限り、複数形も考慮される。
以下に本願発明の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
Ｎ−次元アドレス可能メモリであって、
ビットセルのＮ−次元アレイと、
Ｎ−次元アドレス指定を使用して各ビットセルをアドレス指定するように構成されたロジックと、
を備え、Ｎは、少なくとも２であり、ビットセルの前記アレイは、Ｎ個の直交アドレス空間によってアドレス可能であるメモリ。
［Ｃ２］
各ビットセルをアドレス指定するように構成された前記ロジックは、さらに
Ｎ個のアドレスデコーダと、
Ｎ個のワード選択マルチプレクサと、
をさらに備える、Ｃ１に記載のメモリ。
［Ｃ３］
各アドレスデコーダは、データワードアドレスと、アクセス制御信号と、を受け取るように構成されている、Ｃ２に記載のメモリ。
［Ｃ４］
各Ｎ−次元についてのデータを入力するように構成されたロジックと、
各Ｎ−次元についてのデータを出力するように構成されたロジックと、
をさらに備えるＣ１に記載のメモリ。
［Ｃ５］
各Ｎ−次元についてのデータを入力するように構成された前記ロジックは、データワード入力ポートを含む、Ｃ４に記載のメモリ。
［Ｃ６］
各Ｎ−次元についてのデータを出力するように構成された前記ロジックは、センス増幅器を含む、Ｃ４に記載のメモリ。
［Ｃ７］
Ｎ個の並列アクセスチャネル、をさらに備え、各アクセスチャネルは、
データワード入力ポートと、
データワードアドレスポートと、
データワード出力ポートと、
制御ポートと、
を含む、Ｃ１に記載のメモリ。
［Ｃ８］
各直交アドレス空間は、前記データワード入力ポートのビット幅、または前記データワード出力ポートのビット幅に基づいたビット幅を有する、Ｃ７に記載のメモリ。
［Ｃ９］
各直交アドレス空間は、異なるビット幅を有する、Ｃ８に記載のメモリ。
［Ｃ１０］
Ｎ直交次元アドレス可能メモリのビットセルであって、
ビットストレージ要素と、
Ｎ本のワード線と、
Ｎ本のビット線と、
を備え、Ｎは、少なくとも２である、ビットセル。
［Ｃ１１］
前記ビットセルは、スタティックランダムアクセスメモリ（ＳＲＡＭ）またはダイナミックランダムアクセスメモリ（ＤＲＡＭ）の一部分である、Ｃ１０に記載のビットセル。
［Ｃ１２］
Ｎ本のビット線のおのおのは、
前記ストレージ要素に結合された第１の線と、
前記ストレージ要素に結合された第２の線と、
を備え、ビット値は、前記の第１の線と第２の線との間の差によって決定される、Ｃ１０に記載のビットセル。
［Ｃ１３］
前記Ｎ本のワード線のおのおのは、
前記ビット線のうちの前記第１の線を前記ストレージ要素に結合するように構成された第１のデバイスに結合された第１の線と、
前記ビット線のうちの前記第２の線を前記ストレージ要素に結合するように構成された第２のデバイスに結合された第２の線と、
を備える、Ｃ１２に記載のビットセル。
［Ｃ１４］
前記Ｎ本のワード線のおのおのは、前記ワード線がアクティブにされる場合に、前記Ｎ本のビット線からの対応するビット線を前記ストレージ要素に結合するように構成されたデバイスに結合される、Ｃ１０に記載のビットセル。
［Ｃ１５］
メモリにアクセスする方法であって、
ビットセルのＮ−次元アレイから第１の組のアドレス可能ワードを確立することと、
ビットセルの前記Ｎ−次元アレイから第２の組のアドレス可能ワードを確立することと、
を備え、Ｎは、少なくとも２であり、そして前記第１の組と、前記第２の組とは、直交している、方法。
［Ｃ１６］
次元当たりのベクトル当たりの要素の数としてアドレス可能ワードの各組（ｉ）についてのビット幅（ｉ）を決定することと、
Ａｄｄｒ（ｉ）ビット幅＝ｌｏｇ _２ （総記憶要素／ビット幅（ｉ））
として各組のアドレス可能ワードをアドレス指定するためのアドレスビット幅を決定することと、
をさらに備えるＣ１５に記載の方法。
［Ｃ１７］
前記第１の組のアドレス可能ワードは、前記第２の組のアドレス可能ワードとは異なるビット幅を有する、Ｃ１６に記載の方法。
［Ｃ１８］
前記第１の組のアドレス可能ワードは、前記第２の組のアドレス可能ワードと同じビット幅を有する、Ｃ１６に記載の方法。
［Ｃ１９］
前記第１の組のアドレス可能ワードに入力シーケンスを書き込むことと、
前記第２の組のアドレス可能ワードから出力シーケンスを読み出すことと、
をさらに備えるＣ１５に記載の方法。
［Ｃ２０］
前記入力シーケンスは、第１のバッファに書き込まれ、出力シーケンスは、第２のバッファから読み出される、Ｃ１９に記載の方法。

Claims (11)

1. Ｎ−次元アドレス可能メモリであって、前記メモリは、
   ビットセルのＮ−次元アレイと、
   Ｎ−次元アドレス指定を使用して各ビットセルをアドレス指定するように構成されたロジック、ここにおいて、Ｎは、少なくとも２であり、ビットセルの前記アレイは、Ｎ個の直交アドレス空間によってアドレス可能である、と、
   Ｎ個の並列アクセスチャネル、ここにおいて、各アクセスチャネルは、
   データワード入力ポートと、
   データワードアドレスポートと、
   データワード出力ポートと、
   制御ポートと、
   を含む、と、
   を備え、
   ここにおいて、前記メモリは、同一のメモリに第１のバッファと第２のバッファを形成するために使用され、第１のアドレス指定を用いて前記第１のバッファに入力シーケンスが書き込まれ、第２のアドレス指定を用いて前記第２のバッファから、前記入力シーケンスとして書き込まれたデータから成る出力シーケンスが読み出される、
   メモリ。
2. 各直交アドレス空間は、前記データワード入力ポートのビット幅、または前記データワード出力ポートのビット幅に基づいたビット幅を有する、請求項１に記載のメモリ。
3. 各直交アドレス空間は、異なるビット幅を有する、請求項２に記載のメモリ。
4. メモリにアクセスする方法であって、
   ビットセルのＮ−次元アレイから第１の組のアドレス可能ワードを確立することと、
   ビットセルの前記Ｎ−次元アレイから第２の組のアドレス可能ワードを確立することと、
   前記第１の組のアドレス可能ワードに入力シーケンスを書き込むことと、
   前記第２の組のアドレス可能ワードから出力シーケンスを読み出すことと、
   を備え、ここにおいて、Ｎは、少なくとも２であり、前記第１の組と、前記第２の組とは、直交しており、
   ここにおいて、前記ビットセルのＮ−次元アレイは、ビットセルの同一のＮ−次元アレイに第１のバッファと第２のバッファを形成するために使用され、前記入力シーケンスは、前記第１のバッファに書き込まれ、前記出力シーケンスは、前記入力シーケンスとして書き込まれたデータから成り、前記第２のバッファから読み出される、
   方法。
5. 次元当たりのベクトル当たりの要素の数としてアドレス可能ワードの各組（ｉ）についてのビット幅（ｉ）を決定することと、
   Ａｄｄｒ（ｉ）ビット幅＝ｌｏｇ２（総記憶要素／ビット幅（ｉ））として各組のアドレス可能ワードをアドレス指定するためのアドレスビット幅を決定することと、
   をさらに備える請求項４に記載の方法。
6. 前記第１の組のアドレス可能ワードは、前記第２の組のアドレス可能ワードとは異なるビット幅を有する、請求項５に記載の方法。
7. 前記第１の組のアドレス可能ワードは、前記第２の組のアドレス可能ワードと同じビット幅を有する、請求項５に記載の方法。
8. ビットセルのＮ−次元アレイから第１の組のアドレス可能ワードを確立するための手段と、
   ビットセルの前記Ｎ−次元アレイから第２の組のアドレス可能ワードを確立するための手段と、
   前記第１の組のアドレス可能ワードに入力シーケンスを書き込むための手段と、
   前記第２の組のアドレス可能ワードから出力シーケンスを読み出すための手段と、
   を備え、ここにおいて、Ｎは少なくとも２であり、前記第１の組と、前記第２の組とは直交しており、
   ここにおいて、前記ビットセルのＮ−次元アレイは、ビットセルの同一のＮ−次元アレイに第１のバッファと第２のバッファを形成するために使用され、前記入力シーケンスは、前記第１のバッファに書き込まれ、前記出力シーケンスは、前記入力シーケンスとして書き込まれたデータから成り、前記第２のバッファから読み出される、
   メモリシステム。
9. 次元当たりのベクトル当たりの要素の数としてアドレス可能ワードの各組（i）についてのビット幅（i）を決定するための手段と、
   Ａｄｄｒ（i）ビット幅＝ｌｏｇ２（総記憶要素／ビット幅（i））として各組のアドレス可能ワードをアドレス指定するためのアドレスビット幅を決定するための手段と、
   をさらに備える、請求項８に記載のメモリシステム。
10. 前記第１の組のアドレス可能ワードは、前記第２の組のアドレス可能ワードとは異なるビット幅を有する、請求項９に記載のメモリシステム。
11. 前記第１の組のアドレス可能ワードは、前記第２の組のアドレス可能ワードと同じビット幅を有する、請求項９に記載のメモリシステム。

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