KR101114695B1

KR101114695B1 - 동시 다중-디멘션 워드-어드레스가능 메모리 아키텍쳐

Info

Publication number: KR101114695B1
Application number: KR1020107001695A
Authority: KR
Inventors: 치-퉁 첸; 인엽 강; 비라폴 차이야쿨
Original assignee: 콸콤 인코포레이티드
Priority date: 2007-06-25
Filing date: 2008-06-26
Publication date: 2012-04-17
Also published as: US20080316835A1; JP2010537351A; US8773944B2; WO2009003115A1; US20120134229A1; CN106294196B; CN106294196A; KR20100101558A; EP2165334A1; EP2523352A1; EP2165334B1; CN101689396A; CN101689396B; TW200910375A; EP2523352B1; US8120989B2

Abstract

N-디멘션 어드레스가능 메모리가 개시된다. 상기 메모리는 N-디멘션의 비트 셀들의 어레이 및 N-디멘션 어드레싱(N-Dimension Addressing : NDA)을 이용하여 각각의 셀을 어드레싱하도록 구성된 로직을 포함하며, N은 적어도 2이며, 상기 비트 셀들의 어레이는 N개의 직교 어드레스 공간들에 의해 어드레스가능하다. 상기 N-디멘션 어드레스가능 메모리의 각각의 비트 셀은 비트 저장 엘리먼트, N개 워드 라인들, 및 N개 비트 라인들을 포함한다.

Description

동시 다중-디멘션 워드-어드레스가능 메모리 아키텍쳐 {CONCURRENT MULTIPLE-DIMENSION WORD-ADDRESSABLE MEMORY ARCHITECTURE}

본 발명의 실시예들은 메모리 아키텍쳐에 관한 것이다. 더 구체적으로, 본 발명의 실시예들은 랜덤 행렬 프로세스 기능들에 대해 최적화된 메모리 아키텍쳐에 관한 것이다.

랜덤 액세스 메모리(RAM)는 현대 디지털 아키텍처들의 유비쿼터스한 컴포넌트이다. 당업자들에 의해 이해될 바와 같이, RAM은 독립형 디바이스들일 수 있거나, 마이크로프로세서들, 마이크로제어기들, 주문형 집적 회로(ASIC)들, 시스템-온-칩(SoC), 및 다른 유사 디바이스들과 같이, RAM을 사용하는 디바이스들 내에 일체화되거나 내장될 수 있다.

종래의 집적 회로 메모리 아키텍쳐들, 예를 들어, 단일 포트 메모리, 듀얼 포트 메모리 및 컨텐츠 어드레스가능 메모리(CAM)는 데이터 워드 어드레싱 공간/구조(organization)의 1-디멘션(dimension) 만을 제공한다. 예를 들어, 0, 1, 2, 또는 3의 선형적으로 어드레스가능한(즉, 오직 1-디멘션) 4개 워드들을 포함하는 단순한 메모리가 도 1A에 예시된다. 예시된 바와 같이, 종래의 집적 회로 메모리 아키텍쳐들을 통한 메모리 액세스는 선택된(어드레싱된) 4-비트 워드(110)를 판독하거나 기록하는 것에 제한된다. 만약 애플리케이션이 상기 워드 0,1,2,및 3 중 비트 2가 판독/기록되는 것을 요구한다면(예를 들어 도 1B의 120), 4개의 메모리 액세스 사이클들이 요구될 것이다. 예를 들어, 종래의 단일 포트 메모리에 있어서, 모든 4개 워드들이 판독/기록될 수 있지만, 각각의 비트는 그것이 판독/기록되는 각각의 행에 여전히 존재할 것이다. 당업자에게 이해될 바와 같이, 개별 비트 정보를 획득하도록 비트들을 조작(manipulate)하기 위해 추가적인 동작들(예를 들어, 시프팅, 마스킹 등)이 요구될 것이다.

신호 프로세싱, 오디오 및 비디오 인코딩/디코딩 등과 같은 많은 고성능 애플리케이션들은 종래의 워드 배열들에 제한되지 않는 비트 패턴들로 저장되는 데이터를 사용한다. 따라서, 랜덤 행렬 동작(operation)들을 위해 최적화된 메모리 아키텍처를 가지는 것이 유익할 것이다.

본 발명의 예시적인 실시예들은 랜덤 행렬 동작들을 위해 최적화된 메모리 아키텍쳐에 관한 것이다.

따라서, 본 발명의 실시예는 N-디멘션의 비트 셀들의 어레이; 및 N-디멘션 어드레싱(N-Dimension Addressing : NDA)을 이용하여 각각의 셀을 어드레싱하도록 구성된 로직을 포함하는 N-디멘션 어드레스가능 메모리를 포함하고, 여기서, N은 적어도 2이며, 상기 비트 셀들의 어레이는 N개의 직교 어드레스 공간들에 의해 어드레스가능하다.

본 발명의 또다른 실시예는 비트 저장 엘리먼트; N개 워드 라인들; 및 N개 비트 라인들을 포함하는 N 직교 디멘션 어드레스가능 메모리의 비트 셀을 포함하며, 여기서, N은 적어도 2이다.

본 발명의 또다른 실시예는 N-디멘션 비트 셀들의 어레이로부터 어드레스가능 워드들의 제 1 세트를 설정하는 단계; 및 상기 N-디멘션 비트 셀들의 어레이로부터 어드레스가능 워드들의 제 2 세트를 설정하는 단계를 포함하는, 메모리 액세스 방법을 포함할 수 있으며, 여기서 N은 적어도 2이고, 제 1 및 제 2 세트 어드레스 공간들은 직교한다.

첨부 도면은 본 발명의 실시예들의 설명을 보조하기 위해 제공되며, 상기 실시예들의 제한이 아닌 오직 예시의 목적으로만 제공된다.

도 1A는 종래의 어드레싱 동작을 예시하는 메모리 어레이의 블록도이다.
도 1B는 원하는 판독될 비트들을 예시하는 메모리 어레이의 블록도이다.
도 2는 일반화된 N-디멘션 워드-어드레스가능 메모리에 대한 메모리 아키텍쳐의 블록도이다.
도 3은 N-디멘션 어드레싱(NDA) 정적 랜덤 액세스 메모리(SRAM) 기반 비트 셀의 회로도이다.
도 4A 및 4B는 2-디멘션 워드 어드레스가능(DWA) 메모리의 어드레싱을 예시한다.
도 5는 4x4 2-디멘션 워드 어드레스가능(DWA) 메모리를 예시한다.
도 6은 MxN 행렬 ping-pong 버퍼 구성에서의 2-디멘션 워드 어드레스가능(DWA) MxNx2 메모리를 예시한다.

본 발명의 양상들은 본 발명의 특정 실시예들에 관한 다음 설명 및 관련 도면들에서 개시된다. 대안적인 실시예들은 본 발명의 범위로부터 벗어남이 없이 고안될 수 있다. 추가적으로, 본 발명의 공지된 엘리먼트들은 본 발명의 관련 상세 항목들을 모호하게 하지 않기 위해 상세하게 설명되지 않거나 생략될 것이다.

용어 "예시적인"은 "예, 경우, 예시로서 제공하는" 것을 의미하도록 여기서 사용된다. "예시적인" 것으로서 여기서 설명된 임의의 실시예는 반드시 다른 실시예들보다 바람직하거나 유리한 것으로서 해석되지 않는다. 마찬가지로, 용어 "본 발명의 실시예들"은 본 발명의 모든 실시예들이 논의된 특징, 이점 또는 동작 모드를 포함할 것을 필요로 하지 않는다.

또한, 많은 실시예들이 예를 들어, 컴퓨팅 디바이스의 엘리먼트들에 의해 수행될 작용들의 시퀀스들의 견지에서 설명된다. 여기서 설명된 다양한 작용들이 특정 회로들(예를 들어, 주문형 집적 회로(ASIC)들)에 의해, 하나 이상의 프로세서들에 의해 실행되는 프로그램 명령들에 의해, 또는 이들 모두의 조합에 의해 수행될 수 있다는 점이 인지될 것이다. 따라서, 본 발명이 다양한 양상들이 다수의 상이한 형태들로 구현될 수 있을 것이며, 이들 모두는 본 발명의 범위 내에 있는 것으로 간주된다. 또한, 여기서 설명된 실시예들 각각에 대해, 임의의 이러한 실시예들의 대응하는 형태는 예를 들어, 설명된 동작을 수행하도록 "구성된 로직"으로서 여기서 설명될 수 있다.

도 2는 본 발명의 적어도 하나의 실시예에 따라, 일반화된 N 직교 디멘션의 워드-어드레스가능 메모리(200)의 블록도를 예시한다. 여기서 사용된 바와 같이, N은 정수 2보다 크거나 같다. N 직교 디멘션 워드-어드레스가능 메모리는 메모리 비트 셀들의 어레이를 포함하며, 상기 비트 셀들 각각은 N개의 직교 어드레싱 공간들 또는 N-디멘션 어드레싱(NDA) 방식에 의해 어드레스가능하다. 상기 N개 디멘션들 각각은 데이터 워드 입력 포트(예를 들어, 212), 데이터 워드 어드레스 포트(예를 들어, 214), 및 액세스 제어 라인(예를 들어, 216)을 가진다. 또한 상기 N개 디멘션들 각각은 대응하는 데이터 워드 출력 포트(예를 들어, 222)를 가진다. 대안적인 실시예에서, 입력 포트(212) 및 출력 포트(222)의 기능(functionality)은 데이터 입력 및 데이터 출력 모두에 대해 사용될 수 있는 공통 입력 / 출력 포트로 결합될 수 있다.

따라서, 본 발명의 실시예는 N-디멘션 비트 셀들의 어레이(210) 및 N-디멘션 어드레싱(NDA)을 사용하여 각각의 비트 셀을 어드레싱하도록 구성된 로직(예를 들어, 디코더들(1-N))을 포함하는 N-디멘션 어드레스가능 메모리(200)를 포함할 수 있으며, 여기서 N은 적어도 2이다. 전술된 바와 같이, 비트 셀들의 어레이(210)는 N개 직교 어드레싱 공간들에 의해 어드레스가능하다. 비트 셀 각각을 어드레싱하도록 구성된 로직은 N개 어드레스 디코더들(예를 들어, 242)을 포함할 수 있다. 각각의 어드레스 디코더는 데이터 워드 어드레스(214) 및 디멘션 액세스 제어 신호(216)를 수신하도록 구성될 수 있다. 추가적으로, 워드 선택 멀티플렉서(mux)(예를 들어, 252)는 N-디멘션 각각에 대해 포함될 수 있으며, 상기 워드 선택 멀티플렉서는 랜덤 행렬 판독/기록 동작들에 대한 랜덤 행렬 어드레싱을 달성하기 위해 대응하는 어드레스 디코더(예를 들어, 242)와 공동으로(in cooperation with) 동작할 수 있다. 추가적으로, 상기 메모리는 또한 특정 메모리 타입에 따라 포함될 수 있는, 예컨대 센스 증폭기들, 라인 구동기들 등과 같은, 각각의 N-디멘션에 대해 데이터를 판독/기록하도록 구성된 로직을 포함할 수 있다.

도 3은 본 발명의 적어도 하나의 실시예에 따른 NDA SRAM-기반 비트 셀 구현을 예시한다. 도 3에 예시된 상기 NDA SRAM 비트 셀은 컴팩트한 N-디멘션 워드 어드레스가능(N-DWA) SRAM을 형성하기 위해 종래의 SRAM 비트 셀과 유사하게 배열될 수 있다. 예를 들어, 본 발명의 예시적인 실시예에서의 2-디멘션 어레이는 종래의 2-포트 정적 랜덤 액세스 메모리(SRAM)의 균일한(equivalent) 영역을 점유할 수 있다. 그러나, 본 발명의 실시예들은 임의의 특정 배열에 제한되지 않는다.

따라서, 본 발명의 실시예는 N 직교 디멘션 어드레스가능 메모리의 비트 셀(300)을 포함할 수 있다. 상기 비트 셀은 비트 저장 엘리먼트(310), N개 워드 라인들(320) 및 N개 비트 라인들(330)을 포함할 수 있으며, 여기서 N은 적어도 2이다. 전술된 바와 같이, 상기 비트 셀은 정적 랜덤 액세스 메모리(SRAM)의 일부분일 수 있다. 그러나, 본 발명의 실시예들은 임의의 특정 메모리 타입에 제한되지 않는다. 예시된 바와 같이, 상기 비트 라인들 각각은 저장 엘리먼트(310)에 연결된 제 1 라인(예를 들어, 334) 및 상기 저장 엘리먼트에 연결된 제 2 라인(예를 들어, 332)을 포함할 수 있으며, 여기서, 당해 기술분야에 공지된 바와 같이, 워드 d1이 선택된 경우, 상기 제 1 라인(334) 및 상기 제 2 라인(332) 간의 차분 전압(differential voltage)에 의해 비트값이 결정된다. 마찬가지로, N개 워드 라인들(320) 각각은, 워드 라인이 활성화된 경우, 상기 N개 비트 라인들 중 대응하는 비트 라인(332 및 334)을 저장 엘리먼트(310)에 연결하도록 구성되는 디바이스(예를 들어, 트랜지스터들(322 및 324))에 연결된다. 당업자라면, 연관된 워드 라인들을 활성화시킴으로써, 상기 N개 비트 라인들 중 임의의 비트 라인이 선택될 수 있으며, 상기 저장 엘리먼트들의 값이 해당 비트 라인을 사용하여 판독되거나 기록될 수 있다는 점을 이해할 것이다. 비트 셀 동작에 대한 상세 항목들이 본 발명의 실시예들의 이해를 위해 필요하지 않으며, 당해 기술 분야에 공지되어 있으므로, 여기서 자세한 논의는 제공되지 않을 것이다.

N-디멘션 워드 어드레스가능(N-DWA) 메모리는 N개의 동시 메모리 액세스 채널들을 가질 수 있으며, 이들 각각은 데이터 워드 입력 포트 Din(i), 데이터 워드 어드레스 포트 Addr(i), 데이터 워드 출력 포트 Dout(i), 및 제어 포트 Ctrl(i)를 포함하며, 여기서 i는 N 직교 어드레싱 공간 중 하나를 지정한다. Din(i) 또는 Dout(i)의 비트폭은 워드 당 비트수, 즉, 상기 워드 어드레스 Addr(i)에 의해 매번 어드레싱되는 타겟 NDA 비트 셀들이 수를 정의한다. Ctrl(i)는 지원되는 액세스 동작들 예를 들어, 워드 판독 동작 또는 워드 기록 동작중 하나를 선택하기 위해 하나 이상의 제어 신호들을 제공한다. 본 발명의 실시예들은 명시적인 N-디멘션 어드레싱(NDA) 방식을 제한하거나 부과하지 않는다. 예를 들어, 본 발명의 실시예들은 다음 표 1과 같이 타겟 행렬-지향(matrix-oriented) 애플리케이션을 위해 구성된 N-DWA 메모리 구조를 포함할 수 있다.

행렬 특성들 및 N-DWA 메모리 파라미터들

매트릭스 특성들	N-DWA 메모리 파라미터들
디멘션들의 #	N
디멘션 당 벡터 당 엘리먼트들 #	Din(i) 또는 Dout(i) 비트폭
한번에 저장될 행렬들의 #	Addr(i) 비트폭 = log₂(전제 저장된 엘리먼트들/ 비트폭(Din(i)))

예를 들어, 타겟 행렬이 2x4이고, 한번에 저장될 전체 4개의 행렬들이 존재하는 경우, 2-DWA 메모리는 다음 표 2에 설명되는 바와 같이 사용될 수 있다.

2-디멘션 워드 어드레스가능(DWA) 메모리

2-DWA 메모리 파라미터들

N=2

Din(1) 및 Dout(1)의 비트폭 = 2비트
Din(2) 및 Dout(2)의 비트폭 = 4비트

Addr(1)의 비트폭 = log₂(2x4x4/2) = 4 비트
Addr(2)의 비트폭 = log₂(2x4x4/2) = 3 비트

도 4A 및 도 4B는 본 발명의 적어도 하나의 실시예에 따른 2-디멘션 워드 어드레스가능(DWA) 메모리에 대한 어드레싱 방식을 예시한다. 도 4A에서, 어드레스(1)(Addr(1))는 16개의 2-비트 워드들을 어드레싱하기 위해 사용된다. 상기 2-비트 워드들 각각(예를 들어, 0-15)은 타겟 행렬 데이터의 2-엘리먼트 행을 나타낸다. 도 4B에서, 어드레스(2)(Addr(2))는 8개의 4-비트 워드들(예를 들어, 0-7)을 어드레싱하기 위해 사용된다. 상기 4-비트 워드들 각각은 타겟 행렬 데이터의 4-엘리먼트 열을 나타낸다. 이들 예들 각각은 아래에 더 상세하게 논의될 것이다.

도 4A를 참고하면, 2-디멘션 워드 어드레스가능(DWA) 메모리의 구성이 Addr(1)에 대해 예시된다. 예시된 바와 같이, 메모리는 16개의 2-비트 워드들을 포함하는 Addr(1)에 의해 어드레싱될 수 있으며, 상기 16개의 2-비트 워드들 각각은 타겟 행렬 데이터의 2-엘리먼트 행을 나타낸다. Addr(1)에 의해 액세스되는 경우, 메모리 행렬 1은 워드들(0-3)을 포함하고, 행렬 2는 워드들(4-7)을 포함하고, 행렬 3은 워드들(8-11)을 포함하고, 행렬 4는 워드들(12-15)을 포함한다. 따라서, 행렬 4의 제 2 행에서의 2개 비트들이 판독/기록될 예정인 경우, Addr(1)은 값 13으로 세팅될 수 있고, 단일의 판독/기록 동작이 수행될 수 있으며, 2-비트 워드가 출력/저장될 수 있다.

도 4B를 참조하면, 2-디멘션 워드 어드레스가능(DWA) 메모리의 구성이 Addr(2)에 대해 예시된다. 메모리는 8개의 4-비트 워드들(0-7)을 포함하는 Addr(2)에 의해 어드레싱될 수 있으며, 상기 4-비트 워드들 각각은 타겟 행렬 데이터의 4-엘리먼트 열을 나타낸다. Addr(2)에 의해 액세스되는 경우, 메모리 행렬 1은 워드들 0-1을 포함하고, 행렬 2는 워드들 2-3을 포함하고, 행렬 3은 워드들 4-5를 포함하고, 행렬 4는 워드들 7-8을 포함한다. 따라서, 행렬 1의 제 2 열에서의 4개 비트들이 판독/기록될 예정인 경우, Addr(2)는 값 1로 세팅될 수 있고, 단일 판독/기록 동작이 수행될 수 있다. 예를 들어, 판독 동작 동안, 행렬 1, 열 1 내의 열 데이터의 4-비트 출력은 이후 단일 동작에서 획득될 수 있다. 마찬가지로, 판독 동작에 대해, 4-비트 데이터는 단일 동작에서 행렬 1, 열 1에 저장될 수 있다.

도 1A 및 1B와 관련하여 논의된 바와 같이, 애플리케이션이 종래의 단일 포트 메모리를 사용하여 도 1B의 참조 번호 120으로 표시된 바와 같은 워드들 0,1,2,및 3 중 비트 2의 판독을 필요로 하는 경우, 그것은 4개의 메모리 액세스 사이클들이 모든 4개 워드들을 판독할 것을 요구할 것이다. 이후, 비트 2 정보를 개별적으로 추출하기 위해 추가 동작들이 필요할 것이다. 반면, 본 발명의 예시적인 실시예는 데이터가 단일 메모리 사이클 내에서 액세스 되도록 한다.

예를 들어, 표3에 표시되고 도 5에 예시된 바와 같이 구성되는 2-디멘션 워드 어드레스가능 메모리는 타겟 4x4 행렬 데이터의 동시적이며 단일-사이클인 4-비트 행 및 열 워드 액세스들을 제공하도록 생성될 수 있다. 상기 행렬은 도 1A 및 1B에 예시된 것과 유사하다.

4x4 2-디멘션 워드 어드레스가능(DWA) 메모리

2-DWA 메모리 파라미터들

N=2

Din(1) 및 Dout(1)의 비트폭 = 4비트
Din(2) 및 Dout(2)의 비트폭 = 4비트

Addr(1)의 비트폭 = log2(4x4x1/4) = 2비트
Addr(2)의 비트폭 = log2(4x4x1/4) = 2비트

도 5에 예시된 4x4 2-디멘션 워드 어드레스가능(DWA) 메모리를 사용하여, 하나의 열 워드 판독/기록(520)이 수행될 수 있다(예를 들어, Addr(2)=1). 따라서, 데이터의 열은 오직 하나의 메모리 액세스 사이클 내에서 판독/기록될 수 있다. 또한, 전술내용으로부터, 본 발명의 실시예들이 또한 데이터(510)를 어드레싱할 수 있고, 상기 데이터를 판독/기록할 수 있으며, 이는 종래의 판독/기록 동작(예를 들어, 도 1A의 110)에 대응한다는 점이 이해될 수 있다.

전술된 설명은 본 발명의 몇몇 예들 및 이점들을 제공하였다. 당업자라면, 전술된 설명으로부터 본 발명의 실시예들이 행렬 집약형(intensive) 애플리케이션들에 매우 적합하다는 점을 이해할 것이다. 본 발명의 적어도 하나의 실시예의 일 예시적인 애플리케이션은 디지털 통신들이다. 예를 들어, N-DWA 메모리는 예컨대, 코드 분할 다중 접속(CDMA), CDMA2000, 및 WCDMA 시스템들과 같은 디지털 통신 시스템들에서 수행되는 전형적인 작업들인 블록 인터리빙 및 디인터리빙을 위해 사용될 수 있다. 예를 들어, 블록 인터리버는 M-열 x N-행(MxN) 어레이의 열들을 채움으로써 블록들에서 코딩된 심볼들을 수용할 수 있다. 이후, 인터리빙된 심볼들이 한번에 하나의 행으로 변조기에 공급될 수 있다. 반면, 블록 디-인터리버는 역 동작을 수행한다. 블록 인터리빙 및 디-인터리빙은 당해 기술분야에 공지되어 있으며, 따라서 추가적인 상세항목들이 여기에 제공되지 않을 것이다(예를 들어, Bernard Sklar, Digital Communications Fundamentals and Applications, 제2판, 464 페이지 참조).

블록 인터리빙 및 디-인터리빙 프로세스는 종래의 시스템들을 사용하는 많은 메모리 및 로직 동작들을 필요로 할 수 있다. 그러나, 본 발명의 실시예는 추가적인 로직 동작들을 필요로 하지 않고 직접 행렬 동작을 수행한다. 예를 들어, 표 4를 참고하면, MxN 2-디멘션 워드 어드레스가능 메모리는 행렬 데이터의 동시적이며 단일-사이클의 M행 N열 워드 액세스들을 제공하기 위해 생성될 수 있다.

MxNx2 2-디멘션 워드 어드레스가능(DWA) 메모리

2-DWA MxN 메모리 파라미터들	2-DWA MxNx2 메모리 파라미터들
N=2	N=2
Din(1) 및 Dout(1)의 비트폭 = log₂(M) 비트 Din(2) 및 Dout(2)의 비트폭 = log₂(N) 비트	Din(1) 및 Dout(1)의 비트폭 = log₂(M) 비트 Din(2) 및 Dout(2)의 비트폭 = log₂(N) 비트
Addr(1)의 비트폭 = log₂(Nx1) 비트 Addr(2)의 비트폭 = log₂(Mx1) 비트	Addr(1)의 비트폭 = log₂(Nx2) 비트 Addr(2)의 비트폭 = log₂(Mx2) 비트

블록 인터리빙 및/또는 디-인터리빙의 예를 다시 참조하면, MxN(예를 들어, 4x6) 행렬 동작을 위해 구성된 하나의 2-DWA 메모리는 추가 로직 없이 블록 인터리빙 또는 디-인터리빙 하드웨어 설계를 구현하기 위해 사용될 수 있다. 대안적으로, 표 4의 우측 열에 도시되고 도 6에 예시된 바와 같이 2개의 MxN 매트릭스들을 위한 저장소를 가지는 하나의 2-DWA 메모리의 사용은 ping-pong 버퍼(600)를 형성하기 위해 사용될 수 있다. 2-DWA MxNx2 메모리는 고성능의 메모리 사이클 당 1심볼 스루풋을 달성하기 위해 블록 인터리빙 또는 디-인터리빙을 위한 MxN 행렬 ping-pong 버퍼 구성(600)으로서 동작할 수 있다(function). 이러한 구성의 일 예는 도 6에 예시된다. 예를 들어, 인터리버 입력 시퀀스는 열별(column by column) 방식으로 ping 버퍼(610)를 입력 시퀀스(예를 들어, (0, 1, 2, 3) (4, 5, 6, 7) ...)로 직접 채울 수 있다. 인터리빙된 출력 시퀀스(예를 들어, (0, 4, 8, 12, 16, 20) (1, 5, 9, 13, 17, 21) ...)는 pong 버퍼(620)로부터 행별(row by row) 기준으로 직접 리트리브(retrieve)될 수 있다. 따라서, 인터리빙된 출력 시퀀스는 임의의 추가 로직 없이 생성될 수 있다. 또한 인터리빙은 메모리 어레이의 구성(예를 들어, MxN)에 기초하여 결정될 수도 있다.

디-인터리빙 동작은 인터리빙 동작에 대해 가역적(reciprocal)인 유사 구성에 의해 달성될 수 있다. 예를 들어, 인터리빙된 출력 시퀀스(예를 들어,(0, 4, 8, 12, 16, 20) (1, 5, 9, 13, 17, 21) ...)가 수신 메모리에 열별(row by row)로 채워질 수 있다. 상기 인터리빙된 출력 시퀀스는 원래(original) 입력 시퀀스를 복원하기 위해 상기 데이터를 열별(column by column)로 (예를 들어, (0, 1, 2, 3) (4, 5, 6, 7) ...) 판독해 냄으로써 직접 디인터리빙될 수 있다. 따라서, 디-인터리빙 기능 역시 임의의 추가 로직 없이 상기 메모리로부터 직접 달성될 수도 있다.

앞서 예가 디지털 통신 시스템들에서 행렬 기능들을 수행하기 위한 본 발명의 실시예들의 기능을 강조하였지만, 본 발명의 실시예들은 상기 애플리케이션들에 제한되지 않는다. 예를 들어, 비디오 인코딩/디코딩에 있어서, 메모리 내의 어레이로서 대상(object)들이 정의될 수 있으며, 상기 어레이 내의 특정 개수의 열들 또는 행들인 상기 대상을 움직임으로써 모션이 시뮬레이션될 수 있다. 본 발명의 실시예들은 메모리 어레이들의 플렉시블한 어드레싱을 허용하며, 따라서 대상 움직임 및 프로세싱이 개선될 수 있다. 따라서, 본 발명의 실시예들은 여기에 포함된 예들 및 설명들에 제한되지 않는다.

또한, 전술 내용으로부터, 본 발명의 실시예들이 여기서 논의된 동작들, 알고리즘들, 기능들 및/또는 단계들의 시퀀스를 수행하기 위한 방법들을 포함할 수 있다는 점이 이해될 것이다. 예를 들어, 일 실시예는 N-디멘션의 비트 셀들의 어레이로부터 어드레스가능 워드들의 제 1 세트를 설정하는 단계 및 N-디멘션의 비트 셀들의 어레이로부터 어드레스가능 워드들의 제 2 세트를 설정하는 단계를 포함하는 메모리 액세스 방법을 포함할 수 있다. 전술된 바와 같이, N은 적어도 2이며, 상기 어드레스가능 워드들의 제 1 세트 및 상기 어드레스가능 워드들의 제 2 세트는 직교한다. 상기 방법은 또한, 어드레스가능 워드들의 각각의 세트에 대한 비트폭(i)을 디멘션 당 벡터 당 엘리먼트들의 수(예를 들어, 도 4A 및 4B에 대해 각각 2 및 4)로서 결정하는 단계를 더 포함할 수 있다. 상기 어드레스 비트폭(i)은 다음과 같이 결정될 수 있다: Addr(i)비트폭 = log₂(전체 저장된 엘리먼트들 / 비트폭(i)). 예를 들어, 대응하는 어드레스 비트폭은 도4A 및 4B에 대해 각각 log2(32/3) = 4 및 log2(32/4) = 3으로서 결정되었다. 이 예에서, 어드레스가능 워드들의 제 1 세트는 어드레스가능 워드들의 제 2 세트와는 상이한 비트폭을 가진다. 그러나, 상기 어드레스가능 워드들의 제 1 세트는 또한 어드레스가능 워드들의 제 2 세트와 동일한 비트폭을 가지면서(예를 들어, 도 5 참조) 여전히 직교할 수도 있다. 실시예들은 상기 어드레스가능 워드들의 제 1 세트에 입력 시퀀스를 기록하는 것과 상기 어드레스가능 워드들의 제 2 세트로부터 출력 시퀀스를 판독하는 것을 더 포함할 수 있으며, 이들은 인터리빙된 출력을 초래할 수 있다. 또한, 입력 시퀀스는 제 1 버퍼(예를 들어, ping 버퍼)에 기록될 수 있고, 출력 시퀀스는 제 2 버퍼(예를 들어, pong 버퍼)로부터 판독될 수 있다.

당업자라면 정보 및 신호들이 다양한 서로 다른 기술들 및 기법들 중 임의의 것을 사용하여 표현될 수 있다는 점을 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 명령들, 커맨드들, 정보, 신호들, 비트들, 심볼들, 칩들은 전압, 전류, 전자기파, 자기장 또는 자기 입자, 광학장 또는 광학 입자, 또는 이들의 임의의 조합에 의해 표현될 수 있다.

전술된 개시내용이 예시적인 본 발명의 실시예들을 도시하는 반면, 첨부된 청구항들에 의해 정의된 바와 같은 본 발명의 범위에서 벗어남이 없이 다양한 변경들 및 수정들이 여기서 이루어질 수 있다는 점을 유의하여야 한다. 여기서 설명된 본 발명의 실시예들에 따른 방법 청구항들의 기능들, 단계들, 및/또는 동작들은 임의의 특정 순서로 수행될 필요가 없다. 또한, 본 발명의 실시예들이 단수 형태로 설명되거나 청구될 수 있지만, 단수에 대한 제한이 명시적으로 언급되지 않는 한 복수가 참작된다.

Claims

N-디멘션(dimension) 어드레스가능 메모리로서,
N-디멘션의 비트 셀들의 어레이;
N-디멘션 어드레싱(N-Dimension Addressing : NDA)을 이용하여 각각의 비트 셀을 어드레싱하도록 구성되고, N개의 어드레스 디코더들 및 N개의 워드 선택 멀티플렉서들을 포함하는 논리 회로 ? N은 적어도 2이며, 상기 비트 셀들의 어레이는 N개의 직교 어드레스 공간들에 의해 어드레스가능함 ?; 및
N개의 동시 액세스 채널들 ? 액세스 채널 각각은,
데이터 워드 입력 포트;
데이터 워드 어드레스 포트;
데이터 워드 출력 포트; 및
제어 포트를 포함함 ?
을 포함하는,
N-디멘션 어드레스가능 메모리.
삭제
제1항에 있어서,
각각의 어드레스 디코더는 데이터 워드 어드레스 및 액세스 제어 신호를 수신하도록 구성되는,
N-디멘션 어드레스가능 메모리.
제1항에 있어서,
N-디멘션 각각에 대해 데이터를 입력하도록 구성된 논리 회로; 및
N-디멘션 각각에 대해 데이터를 출력하도록 구성된 논리 회로를 더 포함하는,
N-디멘션 어드레스가능 메모리.
제4항에 있어서,
상기 N-디멘션 각각에 대해 데이터를 입력하도록 구성된 논리 회로는 데이터 워드 입력 포트를 포함하는,
N-디멘션 어드레스가능 메모리.
제4항에 있어서,
상기 N-디멘션 각각에 대해 데이터를 출력하도록 구성된 논리 회로는 센스 증폭기(sense amplifier)를 포함하는,
N-디멘션 어드레스가능 메모리.
삭제
제1항에 있어서,
직교 어드레스 공간 각각은 상기 데이터 워드 입력 포트의 비트폭 또는 상기 데이터 워드 출력 포트의 비트폭에 기초하는 비트폭을 가지는,
N-디멘션 어드레스가능 메모리.
제8항에 있어서,
직교 어드레스 공간 각각은 상이한 비트폭을 가지는,
N-디멘션 어드레스가능 메모리.
제1항에 따른 상기 N 직교 디멘션 어드레스가능 메모리의 상기 비트 셀로서,
비트 저장 엘리먼트;
N개 워드 라인들; 및
N개 비트 라인들을 포함하며,
N은 적어도 2인,
비트 셀.
제10항에 있어서,
상기 비트 셀은 정적 랜덤 액세스 메모리(SRAM) 또는 동적 랜덤 액세스 메모리(DRAM)의 일부분인,
비트 셀.
제10항에 있어서,
상기 N개 비트 라인들 각각은,
상기 저장 엘리먼트에 연결된 제 1 라인; 및
상기 저장 엘리먼트에 연결된 제 2 라인을 포함하며,
상기 제 1 및 제 2 라인 간의 차에 의해 비트 값이 결정되는,
비트 셀.
제12항에 있어서,
상기 N개 워드 라인들 각각은,
상기 비트 라인들 중 제 1 라인을 상기 저장 엘리먼트에 연결하도록 구성된 제 1 디바이스에 연결된 제 1 라인; 및
상기 비트 라인들 중 제 2 라인을 상기 저장 엘리먼트에 연결하도록 구성된 제 2 디바이스에 연결된 제 2 라인을 포함하는,
비트 셀.
제10항에 있어서,
상기 N개 워드 라인들 각각은, 상기 워드 라인이 활성화(activated)된 경우, 상기 N개 비트 라인들 중 대응하는 비트 라인을 상기 저장 엘리먼트에 연결하도록 구성된 디바이스에 연결되는,
비트 셀.
메모리 액세스 방법으로서,
N-디멘션 비트 셀들의 어레이로부터 어드레스가능 워드들의 제 1 세트를 설정하는 단계; 및
상기 N-디멘션 비트 셀들의 어레이로부터 어드레스가능 워드들의 제 2 세트를 설정하는 단계를 포함하고,
N은 적어도 2이며, 상기 제 1 세트 및 상기 제 2 세트는 직교하며,
상기 어드레스가능 워드들의 제 1 세트 및 상기 어드레스가능 워드들의 제 2 세트는 동시에 액세스 가능한,
메모리 액세스 방법.
제15항에 있어서,
어드레스가능 워드들의 각각의 세트(i)에 대한 비트폭(i)을 디멘션 당 벡터 당 엘리먼트들(elements per vector per dimension)의 수로서 결정하는 단계; 및
어드레스가능 워드들의 각각의 세트를 어드레싱하기 위해
Addr(i)비트폭 = log₂(전체 저장된 엘리먼트들 / 비트폭(i))
으로서 어드레스 비트폭을 결정하는 단계를 포함하는,
메모리 액세스 방법.
제16항에 있어서,
상기 어드레스가능 워드들의 제 1 세트는 상기 어드레스가능 워드들의 제 2 세트와 상이한 비트폭을 가지는,
메모리 액세스 방법.
제16항에 있어서,
상기 어드레스가능 워드들의 제 1 세트는 상기 어드레스가능 워드들의 제 2 세트와 동일한 비트폭을 가지는,
메모리 액세스 방법.
제15항에 있어서,
상기 어드레스가능 워드들의 제 1 세트에 입력 시퀀스를 기록하는 단계; 및
상기 어드레스가능 워드들의 제 2 세트로부터 출력 시퀀스를 판독하는 단계를 더 포함하는,
메모리 액세스 방법.
제19항에 있어서,
상기 입력 시퀀스는 제 1 버퍼에 기록되고,
상기 출력 시퀀스는 제 2 버퍼로부터 판독되는,
메모리 액세스 방법.