JPH05127980A

JPH05127980A - 画像処理装置

Info

Publication number: JPH05127980A
Application number: JP3286249A
Authority: JP
Inventors: Tadanobu Kamiyama; 忠信神山; Masami Taoda; 政美垰田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-10-31
Filing date: 1991-10-31
Publication date: 1993-05-25

Abstract

(57)【要約】【目的】画像データを任意の角度回転させて転送しても
画像データの変形が生じず、高品質の回転画像が得られ
る画像処理装置を提供する。【構成】画素密度変換部５は、第１画像メモリ６内の画
像データを読出し、その画像データに対し画素密度変換
を行ない、第２画像メモリ７へ転送する。第１アドレス
生成部８は、第１画像メモリ６から画像データを読出す
際、その画像データを任意の角度回転させて読出すため
の回転アドレスを生成し、この生成した回転アドレスを
読出しアドレスとして第１画像メモリ６に与える。第２
画像メモリ７は、画素密度変換部５からの画像データを
格納する。第２アドレス生成部９は、第２画像メモリ７
に画像データを格納する際、その画像データを任意の角
度回転させて書込むための回転アドレスを生成し、この
生成した回転アドレスを書込みアドレスとして第２画像
メモリ７に与える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たとえば、図形や文書
などの画像の編集処理に用いられ、２つの画像メモリ間
で任意の角度回転させた画像データの転送を行なう画像
処理装置に関する。

【０００２】

【従来の技術】従来、たとえば、図形や文書などの画像
の編集処理において、２つの画像メモリ間で任意の角度
回転させた画像データの転送を行なう場合、１画素ずつ
アドレス演算を施し、転送を行なっている。その際、で
きるだけ忠実度高く画像転送が行なわれるように、たと
えば、特願平２−１６５６１０号に見られる通り、画素
の抜けや漏れがなく転送する技術が開発されている。

【０００３】

【発明が解決しようとする課題】ところが、画像データ
を任意の角度回転させた場合、主走査方向および副走査
方向のアクセス画素数が変化してしまい、その結果、画
像データの縦と横との比が変化してしまい、画像データ
が変形してしまうという問題があった。

【０００４】そこで、本発明は、画像データを任意の角
度回転させて転送しても画像データの変形が生じず、高
品質の回転画像が得られる画像処理装置を提供すること
を目的とする。

【０００５】

【課題を解決するための手段】第１の発明に係る画像処
理装置は、第１画像メモリに格納された画像データを任
意の角度回転させて第２画像メモリに転送するものにお
いて、画像データを記憶する第１画像メモリと、この第
１画像メモリ内の画像データを読出し、その画像データ
に対し画素密度変換を行なう画素密度変換手段と、前記
第１画像メモリから画像データを読出す際、その画像デ
ータを任意の角度回転させて読出すための回転アドレス
を生成し、この生成した回転アドレスを読出しアドレス
として前記第１画像メモリに与えるアドレス生成手段
と、前記画素密度変換手段にて画素密度変換された画像
データを記憶する第２画像メモリとを具備している。

【０００６】第２の発明に係る画像処理装置は、第１画
像メモリに格納された画像データを任意の角度回転させ
て第２画像メモリに転送するものにおいて、画像データ
を記憶する第１画像メモリと、この第１画像メモリ内の
画像データを読出し、その画像データに対し画素密度変
換を行なう画素密度変換手段と、この画素密度変換手段
にて画素密度変換された画像データを記憶する第２画像
メモリと、この第２画像メモリに画像データを記憶する
際、その画像データを任意の角度回転させて書込むため
の回転アドレスを生成し、この生成した回転アドレスを
書込みアドレスとして前記第２画像メモリに与えるアド
レス生成手段とを具備している。

【０００７】

【作用】画像データを任意の角度回転させて転送する
際、その画像データに対しその回転角度に応じた画素密
度変換を行なうことにより、任意の角度回転させる際に
変化してしまうアクセス画素数を補正するので、画像デ
ータを任意の角度回転させて転送しても画像データの変
形が生じず、高品質の回転画像が得られる。

【０００８】

【実施例】以下、本発明の一実施例について図面を参照
して説明する。

【０００９】図１は、本実施例に係る画像処理装置の構
成を概略的に示すものである。図において、１は本装置
全体を制御および管理する制御手段としてのＣＰＵ（セ
ントラル・プロセッシング・ユニット）で、バス２を介
して接続されるプログラムメモリ３内のプログラムデー
タにしたがって各種制御および処理を実行する。

【００１０】バス２には、入出力インタフェイス回路４
および画素密度変換部５が接続されている。入出力イン
タフェイス回路４は、外部機器との間でコマンドステー
タスや画像データの入出力を行なうためのものである。
画素密度変換部５は、画像データを任意の角度回転させ
て転送する際、その画像データの縦と横との比を変更す
るための画素密度変換を行なうものであり、後で詳細を
説明する。

【００１１】バス２には、第１画像メモリ６および第２
画像メモリ７が接続されている。第１画像メモリ６およ
び第２画像メモリ７は、それぞれ画像データを格納する
ものであり、本実施例では、画像データを１アドレス１
画素単位で格納するようになっている。

【００１２】第１画像メモリ６および第２画像メモリ７
には、それぞれ第１アドレス生成部８および第２アドレ
ス生成部９が接続されている。第１アドレス生成部８お
よび第２アドレス生成部９は、第１画像メモリ６および
第２画像メモリ７に対してアクセスする２次元（Ｘ，
Ｙ）のアドレスを生成する２次元アドレスジェネレータ
で、画素密度変換部５からのアクセス要求にしたがって
１アクセス１画素ずつアドレスを発生するものであり、
後で詳細を説明する。

【００１３】なお、ＣＰＵ１内の図示しないメモリに
は、たとえば図２に示すように、あらかじめ指示される
画像の回転角度に対応した、Ｘ方向における主走査方向
の先頭アドレスのステップ数ＭＤＸ、Ｙ方向における主
走査方向の先頭アドレスのステップ数ＭＤＹ、Ｘ方向に
おけるアドレスが変更された際に用いる副走査方向のス
テップ数ＳＤＸ、Ｙ方向におけるアドレスが変更された
際に用いる副走査方向のステップ数ＳＤＹ、Ｘ方向にお
けるアドレスが変更されない際に用いる副走査方向のス
テップ数ＲＤＸ、Ｙ方向におけるアドレスが変更されな
い際に用いる副走査方向のステップ数ＲＤＹ、主走査方
向の繰返し数ＭＮ、副走査方向の繰返し数ＳＮなどの各
種パラメータを決定するための演算内容がテーブルとし
て記憶されている。

【００１４】たとえば、画像の回転角度が３０度（０≦
θ≦π/4）の場合、ＭＤＸには「１」が乗算され、ＭＤ
Ｙには「−ｔａｎθ」が乗算され、ＳＤＸには「ｓｉｎ
θ・ｃｏｓθ」が乗算され、ＳＤＹには「１」が乗算さ
れ、ＲＤＸには「ｓｉｎθ・ｃｏｓθ」が乗算され、Ｒ
ＤＹには「１−ｔａｎθ」が乗算され、ＭＮには「ｌ・
ｃｏｓθ」が乗算され、ＳＮには「ｗ／ｃｏｓθ」が乗
算される。

【００１５】次に、第１アドレス生成部８および第２ア
ドレス生成部９について詳細に説明する。図３は、第１
アドレス生成部８および第２アドレス生成部９の構成を
示すもので、Ｘ方向のアドレスを生成するＸアドレス生
成部１１、Ｙ方向のアドレスを生成するＹアドレス生成
部１２、Ｘ方向の先頭アドレスを生成するＸ先頭アドレ
ス生成部１３、Ｙ方向の先頭アドレスを生成するＹ先頭
アドレス生成部１４、高品位アフィン変換アドレス生成
時、Ｘアドレスが変化したか否かの判定を行なう判定部
１５、Ｙアドレスが変化したか否かの判定を行なう判定
部１６、Ｘ方向の走査幅ＸＷを指定する走査幅レジスタ
１７、クロック（ＣＣＬＫ）にしたがってアドレス計算
の制御などを行なう制御部１８によって構成される。

【００１６】Ｘアドレス生成部１１は、たとえば図４に
示すように構成されている。すなわち、Ｘアドレス生成
部１１は、１次元のＸ方向のアドレスを生成するブロッ
クであり、主走査方向のステップ数を指定するＭＤＸレ
ジスタ２１、ＭＤＸレジスタ２１の出力とＸ方向のアド
レスであるＸＡＤとの加算を行なう加算器２２、加算器
２２の加算結果を一時記憶するレジスタ２３、副走査方
向のステップ数を指定するＳＤＸレジスタ２４、高品位
アフィン変換モード時に使用する副走査方向のステップ
数を指定するＲＤＸレジスタ２５、判定部１５の判定結
果により、高品位アフィン変換時に副走査方向のステッ
プ数を選択するセレクタ２６、副走査方向のアドレスを
順次計算する加算器２７、加算器２７の加算結果を一時
記憶するレジスタ２８、Ｘ先頭アドレス生成部１３で生
成される先頭アドレスと副走査方向のアドレスの選択を
行なうセレクタ２９、セレクタ２９で選択されたアドレ
スと主走査方向のアドレスの選択を行ない、Ｘ方向のア
ドレスＸＡＤを出力するセレクタ３０によって構成され
る。なお、各パラメータＭＤＸ，ＲＤＸ，ＳＤＸは、本
実施例においては、小数部１６ビット、整数部１６ビッ
ト（符号含む）で表わされている。

【００１７】また、図４において、Ｘ方向のアドレス変
化の判定部１５は、副走査方向のアドレスの整数部の１
ビット目が変化したか否かを判定するイクスルーシブオ
ア（ＸＯＲ）回路１５ａと、高品位アフィン変換時のみ
動作するように、ＸＯＲ回路１５ａの出力を高品位アフ
ィン変換モードイネーブル信号ＨＡＦＥＮによりマスク
するアンド回路１５ｂとによって構成されている。

【００１８】また、図４は、Ｘアドレス生成部１１およ
び判定部１５を示しているが、Ｙアドレス生成部１２お
よび判定部１６も同一の回路にて構成され、信号名など
はＸとＹを入れ換えたものとなる。したがって、その説
明については省略する。

【００１９】Ｘ先頭アドレス生成部１３は、たとえば図
５に示すように構成されている。すなわち、Ｘ先頭アド
レス生成部１３は、第１番目の先頭アドレスを指定する
ＸＳＴＡレジスタ３１、主走査方向の先頭アドレスのス
テップ数を指定するＳＭＤＸレジスタ３２、ＳＭＤＸレ
ジスタ３２の値とこれを１／２にした値の選択を行なう
セレクタ３３、主走査方向の先頭アドレスを計算するた
めの加算器３４、加算器３４の加算結果を一時記憶する
レジスタ３５、副走査方向の先頭アドレスのステップ数
を指定するＳＳＤＸレジスタ３６、ＳＳＤＸレジスタ３
６の値とこれを１／２にした値の選択を行なうセレクタ
３７、副走査方向の先頭アドレスを計算するための加算
器３８、加算器３８の加算結果を一時記憶するレジスタ
３９、副走査方向の先頭アドレスと第１番目の先頭アド
レスＸＳＴＡの選択を行なうセレクタ４０、副走査方向
の先頭アドレスと主走査方向の先頭アドレスの選択を行
ない、Ｘ先頭アドレスＸＳＴＡＤを出力するセレクタ４
１によって構成される。なお、各パラメータＳＭＤＸ，
ＳＳＤＸは、本実施例においては、小数部１６ビット、
整数部１６ビット（符号含む）で表わされている。

【００２０】また、図５は、Ｘ先頭アドレス生成部１３
を示しているが、Ｙ先頭アドレス生成部１４も同一の回
路にて構成され、信号名などはＸとＹを入れ換えたもの
となる。したがって、その説明については省略する。

【００２１】制御部１８は、たとえば図６に示すように
構成されている。すなわち、制御部１８は、コマンド、
モード、クロックにしたがって各回路の制御信号を生成
するブロックであり、アドレス生成部のアドレス計算の
スタートなどを指示するコマンドレジスタ５１、動作モ
ードを指定するモードレジスタ５２、主走査方向の繰返
し回数を指定するＭＮレジスタ５３、ＭＮレジスタ５３
の値をロードして、クロックにしたがってカウントする
カウンタ５４、副走査方向の繰返し回数を指定するＳＮ
レジスタ５５、ＳＮレジスタ５５の値をロードして、ク
ロックにしたがってカウントするカウンタ５６、先頭ア
ドレスの主走査方向の繰返し回数を指定するＳＭＮレジ
スタ５７、ＳＭＮレジスタ５７の値をロードして、クロ
ックにしたがってカウントするカウンタ５８、先頭アド
レスの副走査方向の繰返し回数を指定するＳＳＮレジス
タ５９、ＳＳＮレジスタ５９の値をロードして、クロッ
クにしたがってカウントするカウンタ６０、各種制御信
号を生成する制御回路６１によって構成される。

【００２２】図７は、通常の２次元アドレスを生成する
際の各パラメータの意味を示している。すなわち、Ｘ方
向の走査幅ＸＷの中にある先頭アドレス（ＸＳＴＡ、Ｙ
ＳＴＡ）、次のアドレスはこれに主走査方向のステップ
数を加算したアドレス（ＸＳＴＡ＋ＭＤＸ、ＹＳＴＡ＋
ＭＤＹ）、これを順次繰返し、主走査繰返し回数ＭＮ回
繰返す。したがって、主走査方向の最終アドレスは、
（ＸＳＴＡ＋ＭＤＸ＊ＭＮ、ＹＳＴＡ＋ＭＤＹ＊ＭＮ）
で表わされる。

【００２３】次に、主走査方向の１ラインのアドレス発
生が終了すると、副走査方向のアドレスが計算される。
すなわち、（ＸＳＴＡ＋ＳＤＸ、ＹＳＴＡ＋ＳＤＹ）で
ある。続くアドレスは、（ＸＳＴＡ＋ＳＤＸ＋ＭＤＸ、
ＹＳＴＡ＋ＳＤＹ＋ＭＤＹ）となる。すなわち、ここで
生成される２次元アドレスの計算式は、ＸＡＤ＝ＸＳＴＡ＋ＭＤＸ＊ｍｎ＋ＳＤＸ＊ｓｎＹＡＤ＝ＹＳＴＡ＋ＭＤＹ＊ｍｎ＋ＳＤＹ＊ｓｎで表わされる。ここで、ｍｎ，ｓｎは、それぞれ主走査
方向と副走査方向のカウント数である。ただし、０≦ｍ
ｎ≦ＭＮ、０≦ｓｎ≦ＳＮである。

【００２４】ここで、通常の２次元アドレスを発生する
動作について図８（ａ）（ｂ）を参照して説明する。図
８（ａ）（ｂ）は、たとえば＃０から＃５の６個のアド
レスを生成する場合である。このとき、まず、パラメー
タのセットを行なう。これは、先頭アドレスである＃０
のアドレスＸＳＴＡ，ＹＳＴＡ、主走査幅ＸＷ、主走査
方向のステップ数ＭＤＸ，ＭＤＹ、副走査方向のステッ
プ数ＳＤＸ，ＳＤＹ、主走査方向の繰返し数ＭＮ＝２、
副走査方向の繰返し数ＳＮ＝１である。

【００２５】次に、モードレジスタ５２を通常モードと
し、さらに、アドレス生成イネーブル信号ビットＡＧＥ
Ｎをイネーブルとし、コマンドレジスタ５１にクロック
ＣＣＬＫを１つ入力する。このとき、先頭アドレスが計
算されるが、通常モードであるため、図５におけるセレ
クタ４０，４１のセレクト信号ＳＳＳＣ，ＳＭＳＣは共
に”Ｌ”となり、先頭アドレスＸＳＴＡＤ＝ＸＳＴＡ、
ＹＳＴＡＤ＝ＹＳＴＡとして、Ｘアドレス生成部１１、
Ｙアドレス生成部１２にそれぞれ入力される。次に、ア
ドレス生成部１１，１２においては、セレクタ２９，３
０のセレクト信号ＳＳＣ，ＭＳＣが”Ｌ”であるため、
ＸＡＤ＝ＸＳＴＡ、ＹＡＤ＝ＹＳＴＡとして出力され、
２次元アドレスが生成される。

【００２６】次に、図示しない２次元−１次元変換器に
てＡＤ＝ＹＡＤ＊ＸＷ＋ＸＡＤの計算が行なわれ、この
結果がクロックＣＣＬＫに同期して発生するＡＤＬＴ信
号により、上記２次元−１次元変換器内のレジスタにラ
ッチされ、出力される。これがＡＤ＃０の生成シーケン
スである。これと同時に、ＭＤＬＴ信号により、ＸＡＤ
＝ＸＳＴＡに加算器２２にてＭＤＸレジスタ２１の値を
加算した次のアドレスをレジスタ２３にラッチし、ＸＡ
Ｄ＝ＸＳＴＡ＋ＭＤＸとなる。すなわち、このアドレス
生成部１１，１２のレジスタ２３，２８と２次元−１次
元変換器内のレジスタとの間でパイプライン構成をとっ
ている。

【００２７】一方、制御部１８においては、ＭＮレジス
タ５３、ＳＮレジスタ５５の各値がカウンタ５４，５６
にそれぞれロードされて、それぞれカウントダウンさ
れ、カウンタ５４，５６の値はそれぞれ「１」と「０」
となる。また、セレクタ３０のセレクト信号ＭＳＣは、
先頭アドレスの計算が終了したため”Ｈ”となって、レ
ジスタ２３の値がアドレスＸＡＤとして出力される。

【００２８】次に、クロックＣＣＬＫが入力されると、
既にレジスタ２３には次の＃１のアドレスがラッチされ
ているため、このＸＡＤ＝ＸＳＴＡ＋ＭＤＸ、ＹＡＤ＝
ＹＳＴＡ＋ＭＤＹによりＡＤが計算されて、ＡＤＬＴ信
号によりラッチされる。同時に、＃２のアドレスが加算
器２２により計算され、レジスタ２３にラッチされる。
すなわち、ＸＡＤ＝ＸＳＴＡ＋ＭＤＸ＊２、ＹＡＤ＝Ｙ
ＳＴＡ＋ＭＤＹ＊２である。このとき、カウンタ５４の
値が”０”となる。

【００２９】次に、再びクロックＣＣＬＫが入力される
と、ＡＤＬＴ，ＭＤＬＴ，ＳＤＬＴの各ラッチクロック
がそれぞれイネーブルとなり、ＡＤＬＴ信号によりＡＤ
＃２が出力されると同時に、レジスタ２８にＹＳＴＡ＋
ＳＤＸの値がラッチされ、ＳＳＣ信号が”Ｈ”、ＭＳＣ
信号が”Ｌ”となって、レジスタ２８の値がアドレスＸ
ＡＤとなる。このように、図８（ｂ）に示すタイミング
が制御部１８によって生成され、＃０〜＃５の各アドレ
スが生成される。

【００３０】次に、本実施例の回転アドレスを生成する
処理の流れを詳細に説明する。まず、画素抜けが発生せ
ず、さらに、同じ画素を複数回アクセスすることのない
回転アドレスの発生方式について説明する。

【００３１】任意方向の直線は、ブレセンハム（Bresen
ham ）の直線発生アルゴリズムを使用する。すなわち、
ｄｘ，ｄｙをそれぞれ直線の始点と終点のＸ，Ｙ方向の
距離とすると、ｄｙ／ｄｘ≦１のときは、Ｘ方向は座標
を１ずつ増加し、Ｙ方向にはＸ方向に１つ増加した際の
増加分を加算することにより、直線を発生することがで
きる。また、ｄｙ／ｄｘ≧１のときには、Ｙ方向の座標
を１ずつ増加し、Ｘ方向にはＹ方向に１つ増加した際の
増加分を加算することにより、直線を発生することがで
きる。ただし、直線の発生方向によっては、座標を増加
させるのではなく、減少させることとなる。

【００３２】すなわち、Ｘ方向が負の方向であれば、Ｘ
の座標は減少されるし、Ｙ方向が負の方向であれば、Ｙ
の座標は減少される。例として、３０度の傾きを持つ直
線を発生した例を図９に示す。本実施例においては、Ｍ
ＤＸ＝１、ＭＤＹ＝−ｔａｎ３０とすることにより、こ
の直線を生成することができる。ここで、ｄｙ／ｄｘ≦
１の場合には、Ｘ方向の各アドレスには１つの画素しか
アドレスが生じない。したがって、この直線をＹ方向に
平行移動してゆけば、図１０に示すように間隙の生じな
いアドレスを発生することが可能である。

【００３３】したがって、間隙の生じない回転図形のア
ドレスを発生するには、この直線の発生のアルゴリズム
を主走査方向に用い、副走査方向のアドレス、すなわ
ち、各直線の始点を角度にしたがって生成すればよい。

【００３４】次に、副走査方向のアドレス生成について
説明する。ここでは、回転角度が例えば３０度の場合に
ついて説明する。この場合、Ｙ方向に対して１ずつ増加
させ、図９と同様の直線アドレスを生成することを考え
る。このときのＹ方向の距離をｄｙｓとすると、Ｘの座
標はＩＮＴ（ｄｙｓ＊ｓｉｎ３０＊ｃｏｓ３０）……（１）で計算できる。したがって、Ｙ座標は、ｄｙｓ＋ＭＤＹ＊ＩＮＴ（ｄｙｓ＊ｓｉｎ３０＊ｃｏｓ３０）……（２）で計算できる（図１１）。ここで、ＩＮＴ（ｄｙｓ＊ｓ
ｉｎ３０＊ｃｏｓ３０）は、その値を越えない最大の整
数値を表わす。

【００３５】このように、上記（１）式および（２）式
によって副走査方向のアドレス、すなわち、次のライン
の先頭アドレスを生成できる。これにより、３０度回転
の場合の副走査方向のアドレス生成を図１２に示す。

【００３６】しかしながら、このままではハードウェア
規模が膨大になるため、本実施例においては、加算のみ
で計算できるように構成している。すなわち、本実施例
においては、レジスタ２８において１つ前の副走査方向
のアドレスを保持しているため、Ｘ，Ｙの変化量を加算
すればよい。したがって、副走査方向のＸアドレスＸＡ
ＤＳは、ＸＡＤＳ（ｎ）＝ＸＡＤＳ（ｎ−１）＋ＳＤＸで計算でき、副走査方向のＹアドレスＹＡＤＳは、ＩＮ
Ｔ（ＸＡＤＳ）が同じ場合、すなわち、ＸＡＤＳが変化
しない場合には、ＹＡＤＳ（ｎ）＝ＹＡＤＳ（ｎ−１）＋ＳＤＹで計算でき、また、ＩＮＴ（ＸＡＤＳ）が１つ増加した
場合、すなわち、ＸＡＤＳが変化した場合には、ＹＡＤＳ（ｎ）＝ＹＡＤＳ（ｎ−１）＋ＳＤＹ＋ＭＤＹで計算できる。ここで、ＲＤＹ＝ＳＤＹ＋ＭＤＹとする
と、ＸＡＤＳが変化した場合には、ＹＡＤＳ（ｎ）＝ＹＡＤＳ（ｎ−１）＋ＲＤＹで計算することができる。

【００３７】したがって、３０度回転の場合には、ＸＡ
ＤＳが変化するかどうかにより、前のＹ副走査アドレス
ＹＡＤＳ（ｎ−１）にＳＤＹを加えるかＲＤＹを加える
かを制御すればよい。これにより、生成された３０度回
転時のアドレスを図１２に示す。

【００３８】次に、本実施例におけるハードウェアの動
作を３０度回転を例として説明する。まず、パラメータ
のセットを行なう。これは、先頭アドレスであるＡ０の
アドレスＸＳＴＡ，ＹＳＴＡ、主走査幅ＸＷ、主走査方
向のステップ数ＭＤＸ＝１、ＭＤＹ＝−ｔａｎ３０、副
走査方向のステップ数ＳＤＸ＝ｓｉｎ３０＊ｃｏｓ３
０、ＳＤＹ＝１、主走査方向の繰返し数ＭＮ＝８、副走
査方向の繰返し数ＳＮ＝５、高品位アフィン変換用副走
査ステップ数ＲＤＸ＝ＳＤＸ＝ｓｉｎ３０＊ｃｏｓ３
０、ＲＤＹ＝１＋ＭＤＹ＝１−ｔａｎ３０である。

【００３９】次に、モードレジスタ５２を高品位アフィ
ン変換モードとして、イネーブル信号ＨＡＦＥＮをイネ
ーブルとする。さらに、アドレス生成イネーブル信号ビ
ットＡＧＥＮをイネーブルとし、コマンドレジスタ５１
にクロックＣＣＬＫを１つ入力する。このとき、先頭ア
ドレスが計算されるが、通常モードであるため、図５に
おけるセレクタ４０，４１のセレクト信号ＳＳＳＣ，Ｓ
ＭＳＣは共に”Ｌ”となり、先頭アドレスＸＳＴＡＤ＝
ＸＳＴＡ，ＹＳＴＡＤ＝ＹＳＴＡとして、Ｘアドレス生
成部１１、Ｙアドレス生成部１２にそれぞれ入力され
る。次に、アドレス生成部１１，１２においては、セレ
クタ２９，３０のセレクト信号ＳＳＣ，ＭＳＣが”Ｌ”
であるめ、ＸＡＤ＝ＸＳＴＡ、ＹＡＤ＝ＹＳＴＡとして
出力され、２次元アドレスが生成される。

【００４０】次に、図示しない２次元−１次元変換器に
てＡＤ＝ＹＡＤ＊ＸＷ＋ＸＡＤの計算が行なわれ、この
結果がクロックＣＣＬＫに同期して発生するＡＤＬＴ信
号により、上記２次元−１次元変換器内のレジスタにラ
ッチされ、出力される。これがＡ０の生成シーケンスで
ある。これと同時に、ＭＤＬＴ信号により、ＸＡＤ＝Ｘ
ＳＴＡに加算器２２にてＭＤＸレジスタ２１の値を加算
した次のアドレスをレジスタ２３にラッチし、ＸＡＤ＝
ＸＳＴＡ＋ＭＤＸとなる。

【００４１】一方、制御部１８においては、ＭＮレジス
タ５３、ＳＮレジスタ５５の値がカウンタ５４，５６に
それぞれロードされ、それぞれカウントダウンされ、カ
ウンタ５４，５６の値はそれぞれ「７」と「４」とな
る。また、セレクタ３０のセレクト信号ＭＳＣは、先頭
アドレスの計算が終了したため”Ｈ”となって、レジス
タ２３の値がアドレスＸＡＤとして出力される。

【００４２】次に、クロックＣＣＬＫが入力されると、
既にレジスタ２３には次のＡ１のアドレスがラッチされ
ているため、このＸＡＤ＝ＸＳＴＡ＋ＭＤＸ、ＹＡＤ＝
ＹＳＴＡ＋ＭＤＹによりＡＤが計算されて、ＡＤＬＴ信
号によりラッチされる。同時に、Ａ２のアドレスが加算
器２２により計算され、レジスタ２３にラッチされる。
すなわち、ＸＡＤ＝ＸＳＴＡ＋ＭＤＸ＊２、ＹＡＤ＝Ｙ
ＳＴＡ＋ＭＤＹ＊２である。このとき、カウンタ５４の
値が”６”となる。

【００４３】これが繰返され、カウンタ５４の値が”
０”になり、再びクロックＣＣＬＫが入力されると、Ａ
ＤＬＴ，ＭＤＬＴ，ＳＤＬＴの各ラッチクロックがイネ
ーブルとなり、ＡＤＬＴ信号によりＡ８が出力されると
同時に、レジスタ２８にＢ０のアドレスが計算され、ラ
ッチされる。このとき、３０度回転の場合、Ｘ方向の副
走査ステップ数は判定部１６の結果に依存せず、ＳＤＸ
を前のラインの先頭アドレスに加算するように、ＲＤＸ
＝ＳＤＸとしている。

【００４４】本実施例では、このようにＲＤＸ＝ＳＤＸ
として、ＨＳＣＸ信号によりセレクタ２６が切換えられ
ても同じ値になるようにパラメータをセットしている
が、判定部１６をディスェーブルとして、”Ｌ”として
おいてもよい。Ｂ０のアドレス計算時においては、Ａ０
のＸアドレスにＳＤＸを加算しても整数部の１ビット目
が変化しないため、判定部１５のＨＳＣＹ信号が”Ｌ”
となり、Ｂ０のＹアドレスの計算にはＳＤＹが使用され
る。これから、再び、主走査方向にＢ０〜Ｂ８のアドレ
スが生成される。

【００４５】これを順次繰返すと、Ｄ０のアドレス計算
時において、判定部１５のＨＳＣＹ信号が”Ｈ”とな
り、Ｙアドレス生成部１２内におけるセレクタ２６によ
りＲＤＹが選択され、加算器２７によりＣ０のＹアドレ
スと加算され、レジスタ２８にＳＤＬＴ信号によりラッ
チされる。これを繰返すことにより、図１３に示すよう
な３０度回転した図形アドレスを生成することができ
る。

【００４６】なお、本実施例においては、３０度回転の
場合について説明したが、他の角度については、図２に
示す記憶テーブルを用いて各パラメータの値を求め、セ
ットすることにより、任意角度の回転アドレスを高速に
生成することができる。

【００４７】次に、画素密度変換部５について詳細に説
明する。図１４は、画素密度変換部５の構成を示すもの
である。図において、７１は処理対象の画像データを格
納し、画素密度変換処理に供するラインバッファであ
り、たとえば２ラインバッファが用いられる。変換画素
位置検出回路７２は、画素密度変換して出力する画像デ
ータの各画素に対応する入力画像データ上での位置を変
換画素位置として計算する。画素抽出回路７３は、上記
変換画素位置の情報にしたがい、その変換画素位置周辺
の入力画素デ−タをラインバッファ７１から選択的に抽
出する。

【００４８】なお、外部領域クリア回路７４は、変換画
素位置周辺の画素デ−タとして入力画像データの外部領
域が参照されたとき、その外部領域に相当する画素デ−
タを背景濃度（たとえば白画素デ−タ）に変換（クリ
ア）するものである。

【００４９】変換演算回路７５は、画素抽出回路７３に
て抽出された変換画素位置周辺の入力画素デ−タに対し
て所定の演算処理を施し、出力画像データの各画素デ−
タを求める。この変換処理は、たとえば後述するように
黒画素優先パラメ−タを設定するなどして行なわれる。

【００５０】入力部（ラインバッファ７１の前段）に設
けられた白黒反転回路７６は、入力インタフェイス回路
７７を介して与えられる処理対象の画像データ（入力画
像データ）の濃度を、その画像データの性質に応じて反
転処理し、白地画像としてラインバッファ７１に格納し
て画素密度変換処理に供する。また、出力段（変換演算
回路７５の後段）に設けられた白黒反転回路７８は、入
力段の白黒反転回路７６の動作に応動して、変換演算回
路７５から出力される画像データを白黒反転する。画素
密度変換されて出力される画像データは、この白黒変換
回路７８から出力インタフェイス回路７９を介して出力
される。

【００５１】制御回路８０は、これらの各回路の動作を
制御し、画素密度変換による画像データの拡大・縮小処
理のシ−ケンスを制御するもので、ＣＰＵバス８１を介
して、外部のＣＰＵ（図示しない）との間で各種の制御
コマンドや実行パラメ−タを授受して、その処理動作を
実行する。また、ここでは、入力インタフェイス回路７
７、出力インタフェイス７９を介する画像データの入出
力は、画像デ−タバス８２を介して所定の外部機器との
間で行なわれるものとなっている。

【００５２】このように構成された画素密度変換部５の
各部について更に詳細に説明する。まず、白黒反転回路
７６，７８は、たとえば図１５（ａ）に示すように、排
他的論理和回路８５により、画素デ−タ（２値）と白地
・黒地の識別情報（２値）とを排他的論理和処理するご
とく構成される。また、図１５（ｂ）に示すように、排
他的否定論理和回路８６とインバータ回路８７とを用い
て同種の処理を行なうごとく構成され、あるいは、図１
５（ｃ）に示すように、インバータ回路８８にて反転さ
れた画素デ−タ、非反転画素デ−タをマルチプレクサ８
９を用いて選択的に抽出するごとく構成される。

【００５３】このように構成される白黒反転回路７６，
７８により、白地画像デ−タであれば黒地画像デ−タ
に、また、黒地画像デ−タであれば白地画像デ−タに濃
度反転処理される。

【００５４】しかして、入力段の白黒反転回路７６は、
制御回路８０の制御の下で、その出力画像データが白地
画像デ−タとなるごとく動作制御される。この動作制御
により、入力画像デ−タが白地画像デ−タである場合に
は、その白地画像デ−タのままラインバッファ７１に出
力され、黒地画像デ−タであれば白地画像デ−タに反転
処理されてラインバッファ７１に出力される。また、出
力段の白黒反転回路７８は、入力段の白黒反転回路７６
の動作に応動し、白黒反転回路７６にて反転処理動作が
実行されたときのみ、変換演算回路７５からの出力画像
デ−タに対して反転処理を実行する。

【００５５】ここで、画素密度変換による画像の拡大・
縮小の原理について説明すると、図１６に示すように、
入力画像データの画素（図中○印で示す）間距離を”
１”として正規化し、拡大・縮小された出力画像データ
の画素（図中×印で示す）間距離を”ｓ”として示す
と、その変換倍率ｒは（１／ｓ）で表わされる。また、
出力画像デ−タのｊ番目の画素に対応する入力画像デ−
タ上での画素位置（サンプリング位置）ｉは、［］を
ガウス記号としてｉ＝［ｓ・ｊ］を満足する入力画像デ−タ上でのｉ番目の画素位置からｔ＝ｓ・ｊ−１なる微小変位を持つ位置として考えることができる。

【００５６】変換画素位置検出回路７２は、このような
画素密度変換における入力画像デ−タと出力画像デ−タ
との対応関係に立脚して実現される。図１７は、この変
換画素位置検出回路７２を構成する列方向（Ｘ方向）お
よび行方向（Ｙ方向）の画素位置検出部の構成例を示す
ものであり、処理対象の画像デ−タに対してＸ方向およ
びＹ方向の画素位置検出部を２組用いて変換画素位置検
出回路７２が実現される。

【００５７】すなわち、レジスタ９１は、上記サンプリ
ング間隔ｓを示すデ−タの整数部（ｉ）を格納し、レジ
スタ９２は、その小数部（ｔ）を格納するものである。
これらのレジスタ９１，９２にそれぞれ格納された各値
が加算器９３，９４に与えられ、クロックＣＰ−ＣＮＶ
にしたがってラッチ回路９５，９６に順次取込まれる。

【００５８】なお、加算器９３，９４は、ラッチ回路９
５，９６のラッチデ−タにレジスタ９１，９２から与え
られるデ−タを累積加算するものであり、小数部のデ−
タを累積加算する加算器９４のキャリ信号は整数部のデ
−タを加算する加算器９３に与えられ、その加算出力値
が＋１される。これらの加算器９３，９４とラッチ回路
９５，９６とにより、クロックＣＰ−ＣＮＶに同期して
変換画素位置が順次更新される。

【００５９】一方、カウンタ９７は、クロックＣＰ−Ｏ
ＲＧを計数して、入力画像デ−タの画素走査位置を求め
ている。このカウンタ９７で計数される入力画像デ−タ
の走査画素位置デ−タと、ラッチ回路９５で求められる
変換画素位置デ−タとが比較器９８によって比較され、
それらのデ−タが一致したとき、変換演算要求信号ＲＱ
−ＣＮＶが出力されるようになっている。

【００６０】このような変換座標位置の検出処理が、処
理対象の画像データのＸ方向（主走査方向）およびＹ方
向（副走査方向）についてそれぞれ行なわれ、その双方
から変換演算要求信号ＲＱ−ＣＮＶが出力されるタイミ
ングとして、変換画素位置が特定される。

【００６１】なお、上記Ｘ方向の画素位置検出において
は、１行の画素走査が終了する都度、ラッチ回路９５，
９６をクリアして、各行における画素位置検出が行なわ
れるようになっている。

【００６２】図１８は、変換画素位置検出回路７２から
の変換演算要求信号ＲＱ−ＣＮＶを受けて動作する画素
抽出回路７３を示すもので、ここではラインバッファ７
１および外部領域クリア回路７４とともに示してある。

【００６３】ラインバッファ７１は、具体的には図１８
に示すように、２ライン分の画素デ−タを順次格納する
２ラインバッファとして実現される。画素抽出回路７３
は、このラインバッファ７１から列方向に２画素ずつ並
列出力される画素デ−タを（２×２）画素の範囲に亘っ
て格納する（２×２）個のレジスタ１０１と、これらの
レジスタ１０１に格納された画素デ−タを、画像回転処
理を施して抽出するマルチプレクサ１０２とによって構
成される。

【００６４】マルチプレクサ１０２による抽出画素の回
転処理について簡単に説明すると、（２×２）画素領域
において、その参照画素が図１９（ａ）に示される場合
と、図１９（ｂ）に示されるような場合とで、その変換
演算結果が同じであることに着目し、図１９に示すよう
に、変換画素位置が原画素間を４分割してなる第２象現
となるようにして、画素デ−タの選択抽出を行なうこと
により、上記変換演算の冗長性を除去するようにしたも
のである。

【００６５】基本的には、このように構成される画素抽
出回路７３に対して、外部領域クリア回路７４は、ライ
ンバッファ７１への画素デ−タの入力を制御するゲ−ト
回路１０３、およびレジスタ１０１への（２×２）画素
領域の画素デ−タの格納を制御するシフトレジスタ１０
４と、２つのゲ−ト回路１０５，１０６とにより構成さ
れる。

【００６６】すなわち、変換画素位置が決定されて、そ
の周辺の（２×２）画素領域の画素デ−タを参照して画
素密度変換のための演算処理を行なおうとする場合、図
２０に例示するように変換画素位置によっては、つま
り、変換画素位置が入力画像データの境界部として特定
された場合には、入力画像データの領域以外の外部領域
までも参照してしまう場合がある。このような外部領域
の画素デ−タは、通常、ラインバッファ７１に格納され
る際、その値が不定となるもので、この不定値をそのま
ま変換演算に用いるには問題がある。

【００６７】そこで、外部領域クリア回路７４は、ライ
ンバッファ７１の入力段に設けられたゲ−ト回路１０３
にて入力画像データの走査開始前、および走査終了後に
おける画素デ−タの入力を阻止し、かつ、行方向の画素
走査ラインにおいて、その先頭部以前および後尾部以後
の画素デ−タの入力を阻止している。

【００６８】そして、ラインバッファ７１への画像デ−
タの格納動作については、最初にラインバッファ７１の
全てを零（０）にクリアした後、変換演算に（２×２）
画素の領域として参照される外部領域を含む入力画像デ
ータの全体にわたって、その画素デ−タをラインバッフ
ァ７１に格納するごとく、そのデ−タ入力制御を行なっ
ている。この結果、ラインバッファ７１には、画像領域
内の画素デ−タだけが入力され、ラインバッファ７１上
で領域外の画素部分に該当するデ−タ格納位置にはそれ
ぞれ”０”なるデ−タが格納されるようになっている。

【００６９】ここで、変換演算回路７５の原理を図２１
を用いて説明する。図において、Ｐ１１，Ｐ１２，Ｐ２
１，Ｐ２２は参照する（２×２）の原画素を示す。これ
ら画素に囲まれる正方形領域を、図に示すようにＡ０〜
Ａ３の４つのエリアと、それぞれのエリアを更にＳＡ０
０〜ＳＡ０３の４つのサブエリアに分割する。このＰ１
１，Ｐ１２，Ｐ２１，Ｐ２２に囲まれた領域と変換画素
の位置が演算された場合、その濃度を決定する際にＰ１
１，Ｐ１２，Ｐ２１，Ｐ２２のそれぞれの濃度が参照さ
れるが、それと共に、このサブエリアのどこに変換画素
位置があるかの情報が濃度決定の上で参照される。

【００７０】本実施例では、図１９の説明でも明らかな
ように、Ａ０〜Ａ３はそれぞれＰ１１，Ｐ１２，Ｐ２
１，Ｐ２２の参照の仕方をそれぞれに回転させれば同値
となるため、図１８のマルチプレクサ１０２を、図２２
に示すように、４つの４：１マルチプレクサ１１１〜１
１４によって構成し、エリア番号Ａ０〜Ａ３によって参
照画素を変えて選択すれば、冗長部を削減できる。した
がって、参照画素があらかじめこのように処理されてお
れば、変換画素位置は各エリアのどの位置、すなわち、
ＳＡ００〜ＳＡ０３のいずれかであるかがわかればよ
い。

【００７１】したがって、本実施例では、この変換演算
回路７５をＲ１１，Ｒ１２，Ｒ２１，Ｒ２２の参照画素
（４ビット）と、サブエリア情報ＳＡ００〜ＳＡ０３
（２ビットのエンコ−ドデ−タ）との計６本の選択信号
で構成される、図２３に示すところのＲＡＭ１２１の６
４項目テ−ブルで構成している。

【００７２】次に、このテ−ブルに設定するパラメ−タ
の演算方法について説明する。ここでは画素密度を減少
させる、すなわち、縮小変換の場合について述べる。こ
こで、図１６に示すように変換画素間の距離をＳとする
とき、これが０＜Ｓ≦２の範囲であれば、（２×２）の
参照でも、変換画素濃度の決定に対し全ての原画素が参
照されるため、テ−ブルのパラメ−タを注意深く選定す
れば、Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２２の情報を忠実に
反映させることができる。たとえば、Ｒ１１，Ｒ１２，
Ｒ２１，Ｒ２２が全て「０」の場合、変換画素は「０」
だが、いずれかの１つでも「１」がある場合には、それ
を「１」として出力するように設定することである。

【００７３】このようにすれば、最低、従来の問題点で
ある、かすれや切れをなくすことができる。このときの
テ−ブルのパラメ−タ設定例を図２４に示す。しかし、
このようにすると、等倍に近い変換率の場合でも周辺画
素の影響が大きすぎ、不必要に「１」よりの変換結果が
出力され、つぶれの原因を作ることになってしまう。

【００７４】そこで、本実施例では、図２５に示すよう
に、各参照画素の周辺Ｓ／２までを参照エリアとし、あ
るエリアに変換画素位置が定まった場合、そのエリア内
の参照画素濃度とするようにし、これが複数個ある場合
には、その原画素濃度のいずれかが「１」の場合には
「１」とするようにする。すなわち、同図で、エリア０
はＲ１１が「１」なら「１」、「０」なら「０」とする
が、エリア１ではＲ１１あるいはＲ１２のいずれかが
「１」のときは「１」、エリア４はＲ１１〜Ｒ２２の４
個の原画素のうちいずれかが「１」なら「１」とする。

【００７５】このようにすれば、変換率が等倍に近けれ
ば、実質的に最近傍の原画素が変換画素の濃度となり、
つぶれを防ぐことができ、これよりも縮小する度合を大
きくした場合にも、図２６が示す通り、参照画素濃度が
変換画素濃度に反映させられないために生ずる、かすれ
や切れを回避させることができる。

【００７６】すなわち、これは、たとえばＰｊのまわり
±Ｓ／２に広がっている参照エリアに対し、変換画素間
距離Ｓは変換画素位置がどこにあっても、Ｐｊを非参照
画素として飛び越えて処理されることはないという理由
に基づく。また、参照エリアがＳ／２というのは必要に
して最小の値であり、不必要なつぶれを防ぐことができ
る。本実施例のように、サブエリアを（２×２）に４分
割するような場合は、２／４＜Ｓ／２≦３／４ ∴１＜Ｓ≦３／２ ……（Ａ）３／４＜Ｓ／２≦４／４ ∴３／２＜Ｓ≦２ ……（Ｂ）の２種類の場合分けが可能で、（Ａ）の条件のときの演
算結果を図２７に示す。（Ｂ）の条件のときは、図２４
を用いればよいこととなる。なお、サブエリアを（２×
２）ではなく、（４×４）とすれば、よりきめ細かなパ
ラメ−タのセッティングが可能となる。

【００７７】また、上記実施例は、（２×２）の参照の
場合であるが、より多くの画素を参照する方法も可能で
ある。その場合は、図２３に示すテ−ブルを大きくし、
図１８に示す回路を図２８に示すように拡大すればよ
い。図２８において、１０７，１０８はゲート回路であ
る。

【００７８】次に、画像データを任意の角度回転させて
転送する処理について、図２９および図３０を用いて説
明する。図２９は、画像データの流れを示しており、た
とえば、第１画像メモリ６から第２画像メモリ７へ画像
データを転送する場合を例に示している。図３０は、画
像データの転送を行なう際のパラメータ算出フローチャ
ートを示している。

【００７９】まず、ステップＳ１において、読出側（第
１画像メモリ６側）の第１アドレス生成部８の各パラメ
ータを算出し、ステップＳ２に進む。ステップＳ２で
は、書込側（第２画像メモリ７側）の第２アドレス生成
部９の各パラメータを算出し、ステップＳ３に進む。な
お、ステップＳ１，Ｓ２では、図２に示す演算表に基づ
いて各パラメータを算出する。

【００８０】ステップＳ３では、読出側の回転角度が
０， 1/2π，π， 3/2πでないか否かを判断し、そうで
なければステップＳ４に進む。ステップＳ４では、書込
側の回転角度が０， 1/2π，π， 3/2πでないか否かを
判断する。ステップＳ３，Ｓ４において、回転角度が
０， 1/2π，π， 3/2πでない場合、ステップＳ５に進
む。ステップＳ５では、画素密度変換部５の画素密度演
算パラメータを算出し、ステップＳ６に進む。ステップ
Ｓ６では、画素密度変換部５による画素密度変換を行な
い、その画像データを転送する。

【００８１】すなわち、第１アドレス生成部８は、ステ
ップＳ１で算出されたパラメータに基づき回転アドレス
を生成し、それを読出しアドレスとして第１画像メモリ
６に送る。これにより、第１画像メモリ６からは、第１
アドレス生成部８からの回転アドレスに基づき画像デー
タが読出され、画素密度変換部５に入力される。画素密
度変換部５は、ステップＳ５で算出された画素密度演算
パラメータに基づき、第１画像メモリ６からの画像デー
タに対して画素密度変換を行ない、その画素密度変換し
た画像データを第２画像メモリ７へ転送する。

【００８２】第２画像メモリ７側では、第２アドレス生
成部９が、ステップＳ２で算出されたパラメータに基づ
き回転アドレスを生成し、それを書込みアドレスとして
第２画像メモリ７に送る。これにより、第２画像メモリ
７には、画素密度変換部５からの画像データが、第２ア
ドレス生成部９からの回転アドレスに基づき書込まれ
る。

【００８３】ステップＳ４において、回転角度が０， 1
/2π，π， 3/2πである場合、ステップＳ７に進む。ス
テップＳ７では、画素密度変換を行なうことなく、第１
画像メモリ６からの画像データをそのまま第２画像メモ
リ７へ転送する。

【００８４】このように、画像データに対する画素密度
変換は、読出側あるいは書込側のいずれか一方が任意の
角度回転（０， 1/2π，π， 3/2π以外の回転）してい
る場合にのみ必要となる。回転角度が０， 1/2π，π，
3/2πの場合は、前述したような画像データの変形は生
じないので、上記したような画素密度変換は不要であ
る。

【００８５】次に、ステップＳ５における画素密度演算
パラメータの算出について、図３１および図３２に示す
フローチャートを参照して説明する。いま、たとえば図
３３に示すように、長さａ、幅ｂの矩形領域を水平軸に
対してα度回転して読出し、同じくβ度回転して書込む
場合について説明する。ここでは、読出側および書込側
の双方が共に任意の角度回転している一般的な場合につ
いて示している。なお、どちらかが非回転の場合には、
該当側の回転角度を「０」とすればよい。

【００８６】まず、ステップＳ１１において、図示しな
い指定手段で指定された読出側（第１画像メモリ６側）
の回転角度αおよび書込側（第２画像メモリ７側）の回
転角度βを読込み、ステップＳ１２に進む。ステップＳ
１２では、読出側主走査方向の繰返し数ＭＮαを算出
し、ステップＳ１３に進む。ステップＳ１３では、読出
側副走査方向の繰返し数ＳＮαを算出し、ステップＳ１
４に進む。

【００８７】ステップＳ１４では、書込側主走査方向の
繰返し数ＭＮβを算出し、ステップＳ１５に進む。ステ
ップＳ１５では、読出側副走査方向の繰返し数ＳＮβを
算出し、ステップＳ１６に進む。ステップＳ１６では、
主走査方向の変換率γ_MNを算出し、ステップＳ１７に進
む。ステップＳ１７では、副走査方向の変換率γ_SNを算
出し、処理を終了する。

【００８８】なお、図３１および図３２では、回転角度
α，βとも０〜 1/4πの範囲の場合について示している
が、他の組合わせについては、図２に示すＭＮ，ＳＮの
項を参照して算出すればよい。

【００８９】

【発明の効果】以上詳述したように本発明によれば、画
像データを任意の角度回転させて転送する際、その画像
データに対しその回転角度に応じた画素密度変換を行な
うことにより、任意の角度回転させる際に変化してしま
うアクセス画素数を補正するので、画像データを任意の
角度回転させて転送しても画像データの変形が生じず、
高品質の回転画像が得られる画像処理装置を提供でき
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係る画像処理装置の構成を
概略的に示すブロック図。

【図２】画像データの回転角度に応じた各種パラメータ
の演算テーブルを示す図。

【図３】第１，第２アドレス生成部の構成を示すブロッ
ク図。

【図４】Ｘアドレス生成部の構成を示すブロック図。

【図５】Ｘ先頭アドレス生成部の構成を示すブロック
図。

【図６】制御部の構成を示すブロック図。

【図７】通常の２次元アドレスを生成する際の各パラメ
ータの意味を示す図。

【図８】通常の２次元アドレスを生成する動作を説明す
るための図。

【図９】直線アドレスの生成を説明するための図。

【図１０】画素抜けの生じないアドレスの生成を説明す
るための図。

【図１１】副走査方向のアドレスの計算を説明するため
の図。

【図１２】３０度回転の場合の副走査方向の生成したア
ドレスを示す図。

【図１３】生成された３０度回転した図形アドレスを示
す図。

【図１４】画素密度変換部の構成を示すブロック図。

【図１５】白黒反転回路の各例を示す回路図。

【図１６】画素密度変換による画像の拡大・縮小の原理
の一例を説明するための図。

【図１７】変換画素位置検出回路の構成を示すブロック
図。

【図１８】画素抽出回路の構成を示すブロック図。

【図１９】画素抽出回路のマルチプレクサによる抽出画
素の回転処理の一例を説明するための図。

【図２０】変換画素位置の一例を説明するための図。

【図２１】変換演算回路の原理を説明するための図。

【図２２】画素抽出回路におけるマルチプレクサの他例
を示す構成図。

【図２３】ＲＡＭのテ−ブルの一例を示す構成図。

【図２４】テ−ブルのパラメ−タ設定例を示す説明図。

【図２５】画素密度変換の縮小変換例を説明するための
図。

【図２６】画素密度変換の縮小変換例を説明するための
図。

【図２７】テ−ブルのパラメ−タ設定例を示す説明図。

【図２８】画素抽出回路の他の例を示す構成図。

【図２９】画像データの流れを示す図。

【図３０】画像データの転送を行なう際のパラメータ算
出を説明するためのフローチャート。

【図３１】画素密度演算パラメータの算出を説明するた
めのフローチャート。

【図３２】画素密度演算パラメータの算出を説明するた
めのフローチャート。

【図３３】画素密度演算パラメータの算出を説明するた
めの図。

【符号の説明】

１……ＣＰＵ（制御手段）、３……プログラムメモリ、
５……画素密度変換部、６……第１画像メモリ、７……
第２画像メモリ、８……第１アドレス生成部、９……第
２アドレス生成部。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｎ 1/387 8839−5Ｃ

Claims

【特許請求の範囲】

【請求項１】第１画像メモリに格納された画像データ
を任意の角度回転させて第２画像メモリに転送するもの
において、画像データを記憶する第１画像メモリと、この第１画像メモリ内の画像データを読出し、その画像
データに対し画素密度変換を行なう画素密度変換手段
と、前記第１画像メモリから画像データを読出す際、その画
像データを任意の角度回転させて読出すための回転アド
レスを生成し、この生成した回転アドレスを読出しアド
レスとして前記第１画像メモリに与えるアドレス生成手
段と、前記画素密度変換手段にて画素密度変換された画像デー
タを記憶する第２画像メモリとを具備したことを特徴とする画像処理装置。
【請求項２】第１画像メモリに格納された画像データ
を任意の角度回転させて第２画像メモリに転送するもの
において、画像データを記憶する第１画像メモリと、この第１画像メモリ内の画像データを読出し、その画像
データに対し画素密度変換を行なう画素密度変換手段
と、この画素密度変換手段にて画素密度変換された画像デー
タを記憶する第２画像メモリと、この第２画像メモリに画像データを記憶する際、その画
像データを任意の角度回転させて書込むための回転アド
レスを生成し、この生成した回転アドレスを書込みアド
レスとして前記第２画像メモリに与えるアドレス生成手
段とを具備したことを特徴とする画像処理装置。