JPS6217236B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、図形処理における図形の回転、拡
大、縮小装置に関する。

図形や画像をコンピユータで取り扱う場合、入
力図形、画像のサイズ、傾き等が問題となること
が多い。紙面に記録された図形、画像を入力する
場合、フアクシミリのようにイメージスキヤナを
固定して、紙の方を移動させる方式、或いはその
逆の方式さらには、工業用テレビカメラのように
紙面、イメージスキヤナ共に固定の方式がある
が、いずれの方式にしても入力された図形、画像
は、基準となる位置とはある角度をなして傾いて
いたりサイズが不揃いであることが多い。これは
紙面上の図形、画像ばかりでなく、一般の画像、
例えばリモートセンシング画像においてもしばし
ば起こることである。しかしながら以上のような
図形、画像がデイスプレイ装置、ハードコピー装
置等に出力されるときには、サイズ合わせ、回転
補正が必要となる。文字、図形認識においてマツ
チング処理を行なうときなどはなおさらである。

このような図形の変換のうち、回転については
アフイン変換による回転方式が一般的であつた。
ここでいうアフイン変換による図形の回転とは、
次式に基づいて座標変換を行うことである。

但し、ｘ、ｙは回転前座標、Ｘ、Ｙは回転後座
標、θは回転角を示す。

回転前２次元パターンの各ピクセル位置回転前
座標（ｘ、ｙ）を、(1)式に代入して回転後座標
（Ｘ、Ｙ）を求め、回転前座標（ｘ、ｙ）におけ
るピクセル値を、回転後座標（Ｘ、Ｙ）に置換す
ることにより、回転変換が行なわれる。但しこの
変換自身はアナログであるため、回転後座標
（Ｘ、Ｙ）が共に整数値でない、即ち、格子点上
にない場合が起こる。したがつて実際の変換では
（Ｘ、Ｙ）に最も近い格子点（X₀、Y₀）をあらた
めて回転後座標として、回転前座標（ｘ、ｙ）に
おけるピクセル値を回転後座標（X₀、Y₀）に置換
することにより回転が行なわれる。(1)式の詳細に
ついては、例えば広川書店刊、和田秀三氏、寺田
文行氏著による「代数学および幾何学」の137ペ
ージから138ページに述べられている。この方式
に基づく回転変換はグラフイツクデイスプレイの
１ハードウエア機能として設けられていることが
公知例として数多く存在する。実際には回転角θ
が与えられると下記の行列を演算しておき 回転前座標（ｘ、ｙ）が入力されると(2)式と行
列演算を行なつて回転後座標（Ｘ、Ｙ）を逐次求
めているのがほとんどである。また計算機に入力
された図形の回転などでは同じく前記行列演算を
ソフトウエアでおこなつている。

しかしながらこの方法では２次元パターンの各
ピクセル毎に(1)式の演算をしなければならず、演
算時間が多大になることは否めなかつた。

また上記回転、拡大、縮小機能を全て備えてい
るハードウエアも公知例として存在するが、回転
回路、拡大縮小回路が夫々独立して設けられてい
る規模の大きな回路構成となつていた。

本発明の目的は、上述のような問題点を解決
し、高速変換の可能な小規模、多機能の図形の変
換装置を提供することにある。

本発明によればドツトマトリクス量子化された
任意のサイズの２次元パターンを、任意の角度回
転或いは任意の大きさに拡大、縮小変換する図形
の変換装置において、ドツトマトリクスで量子化
された２次元ドツトパターンを格納或いは読み出
す２次元パターン記憶装置と、前記２次元パター
ン記憶装置のドツト位置を指示するアドレス値を
計数する第１の行および列アドレス計数装置と外
部から入力される第１のクロツクに同期して置数
動作をする第１の行および列置数装置と、前記第
１の行および列置数装置の出力値と外部からの指
定数値とを各々加算しその加算結果を前記第１の
行および列置数装置に各々出力し、かつ行に関す
る第１の桁上げ或いは桁下げ信号および列に関す
る第１の桁上げ或いは桁下げ信号を夫々前記第１
の行および列アドレス計数装置に出力する第１の
行および列加算装置と、前記第１のクロツクの入
力数と、前記行に関する第１の桁上げ或いは桁下
げ信号と列に関する第１の桁上げ或いは桁下げ信
号の入力の、いずれかを計数し外部からの指定数
値との一致をみたら一致信号を出力する一致装置
と、前記２次元パターン記憶装置のドツト位置を
指示するアドレス値を計数し、該アドレス値を前
記一致信号に同期して前記第１の行および列アド
レス計数装置に転送する第２の行および列アドレ
ス計数装置と、前記一致信号に同期して置数動作
をする第２の行および列置数装置と、前記第２の
行および列置数装置の出力値と外部よりの指定数
値とを加算しその加算結果を前記第２の行および
列置数装置に出力し、かつ、行に関する第２の桁
上げ或いは桁下げ信号および列に関する第２の桁
上げ或いは桁下げ信号を前記第２の行および列ア
ドレス計数装置に出力する第２の行および列加算
装置から構成される図形変換装置を得ることがで
きる。

次に図面を参照して本発明の図形変換装置を詳
細に説明する。

まず第１図を用いて本発明の図形変換装置の原
理を、図形の回転、拡大、縮小、平行移動を例に
とつて順次説明する。尚原理説明にあたつて、本
発明の図形変換装置の変換対象となる変換前２次
元ドツトパターン（１０１，１２１，１４１の総
称）を、各々回転前２次元ドツトパターン１０
１、拡大前２次元ドツトパターン１２１、縮小前
２次元ドツトパターン１４１と呼び、それが
夫々、回転前２次元パターンメモリ１００、拡大
前２次元パターンメモリ１２０、縮小前２次元パ
ターンメモリ１４０に格納されていると仮定し
て、それらを模式的に第１図ａ、第２図ａ、第３
図ａに示してある。また同じく変換後２次元ドツ
トパターン（２０１，２２１，２４１の総称）
を、各々回転後２次元ドツトパターン２０１、拡
大後２次元ドツトパターン２２１、縮小後２次元
ドツトパターン２４１、と呼び、それらが夫々回
転後２次元パターンメモリ２００、拡大後２次元
パターンメモリ２２０、縮小後２次元パターンメ
モリ２４０に格納されていると仮定してそれらを
模式的に第１図ｂ、第２図ｂ、第３図ｂに示して
ある。また変換に際して２個のパターンメモリは
必ずしも必要ではないが、説明と理解を容易にす
るため、変換前２次元パターンメモリから２次元
ドツトパターンを決まつた規則で読み出し変換後
パターンメモリに決まつた規則で書き込む変換処
理として説明を行う。

まず第１に本発明の図形変換装置を用いた図形
の回転原理について第１図を用いて説明する。今
回転前２次元ドツトパターン１０１を、回転前２
次元パターンメモリ１００より、読み出すための
第１の読出開始アドレス１００−００および回転
後２次元ドツトパターン２０１を回転後２次元パ
ターンメモリに書き込むための第１の書込開始ア
ドレス２００−００および回転角Ｔが与えられて
いるものとする。

回転前２次元ドツトパターン１０１を回転前２
次元パターンメモリ１００より第１の読出開始ア
ドレス１００−００から読み出す際、行アドレス
が一定で列アドレスが非減少に変化する方向（以
下本明細書においては主走査方向と呼び、第１図
ａの例で示せば行アドレスm₁が一定で、列アド
レスがn₁、n₁＋１、…………、n₁＋N₁と順次増加
する方向）にアドレスが発生するのではなく、行
アドレスおよび列アドレスが共に変化し、前記主
走査方向と角度Ｔをもつ方向にアドレスが発生
し、それに対応するドツトを順次読み出すという
操作を行なう。実際の主走査方向と角度Ｔをもつ
方向のアドレスは、主走査方向と角度Ｔをもつ傾
斜線を、回転前２次元パターンメモリ１００のド
ツトマトリクスで量子化した近似傾斜線上のアド
レスを用いればよい。第１図ａの例について言え
ば回転前２次元パターンメモリ１００の第１の読
出開始アドレス１００−００より開始された読み
出しが、１００−０１，１００−０２，………
…，，１００−ON₁のごとく行および列アドレス
が共に変化する近似傾斜線に基づいて行なわれ
る。

以上の操作で読出開始アドレス１００−００よ
り順次読み出されるドツトデータd₁₀，d₁₁，……
……，ｄ_IN1を、次に第１の格納開始アドレス２
００−００より回転後２次元パターンメモリ２０
０に転送ドツト毎に書き込む際、行アドレスk₁が
一定で、列アドレスがl₁、l₁＋１、…………と順
次変化するアドレスに対応して格納される。

以上の操作で回転後２次元パターンメモリ２０
０に書き込みが終了すると、次に回転前２次元パ
ターンメモリ１００に対して新しく与えられる第
２の読出開始アドレス１００−１０より上記と同
様の近似傾斜線に沿つた読み出し操作が行なわ
れ、回転後２次元パターン２００に対して新しく
与えられる第２の格納開始アドレス２００−１０
より主走査方向に書き込まれる。以下同様のこと
が第３、…………、第M₁＋１の読出および格納
開始アドレスについても行なわれ回転後２次元パ
ターンメモリ２００上に回転後２次元ドツトパタ
ーン２０１が得られる。

ここで先に述べなかつた第１、…………、第
M₁＋１の読出および格納開始アドレスの発生原
理について説明する。第１の読出開始アドレスは
前記のとおりあらかじめ与えられている。第２、
…………、第M₁＋１の読出開始アドレスは列ア
ドレスn₁が一定で、行アドレスがm₁、m₁＋１、
…………、m₁＋M₁と順次変化するような、行ア
ドレスが非減少に変化する方向（以下本明細書に
おいては副走査方向と呼ぶ）にアドレスが順次発
生するのではなく、前記主走査方向と角度Ｔをも
つ傾斜線に沿つたアドレス発生と同様の考え方
で、行および列アドレスが共に変化し、副走査方
向と角度Ｔをもつ方向にアドレスが発生される。

以上のとおり回転前２次元ドツトパターン１０
１を読み出し時にアドレス制御することにより、
回転後２次元ドツトパターン２０１を得ることが
できる。

同じようにして回転前２次元ドツトパターン１
０１を書き込み時にアドレス制御することによ
り、回転後２次元ドツトパターン２０１を得るこ
とができる。即ち読出および格納開始アドレス、
回転角の設定方法を同様に行ない、書込クロツク
の入力に同期して前記アドレス制御を行ないなが
ら入力データを書き込みすればよい。

次に本発明の図形変換装置を用いた図形の拡大
原理について、第２図を用いて説明する。今拡大
前２次元ドツトパターン１２１を拡大前２次元パ
ターンメモリ１２０より読み出すための第１の読
出開始アドレス１２０−００および、拡大後２次
元ドツトパターン２２１を拡大後２次元パターン
メモリ２２０に書き込むための第１の書込開始ア
ドレス２２０−００および拡大率Ｅが与えられて
いるものとする。

拡大前２次元ドツトパターン１２１を拡大前２
次元パターンメモリ１２０より第１の読出開始ア
ドレス１２０−００から読み出す際、行アドレス
が一定で、列アドレスが１ずつ増加する（第２図
ａで例を示せば行アドレスm₂が一定で、列アド
レスがn₂、n₂＋１…………、n₂＋N₂と順次増加す
る）ようにアドレスが発生するのではなく行アド
レスは一定であるが、列アドレスが非減少に変化
する（第２図ａ）で例を示せば、行アドレスm₂
が一定で、列アドレスがn₂、n₂、n₂＋１、n₂＋
１、n₂＋３、n₂＋３、n₂＋３、…………n₂＋N₂−
１、n₂＋N₂のごとく、現在の列アドレスが１つ
前の列アドレスに比べ、同一もしくは増加する）
ようにアドレスが発生し、それに対応するドツト
データd₂₀，d₂₀，d₂₁，d₂₁，d₂₃，d₂₃，ｄ_21N2-1，
ｄ_2N2を順次読み出す操作を行なう。このように
発生される列アドレスは同一の列アドレスを何度
か連続して発生することがある。この連続回数を
拡大率Ｅと等しい値になるようにアドレス制御す
ることにより第１の読出開始アドレスより順次読
み出されるドツトデータはd₂₀、…………、d₂₀、
d₂₂、…………、d₂₂、d₂₃、…………、ｄ_2N2、…
………、ｄ_2N2（ｄ_2i、…………、ｄ_2iは同一ドツ
トデータがＥ個連続していることを示す、１≦ｉ
≦N₂）のごとくなる。これらが読み出される毎
に、拡大後２次元パターンメモリ２２０に、第１
の格納開始アドレス２２０−００より書き込みを
開始し、行アドレスk₂は一定で列アドレスがl₂、
l₂＋１、…………、l₂＋Ｅ・N₂−１のごとく順次
増加するよう発生するアドレスに対応してＥ・
N₂−１個のドツトデータが逐次書き込まれ、拡
大前２次元パターンメモリ１２０の行アドレスが
m₂で列アドレスがn₂からn₂＋N₂までの行ドツト
データのＥ倍に拡大された行ドツトデータが、拡
大後２次元パターンメモリ２２０の第k₂行止に得
られる。

以上の操作で拡大後２次元パターンメモリ２２
０に書き込みが終了すると今度は列アドレスが一
定で行アドレスが順次増加する方向にもＥ倍の拡
大をするため、前記の操作で拡大後２次元パター
ンメモリ２２０に書き込んだＥ・N₂−１個のド
ツトデータを、第k₂行からＥ行分繰り返して書き
込む操作を行なう。実際には第１の格納開始アド
レスの列アドレスは一定で行アドレスを順次増加
させ、Ｅに達するまで書き込み操作を繰り返せば
よく、拡大前２次元パターンメモリ１２０につい
ては第１の読出開始アドレス１２０−００からの
読み出しを、上記の拡大後２次元パターンメモリ
２２０への書き込みに同期して繰り返せばよい。

このようにして拡大前２次元パターンメモリ１
２０の第m₂行のN₂個の連続する行ドツトデータ
の拡大操作が終了すると、次に新しく拡大前２次
元パターンメモリ１２０には第１の読出開始アド
レスの行アドレスに１加え、列アドレスはそのま
まにした第２の読出開始アドレス１２０−１０
が、拡大後２次元パターンメモリ２２０には第１
の読出開始アドレスの行アドレスにはＥ倍に拡大
した関係でＥ加え列アドレスはそのままにした第
２の格納開始アドレス２２０−２Ｅが、夫々与え
られ、前記拡大操作が行なわれる。以下第３、…
………、第M₂＋１の読出開始アドレスおよび格
納開始アドレスが前記第２の読出、格納開始アド
レスと同様の操作で順次発生せられ、前記拡大操
作が行なわれると、拡大２次元パターンメモリ２
２０上に拡大後２次元ドツトパターン２２１が得
られる。

尚拡大率Ｅは必ずしも整数値である必要はな
く、任意の１以上の実数値でよい。但し拡大後２
次元パターンメモリ２２０で量子化されるため、
その量子化誤差を含む近似拡大となる。

次に本発明の図形変換装置を用いた図形の縮小
原理について、第３図を用いて説明する。今縮小
前２次元ドツトパターン１４１を縮小前２次元パ
ターンメモリ１４０より読み出すための第１読出
開始アドレス１４０−００および縮小後２次元ド
ツトパターン２４１を拡大後２次元パターンメモ
リ２４０に書き込むための第１の書込開始アドレ
ス２４０−００および縮小率Ｒが与えられている
ものとする。

縮小前２次元ドツトパターン１４１を縮小前２
次元パターンメモリ１４０より、第１の読出開始
アドレス１４０−００から読み出す際、行アドレ
スが一定で列アドレスが１ずつ増加する（第３図
ａで例を示せば行アドレスm₃が一定で列アドレ
スがn₃、n₃＋１、…………、n₃＋N₃と順次増加す
る）ようにアドレスが発生するのではなく、行ア
ドレスは一定であるが列アドレスが非連続的に変
化する（第３図ａで例を示せば行アドレスm₃が
一定でアドレスがn₃、n₃＋３、n₃＋７、………
…、n₃＋N₃−２、n₃＋N₃のごとく、現在の列ア
ドレスが１つ前の列アドレスに比べ、１以上の増
加をする）ようにアドレスが発生し、それに対応
するドツトデータ、d₃₀、d₃₃、d₃₇、…………、ｄ
_3N3-2、ｄ_3N3を順次読み出す操作を行なう。この
ように発生される列アドレスは、n₃からはじまる
連続列アドレスn₃，n₃＋１，…………，n₃＋N₃を
間引いていることになる。この間引き率を縮小率
Ｒと等しい値になるようにアドレス制御すること
により第１の読出開始アドレスより順次読み出さ
れるドツトデータは、連続ドツトデータ列d₃₀，
d₃₁，…………，ｄ_3N3を周期１／Ｒでもつてサンプル したドツトデータとなる。これらが読み出される
毎に、縮小後２次元パターンメモリ２４０に、第
１の格納開始アドレス２４０−００より書き込み
を開始し、行アドレスk₃は一定で列アドレスが
l₃、l₃＋１、…………、l₃＋Ｒ・N₃のごとく順次
増加するように発生するアドレスに対応してＲ・
N₃−１個のドツトデータが逐次書き込まれ、縮
小前２次元パターンメモリ１４０の行アドレスが
m₃で列アドレスがn₃からn₃＋N₃までの行ドツト
データのＲ倍に縮小され行ドツトデータが、縮小
後２次元パターンメモリ２４０の第k₃行上に得ら
れる。

以上の操作で縮小後２次元パターンメモリ２４
０に書き込みが終了すると、次に新しく縮小前２
次元パターンメモリ１４０には第２の読出開始ア
ドレスが、縮小後２次元パターンメモリ２４０に
は第２の格納開始アドレス２４０−１０が夫々与
えられ、前記縮小操作が行なわれる。但し縮小前
２次元パターンメモリ１４０の列アドレスが一定
で行アドレスが順次増加する方向にもＲ倍の縮小
操作を行なうため、第２の読出開始アドレスは、
拡大操作のときのように第１の読出開始アドレス
の行アドレスに１加えたものではなく、列アドレ
スn₃が一定で行アドレスがm₃、m₃＋１、………
…、m₃＋M₃と順次増加するアドレス列において
周期１／Ｒで間引いたものである。以下同様の間引き によつて第３、…………、第Ｒ・M₃−１の読出
開始アドレスが発生され上記縮小操作行なわれる
と、縮小後２次元パターンメモリ２４０上に、縮
小後２次元ドツトパターン２４１が得られる。

尚縮小率Ｒは任意の１以上の実数値でよい。但
し間引間隔が縮小前２次元パターンメモリ１４０
で量子化されるため、その量子化誤差を含む近似
縮小となる。また第２、…………、第Ｒ・N₃−
１の格納開始アドレスの発生については、第１の
格納開始アドレス２４０−００の列アドレスは一
定で行アドレスを順次１ずつ増加させることによ
り得られる。

以上のとおり縮小前２次元ドツトパターン１４
１を読み出し時にアドレス制御することにより、
縮小後２次元ドツトパターン２４１を得ることが
できる。

同じようにして縮小前２次元パターン１０１を
書き込み時にアドレス制御することにより、縮小
後２次元ドツトパターン２０１を得ることができ
る。即ち、読出および格納開始アドレス、縮小率
の設定方法を同様に行ない、書込クロツクの入力
に同期して前記アドレス制御を行ないながら入力
データを書き込みすればよい。

次に第４図に本発明の図形変換装置を実現する
ため実施例を示すブロツク図を示し、その動作に
ついて以下に説明する。第４図において、３００
は２次元パターンメモリ、３１０は信号線切換ス
イツチ、４００，４３０，５００，５３０はアド
レス計数回路、４１０，４４０，５１０，５４０
はレジスタ、４２０，４５０，５２０，５５０は
加算器、６００は一致回路を示す。以下の実施例
においては、アドレス計数回路として一般的にカ
ウンタ（例えばテキサスインスツルメント(株)製の
型番SN74193のカウンタ）を用いて説明している
が、初期値が置数可能で、入力クロツクに対して
１ずつカウントアツプ或いはカウントダウンした
出力を並列に出力できるものならば使用可能であ
る。例えば第４図における加算器４２０とレジス
タ４１０により示されるような外部入力を順次加
算あるいは減算する方式があり、この場合は信号
線８００３に初期値を与え、信号線８００１に与
えられる入力クロツクに対して桁上げあるいは桁
下げ信号を用いかつ加算器を加算あるいは減算す
るよう制御し、信号線８００４に数値１を固定的
に与えておくことにより１ずつカウントアツプ或
いはカウントダウンした出力を、信号線４１０１
を利用して出力することができる。

まず回転動作について説明する。まず動作開始
以前にあらかじめ設定される数値データを羅列す
る。２次元パターンメモリ３００には信号線３０
０２を介して回転前２次元ドツトパターン１０１
が格納されているとする。第１の行および列アド
レスカウンタ４００，５００には信号線８００
２，９００２を介して第１の読出開始行アドレス
m₁および第１の読出開始列アドレスn₁が夫々置
数され、同じく第２の行および列アドレスカウン
タ４３０，５３０にも信号線８００５，９００５
を介して第１の読出開始行アドレスm₁および第
１の読出開始列アドレスn₁が置数されているとす
る。また第１の行および列加算器４２０，５２０
には、信号線８００４，９００４を介してＴ＝
tan^-1α／γを満たす数値αおよびγが夫々入力さ れ、第２の行および列加算器４５０，５５０には
信号線８００７，９００７を介してＴ＝tan^-1
（−β／δ）を満たす数値δおよびβが夫々入力され ているものとする、さらに一致回路６００には信
号線８５００を介して読取開始アドレスから傾斜
をもつて読出される際の一本の傾斜線のドツトデ
ータ数N₁＋１が入力され、信号線切換決えスイ
ツチ３１０は３１０−Ａ側に接続されているもの
とする。尚第１の行および列レジスタ４１０，５
１０および第２の行および列レジスタ４４０，５
４０は零が入力されているとする。

今信号線８００１を介して２次元パターンメモ
リ３００の読出クロツクが入力されたとする。２
次元パターンメモリ３００は第１の行および列ア
ドレスカウンタ４００，５００の示す第１の読出
開始アドレスm₁，n₁を信号線４００１，５００
１を介して受けとり、読み出し動作を開始する。
読出しクロツクは信号線８００１を介して第１の
行および列レジスタ４１０，５１０に入力され、
第１の行および列加算器４２０，５２０の出力を
信号線４２０３，５２０３を介して置数する。第
１の行加算器４２０は、信号線８００４を介して
入力される値αと信号線４１０１を介して入力さ
れる現在の第１の行レジスタ４１０の値とを加算
し、第１の列加算器５２０は、信号線９００４を
介して入力される値γと信号線５１０１を介して
入力される現在の第１の列レジスタ５１０の値と
を加算する。したがつて読出クロツクが第１の行
および列レジスタ４１０，５１０に入力される毎
に第１の行レジスタ４１０にはαずつ、第１の列
レジスタにγずつ加算されていくことになる。そ
の加算途上で、第１の行および列加算器４２０，
５２０で桁上げ或いは桁下げを生じた場合は、そ
の桁上げ信号或いは桁下げ信号を信号線４２０
１，５２０１を介して第１の行および列アドレス
カウンタ４００，５００に入力し＋１或いは−１
計数する。以上の動作を２次元パターンに即して
説明すると、２次元パターンメモリ３００におい
て読出開始アドレスm₁，n₁より読み出しを行な
うとき、読出クロツクが入力される毎に第１の行
および列レジスタ４１０，５１０が各々α、γず
つ更新される。読出クロツクが複数個入力されて
第１の行あるいは列加算器４２０，５２０に桁上
げが生じると桁上げ信号を出力し、その出力によ
つて第１の行あるいは列アドレスカウンタ４０
０，５００が更新される。以上のように行、列ア
ドレスが共に変化し、しかもその関係がＴ＝
tan^-1α／γに基づいているので、発生アドレスは主 走査方向と角度Ｔをなす傾斜線の上を近似的にた
どる。このようにして読出クロツクがN₁＋１個
入力されると一致回路６００によつて信号線８５
００を介して入力される値N₁＋１との一致がと
られ一致信号が信号線６００１，６００２を介し
て第２の行および列レジスタ４４０，５４０に出
力される。その結果第２の行および列加算器４５
０，５５０の作用により、信号線８００７，９０
０７を介して指定されている数δ、βだけ、信号
線４５０２，５５０２を介して第２の行および列
レジスタ４４０，５４０が更新される。その後第
２の行および列アドレスカウンタ４３０，５３０
の出力が、信号線４３０１，５３０１を介して第
１の行および列アドレスカウンタ４００，５００
に入力され、新しい読出開始アドレスからの読み
出しが開始される。前記第２の行或いは列加算器
４５０，５５０において、一致信号が複数個入力
されたため桁上げもしくは桁下げ信号が出力され
たときには、信号線４５０１，５５０１を介して
第２の行あるいは列アドレスカウンタ４３０，５
３０に入力され桁上げもしくは桁下げ信号に応じ
て＋１もしくは−１計数される。以上のように読
出開始アドレス発生においても行、列が共に変化
し、その関係がＴ＝tan^-1（−β／δ）に基づいてい るので、発生アドレスは副走査方向と角度Ｔをな
る傾斜線の上をたどる。

このようにして回転原理のところで述べた動作
を行なうことができる。尚書き込み時に回転を行
なう場合は２次元ドツトパターンを信号線３００
２を介して書き込む際に行ない、信号線８００１
に書込クロツクを通すことにより実現することが
できる。

次に拡大動作について説明する。まず動作開始
以前にあらかじめ設定される数値データを羅列す
る。２次元パターンメモリ３００には信号線３０
０２を介して拡大前２次元ドツトパターン１２１
が格納されているとする。第１の行および列アド
レスカウンタ４００，５００には信号線８００
２，９００２を介して第１の読出開始行および列
アドレスm₂，n₂が置数され、第２の行および列
アドレスカウンタ４３０，５３０にも信号線８０
０５，９００５を介して第１の読出開始行および
列アドレスm₂，n₂が置数されているとする。ま
た第１の列加算器５２０には信号線９００４を介
して拡大率Ｅの逆数１／Ｅが入力されているものとす る。さらに第２の行加算器４５０には信号線８０
０７を介して拡大率Ｅの逆数１／Ｅが入力され、一致 回路６００には信号線８５００を介してＥ・（N₂
＋１）が入力されているものとする。信号線切換
えスイツチ３１０は３１０−Ａ側に接続されてい
るとする。また残り８００６，９００３の信号線
からは零が各々第２の行レジスタ４４０、第１の
列レジスタ５１０に転送されているものとする。
尚第１の行レジスタ４１０および第１の行加算器
４２０第２の列レジスタ５４０および第２の列加
算器５５０については、信号線８００３，８００
４，９００６，９００７を介して各々零を初期設
定することにより事実上動作しないようにする。

今信号線８００１を介して２次元パターンメモ
リ３００の読出クロツクが入力されたとする。２
次元パターンメモリ３００は、第１の行および列
アドレスカウンタ４００，５００の示す第１の読
出開始アドレスm₂，n₂を信号線４００１，，５０
０１を介して受けとり、読み出し動作を開始す
る。読出クロツクは信号線８００１を介して第１
の列レジスタ５１０に入力され、第１の列加算器
５２０の出力を信号線５２０３を介して置数す
る。また第１の列加算器５２０は、信号線９００
４を介して入力される値１／Ｅと信号線５１０１を介 して入力される現在の第１の列レジスタ５００の
値を加算する。したがつて読出クロツクが第１の
列レジスタ５１０に入力される毎に第１の列レジ
スタ５１０には１／Ｅずつ加算されていくことにな る。その加算途上で第１の列加算器５２０で桁上
げを生じた場合は、その桁下げ信号を信号線５２
０１を介して第１の列アドレスカウンタ５００に
入力し＋１計数する。以上の動作を２次元パター
ンに即して説明すると、２次元パターンメモリ３
００において読出開始アドレスm₂，n₂より読み
出し動作を行なうとき、読出クロツクが入力され
る毎に第１の列レジスタ５１０が１／Ｅずつ更新され る。その間第１の行および列アドレスカウンタの
値は一定であるから同一アドレスのドツトデータ
を何度も読み出すことになる。読出クロツクがＥ
個入力されると第１の列加算器５２０が桁上げ信
号を出力し第１の列アドレスカウンタ５００を＋
１計数するので読み出し動作は行アドレスm₂、
列アドレスn₂＋１に移動する。以上のようにして
各アドレスで重複読み出しを行ない、読出クロツ
クがＥ・（N₂＋１）個入力されると一致回路６０
０によつて信号線８５００を介して入力される値
Ｅ・（N₂＋１）との一致がとられ一致信号が信号
線６００１を介して第２の行レジスタ４４０に出
力される。その結果第２の行加算器４５０の作用
により、信号線８００７を介して指定されている
数１／Ｅだけ、信号線４５０２を介して第２の行レジ スタ４４０が更新される。

その後第２の行および列アドレスカウンタ４３
０，５３０の出力が、信号線４３０１，５３０１
を介して第１の行および列アドレスカウンタ４０
０，５００に入力され新しい読出開始アドレスか
らの読み出しが開始される。前記第２の行加算器
４５０において、一致信号がＥ個入力されるまで
桁上げ信号が出力されないため、２次元パターン
の先頭の１行分のドツトデータのＥ倍の拡大がな
されることになる、一致信号がＥ個入力されると
第２の行加算器４５０の桁上げ信号が信号線４５
０１を介して第２の行アドレスカウンタ４３０に
入力され＋１計数される。

このようにして拡大原理のところで述べた動作
を行なうことができる。

次に縮小動作について説明する。この動作は、
前記拡大動作と基本的には同様に考えられるの
で、動作開始以前にあらかじめ設定される数値デ
ータのちがいを述べるに留める。第１および第２
の行および列アドレスカウンタ４００，５００，
４３０，５３０に、第１の読出開始アドレス
m₃，n₃が置数され、第１の列加算器および第２
の行加算器５２０，４５０には縮小率Ｒが入力さ
れているとする。また一致回路６００にはＲ・
（N₃＋１）が入力されており、信号線切換スイツ
チ３１０は３１０−Ｂ側に接続されているとす
る。したがつて２次元パターンメモリ３００に対
する読出或いは書込みクロツクとして信号線８０
０１上のクロツクを用いず第１の行および列加算
器４２０，５２０の桁上げ或いは桁下げ信号の論
理和（OR回路３２０の出力）を用いていること
になり、２次元パターンメモリ３００に書き込ま
れるドツトデータ或いは２次元パターンメモリ３
００から読み出されるドツトデータは間引かれる
ことになり、縮小動作となる。

以上回転、拡大、縮小動作について述べたが、
読出或いは書込データ量の制御については触れな
かつた。第４図において、一致回路６００と同様
の回路を設け、あらかじめ設定しておいたデータ
量の値と、読出或いは書込みクロツクの計数値と
を比較し、一致信号を出力することにより、デー
タ転送を終了するようにすればよい。

また以上のいずれの動作においてもレジスタの
初期設定値については明言しなかつたが、各動作
は重複、或いは間引きを含むサンプリング動作で
あり、前記レジスタの初期設定値によつてサンプ
リングの開始点が異なるようにすることも可能で
ある。

【図面の簡単な説明】

第１図は、図形の回転原理を説明するためのパ
ターンメモリの模式図、第２図は図形の拡大原理
を説明するためのパターンメモリの模式図、第３
図は図形の縮小原理を説明するためのパターンメ
モリの模式図、第４図は本発明の図形変換装置を
実現するための１実施例を示すブロツク図であ
る。 図中、１００，２００，１２０，２２０，１４
０，２４０……２次元パターンメモリ、１０１，
２０１，１２１，２２１，１４１，２４１……２
次元ドツトパターン、３００……２次元パターン
メモリ、４００，４３０，５００，５３０……ア
ドレス計数回路、４１０，４４０，５１０，５４
０……レジスタ、４２０，４５０，５２０，５５
０……加算器、３１０……信号線切換えスイツ
チ、６００……一致回路、３００１，３００２…
…出力、入力ドツトデータを通す信号線、８００
１……読出要求、書込みクロツクを通す信号線、
４００１，５００１……行、列アドレスを通す信
号線、８００２，９００２，８００５，９００
５，４３０１，５３０１……読出、書込開始アド
レスを通す信号線、８００４，８００７，９００
４，９００７……回転角度、拡大、縮小率を指示
するパラメータを通す信号線である。

Claims (1)

【特許請求の範囲】
1. １ ドツトマトリクス量子化された任意のサイズ
   の２次元パターンを、任意の角度回転或いは任意
   の大きさに拡大、縮小変換する図形の変換装置に
   おいて、ドツトマトリクスで量子化された２次元
   ドツトパターンを格納或いは読み出す２次元パタ
   ーン記憶手段と、前記２次元パターン記憶手段の
   ドツト位置を指示するアドレス値を計数する第１
   の行および列アドレス計数手段と外部から入力さ
   れる第１のクロツクに同期して置数動作をする第
   １の行および列置数手段と、前記第１の行および
   列置数手段の出力値と外部からの指定数値とを
   各々加算しその加算結果を前記第１の行および列
   置数手段に各々出力し、かつ行に関する第１の桁
   上げ或いは桁下げ信号および列に関する第１の桁
   上げ或いは桁下げ信号を夫々前記第１の行および
   列アドレス計数手段に出力する第１の行および列
   加算手段と、前記第１のクロツクの入力数と、前
   記行に関する第１の桁上げ或いは桁下げ信号と列
   に関する第１の桁上げ或いは桁下げ信号の入力
   の、いずれかを計数し外部からの指定数値との一
   致をみたら一致信号を出力する一致手段と、前記
   ２次元パターン記憶手段のドツト位置を指示する
   アドレス値を計数し、該アドレス値を前記一致信
   号に同期して前記第１の行および列アドレス計数
   手段に転送する第２の行および列アドレス計数手
   段と、前記一致信号に同期して置数動作をする第
   ２の行および列置数手段と、前記第２の行および
   列置数手段の出力値と外部よりの指定数値とを加
   算しその加算結果を前記第２の行および列置数手
   段に出力し、かつ、行に関する第２の桁上げ或い
   は桁下げ信号および列に関する第２の桁上げ或い
   は桁下げ信号を前記第２の行および列アドレス計
   数手段に出力する第２の行および列加算手段から
   構成されることを特徴とする図形変換装置。