JP2725062B2 - 画像処理装置 - Google Patents

画像処理装置

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JP2725062B2
JP2725062B2 JP1200073A JP20007389A JP2725062B2 JP 2725062 B2 JP2725062 B2 JP 2725062B2 JP 1200073 A JP1200073 A JP 1200073A JP 20007389 A JP20007389 A JP 20007389A JP 2725062 B2 JP2725062 B2 JP 2725062B2
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    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39—Control of the bit-mapped memory
    • G09G5/395—Arrangements specially adapted for transferring the contents of the bit-mapped memory to the screen
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    • G—PHYSICS
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    • G09G5/39—Control of the bit-mapped memory
    • G09G5/391—Resolution modifying circuits, e.g. variable screen formats
    • A—HUMAN NECESSITIES
    • A63—SPORTS; GAMES; AMUSEMENTS
    • A63F—CARD, BOARD, OR ROULETTE GAMES; INDOOR GAMES USING SMALL MOVING PLAYING BODIES; VIDEO GAMES; GAMES NOT OTHERWISE PROVIDED FOR
    • A63F2300/00—Features of games using an electronically generated display having two or more dimensions, e.g. on a television screen, showing representations related to the game
    • A63F2300/60—Methods for processing data by generating or executing the game program
    • A63F2300/66—Methods for processing data by generating or executing the game program for rendering three dimensional images

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は動画だけでなく背景画（又は静止画）も表示
可能なテレビゲーム装置等に用いられる画像処理装置に
関する。
［従来の技術］ 動画を回転させる技術としては、特公昭55−45,225号
および特開昭51−113,529号（対応USP4,026,555号）が
ある。一方、背景画を回転させる技術としては、第14図
に示す回路が知られている。第14図において、画像処理
ユニット101には、ランダムアクセスメモリ（以下、「R
AM」という）から成るビデオRAM（以下、「VRAM」とい
う）102が接続されるとともに、CPU103が接続される。C
PU103には、背景画と動画の画像データに併せてこの画
像データを表示制御するための制御データを記憶した主
メモリ104が接続される。主メモリ104に記憶された画像
データは、画像処理ユニット101を介してVRAM102に転送
される。CPU103からの制御データに基づいて、画像処理
ユニット101がVRAM102から適宜データを読み出してビデ
オ信号としてディスプレイ装置105に出力して該データ
の画像を表示させる。なお、VRAM102のアドレスはディ
スプレイ装置105に表示される画像の水平方向の位置と
垂直方向の位置に対応し、VRAM102の各アドレスに上記
動画又は背景画（場合によってはこれに加えて動画）の
画像データが格納される。
上記従来テレビゲーム装置において、所定の背景画を
回転又は拡大縮小させてディスプレイ装置105に表示さ
せる場合、ビデオ信号の垂直帰線期間中において、VRAM
102に格納された元の背景画の画像データの表示画面の
水平方向位置（以下「水平位置」）と垂直方向（以下
「垂直位置」）位置に基づいて、CPU103が該背景画を回
転又は拡大縮小させた場合の水平位置及び垂直位置のそ
れぞれを計算し、元の背景画の画像データを計算された
水平位置及び垂直位置に対応するVRAM102のアドレスに
書き込む。その後、画像処理ユニット101が水平走査期
間中にVRAM102に書き込まれたデータを順次ビデオ信号
に変換して、ディスプレイ装置105に出力する。
一方、背景画を拡大縮小する技術としては，特開昭60
−172088号（対応USP 4754270号）がある。
［発明が解決しようとする課題］ しかしながら、特公昭55−45225号または特開昭51−1
13529号の技術は、背景画の回転には使用できない。
また、第14図に示す従来技術は、背景画を回転又は拡
大縮小させて表示させる場合、CPU103が回転又は拡大縮
小させたときの水平位置及び垂直位置を計算する必要が
あるために、CPU103のスループットが低下してCPU103が
他の画像処理を行うことができず、背景画の回転又は拡
大縮小の処理が比較的長い時間を要する問題点があっ
た。
また、上述のように背景画を回転又は拡大縮小の処理
を行う場合、VRAM102に格納された背景画の画像データ
を書き替えているので、回転又は拡大縮小の処理前の元
の背景画の画像データを保存することができない。従っ
て、例えば元の背景画を30度ずつ繰り返し回動させて結
果的に元の背景画を計360度だけ回転（１回転）させた
とき、各回動時の計算誤差が累積して元の背景画と異な
る座標位置に表示されるとともに背景画の形状が元の形
状とは異なる図形として表示されることになる。すなわ
ち、上述のように元の背景画を保存することができない
ので、元の正確な位置に元の背景画と同一の形状で表示
ができない問題点があった。
さらに、特開昭60−172088号の技術は、背景画を回転
させながら拡大縮小できず、しかも回転処理と拡大縮小
処理を共通の回路で実現できない問題点があった。
それゆえに、この発明の主たる目的は、回転前と後で
元の背景画像が変形することなく、全く同じ形状の背景
画像を表示し得る、画像表示方式としてキャラクタ方式
を要いた画像処理装置を提供することである。
この発明の他の目的は、背景画像の回転および／又は
拡大縮小の処理をCPUの負担なく比較的高速で実行で
き、元の画像が変形することなく再現し得る画像処理装
置を提供することである。
この発明のさらに他の目的は、背景画像を回転させな
がら同時に拡大縮小の処理を実現し得る、画像処理装置
を提供することである。
〔課題を解決するための手段〕
本願発明は、表示画面上の水平方向および垂直方向の
位置を表す第１の位置データを発生するための位置デー
タ発生手段と、静止画像の回転のためのパラメータデー
タを与えるためのパラメータデータ付与手段と、第１の
位置データおよびパラメータデータに基づいて回転に関
連した表示画面上の第２の位置データを演算する位置デ
ータ演算手段と、それぞれが複数の画素からなる複数の
キャラクタを表すキャラクタデータを記憶するための第
１の記憶手段と、キャラクタが表示されるべき表示画面
上の位置に対応して表示すべき複数のキャラクタ毎にキ
ャラクタコードを記憶するための第２の記憶手段と、位
置データ演算手段によって演算された第２の位置データ
に基づいて第２の記憶手段からキャラクタコードを読み
出すための第１の読出手段と、第１の読出手段によって
読み出されたキャラクタコードおよび第２の位置データ
に基づいて第１の記憶手段からキャラクタデータを構成
する画素のうち第１の位置データによって指定される表
示画面上の表示位置に表示されるべき画素データを優先
的に読み出すための第２の読出手段と、第２の読出手段
によって読み出された画素データに基づいて映像信号を
発生する映像信号発生手段とを備えたことを特徴とす
る。
〔作用〕
以上のように構成することにより、位置データ発生手
段は、表示画面上の水平方向および垂直方向の位置を表
す第１の位置データを発生し、パラメータデータ付与手
段は、静止画像の回転のためのパラメータデータを与え
る。次に、位置データ演算手段が、第１の位置データお
よびパラメータデータに基づいて回転に関連して表示画
面上の第２の位置データを演算する。第１の記憶手段
は、それぞれが複数の画素からなる複数のキャラクタを
表すキャラクタデータを記憶する。第２の記憶手段は、
キャラクタが表示されるべき表示画面上の位置に対応し
て、表示すべき複数のキャラクタ毎にキャラクタコード
を記憶する。第１の読出手段は、位置データ演算手段に
よって演算された第２の位置データに基づいて第２の記
憶手段からキャラクタコードを読み出す。第２の読出手
段は、第１の読出手段によって読み出されたキャラクタ
コードおよび第２の位置データに基づいて、第１の記憶
手段からキャラクタデータを構成する画素のうち第１の
位置データによって指定される表示画面上の表示位置に
表示されるべき画素データを優先的に読み出す。映像信
号発生手段は、第２の読出手段によって読み出された画
素データに基づいて映像信号を発生する。これによっ
て、第１の記憶手段に記憶されたキャラクタデータの画
像に対する回転の処理を行った時の映像信号が得られ
る。
［実施例］ 以下の実施例では、本発明の画像処理装置をテレビゲ
ーム機に適用した場合を説明するが、本発明はラスタス
キャン方式等のCRTディスプレイに接続して使用される
ゲーム以外の処理も目的としたパーソナルコンピュータ
等の各種の画像処理装置にも適用できることを予め指摘
しておく。
第１図は本発明の一実施例であるテレビゲーム装置の
ブロック図である。
実施例の説明に先立ち、この実施例が適用されるディ
スプレイを説明する。一般に、テレビゲーム機に適用さ
れるディスプレイは、RGBモニタまたは標準テレビジョ
ン受像機等のラスタスキャン型CRTディスプレイが用い
られる。その１画面は、256×256ドットの画素（ピクセ
ル）に分割される。但し、垂直方向のドット数は、ブラ
ウン管の曲面により上下の数ラインで正確に画像を表示
できない部分があるので、実際にはそのラインを除いた
224ドットが利用される。従って、背景画（及び／又は
動画）の最小単位の１キャラクタが８×８ドットからな
る場合は、１画面で同時に32×28＝896個のキャラクタ
を表示できる。
このテレビゲームは、プレイヤの操作によっては個々
に変化を与えることのできない背景となる背景画（また
は静止画）と、プレイヤの操作またはCPU2の制御により
移動する動画とが独立して制御されるもので、背景画と
動画を合成したビデオ信号をCRTディスプレイ８に出力
して表示する画像処理ユニット１を備える。特に、画像
処理ユニット１が背景画アドレス制御回路24を含み、こ
の回路が背景画を回転及び／又は拡大縮小処理時におい
て、背景画の画像データが格納されているVRAM7の読出
アドレスを演算処理によって求めて、画像データに変化
を加えることなく読出アドレスを変化させるだけで回転
及び／又は拡大縮小処理を行うことを特徴としている。
第１図において、テレビゲーム機の各種制御を行うた
めのCPU2には、アドレスバス11,データバス12及びコン
トロールバス13を介して、リードオンリメモリ（ROM）
3,RAM4及びキーボード４が接続される。
ROM3はテレビゲーム機の制御のためのプログラムデー
タと該プログラムを実行するために必要なデータとキャ
ラクタデータを記憶するものであり、例えばテレビゲー
ム機に対して着脱自在なカートリッジ（図示せず）に収
納される。このプログラムデータは、どのような種類の
移動キャラクタおよび／または背景キャラクタをどのタ
イミングで画面のどの座標位置に表示させるかを決める
データや、回転・拡大・縮小処理のためのデータ等を含
む。ここで、移動キャラクタデータ（動画属性データ）
としては、１キャラクタにつき、水平位置を指定する水
平位置データ（Hc;8ビット），垂直位置を指定する垂直
位置データ（Vc;8ビット），キャラクタの種類を指定す
るキャラクタコード（９ビット）およびカラーパレット
を指定するパレットコード（３ビット），キャラクタの
上下左右の反転表示を指定する反転コード（２ビッ
ト），キャラクタのドットサイズを指定するサイズコー
ド（１ビット）および背景画との優先順位を指定する優
先順位データ（２ビット）が含まれる。背景キャラクタ
データとしては、１キャラクタにつき、キャラクタの種
類を指定するキャラクタコード（８ビット）およびキャ
ラクタを構成している画素毎の色データ（８ビット）等
が含まれる。この背景キャラクタを多数組み合わせて表
示することによって背景画（静止画）が構成され、移動
キャラクタを複数表示することによって動画が構成さ
れ、背景画と動画が同じ画面上で合成されて表示され
る。但し、１つの背景画を表示させるためのデータとし
ては、どの背景キャラクタを後述のVRAMエリア40の縦横
のどのアドレスに書込みかつ従ってそれに対応する画面
上の所望の位置（座標）に表示すべきかを指定するため
に、背景画の各アドレスに対応する背景キャラクタコー
ドで指定される。
RAM4は、上記CPU2のワークエリアとして用いられる。
キーボード４は、プレイヤが移動キャラクタを制御する
ための情報を入力するものである。
さらに、CPU2には、アドレスバス11,データバス12及
びコントロールバス13を介して、画像処理ユニット１に
含まれるCPUインタフェース回路21が接続される。画像
処理ユニット１には、基準信号発生器6,2つのRAM（7a,7
b）を含むVRAM7,及びRGBモニタ8aまたは標準テレビジョ
ン受像機8b等のCRTディスプレイ８が接続される。
画像処理ユニット１は、CPU2の制御に基づいて、垂直
帰線期間中または強制転送タイミングにおいて動画及び
背景画の画像データをVRAM7に転送するとともに、VRAM7
に記憶されている動画及び／又は背景画の画像データを
そのまま読出制御しもしくは本願の特徴となる回転・拡
大・縮小の処理をして得られる画像データを出力し、そ
の画像データをRGB信号及び／又はNTSCカラー信号に変
換して出力するものである。
具体的には、画像処理ユニット１はCPUインターフェ
ース21を含み、CPUインターフェース21にはデータバス1
4を介して動画アドレス制御回路22,背景画アドレス制御
回路23,VRAMインタフェース27及び色信号発生回路28が
接続される。動画アドレス制御回路22にはアドレスバス
15が接続され、背景画アドレス制御回路23及びVRAMイン
タフェース27にはアドレスバス15及びデータバス16が接
続される。アドレスバス15及びデータバス16のそれぞれ
は、２つのVRAM7a,7bのそれぞれに対応するバス15a,15b
とバス16a,16bを含む。そして、データバス16には、動
画データ処理回路23及び背景画データ処理回路24が共通
接続される。この動画アドレス制御回路22及び動画デー
タ処理回路23によって動画に関する画像処理が行われ、
背景画アドレス制御回路23及び背景画データ処理回路24
によって背景画に関する画像処理が行われる。動画デー
タ処理回路23及び背景画データ処理回路24の出力が優先
度制御回路26に与えられる。優先度制御回路26の出力が
色信号発生器28でRGB信号に変換され、直接RGBモニタ8a
に与えられるとともに、NTSCエンコーダ29でNTSCカラー
テレビ信号に変換されて出力端子９から標準テレビ受像
機8bに出力される。
さらに、画像処理ユニット１は、タイミング信号発生
器30及びHVカウンタ31を含む。このタイミング信号発生
器30は、基準信号発生器６から出力される21.447MHzの
クロックと垂直同期信号及び水平同期信号に基づいて各
種タイミング信号を発生する。HVカウンタ31は、基準信
号発生器６からのクロック，垂直同期信号及び水平同期
信号に基づいて、第２図の表示画像エリア51内の水平方
向及び垂直方向の表示位置のそれぞれを指定するカウン
タデータHc,Vcを計数する。
第２図はCRTの表示画面エリアとVRAM7の背景画記憶エ
リアとの関係を示す図である。CRTディスプレイ８の表
示画面エリア41は、例えば水平（横;x）方向に32キャラ
クタ、垂直（縦;y）方向に28キャラクタの長方形で構成
される。一方、背景画記憶可能エリア（以下「VRAMエリ
ア」という）40が、画面を縮小表示するとき画面に見え
ていない部分にも背景画の画像データを持っていなけれ
ば現に見えている背景画以外の部分が黒く表示されて何
も背景のない画面となる。また、背景画面全体を上下に
スクロールさせて表示する場合は、背景画像データをリ
アルタイムに書換えていたのでは滑らかなスクロールを
実現できない。そこで、VRAMエリア40は縦横に表示画面
エリア41の数倍のエリアが必要になる。実施例では、VR
AMエリア40がそれぞれ７ビットのアドレスデータで水平
位置と垂直位置を指定できるように、Ｘ方向及びＹ方向
の何れも128キャラクタ（128×128＝16384個）の記憶エ
リアを有する。そして、ｘとｙ方向のそれぞれの座標デ
ータで指定されるアドレスに表示すべき背景キャラクタ
コードが書込まれる。ここで、VRAMエリア50の原点は図
の左上端部と定めてｘ＝０及びｙ＝０で表し、該VRAMエ
リア50上の或るドットの表示位置をＰ（x,y）で表す。
また、表示画面エリア51の左上端部の位置53を示すため
に、原点からのｘ方向及びｙ方向の距離（以下、オフセ
ットという。）をそれぞれHP及びVpとする。なお、ｘ及
びｙ座標を指定するアドレスデータのそれぞれは、第３
図に示すように、VRAMエリア50内のキャラクタの位置を
示すxc,yc（各７ビット）と、１キャラクタ52内のドッ
トの位置を示すxd,yd（各３ビット）で表すものとす
る。
VRAM7は、第４図に示すように、それぞれ同一の記憶
容量を有する２個のVRAM7a及び7bから成る。各VRAM7a,7
bは、例えばそれぞれ０から32Kまでのアドレスを有し、
各アドレスに対して８ビットのデータを記憶し得る。
そして、VRAM7a及び7bはそれぞれ16K毎のエリア51な
いし54に分割され、アドレス０から16Kまでのエリア51
及び52が背景画に関するデータを記憶するために用いら
れ、アドレス16K＋１から32Kまでのエリア53及び54が動
画に関するデータ（すなわちVRAMエリア40で同じ背景画
が記憶されている期間中に表示すべき多数の移動キャラ
クタデータ）を記憶するために用いられる。具体的に
は、VRAM7aのエリア51は最大256個の背景キャラクタの
色データを記憶するキャラクタエリアとして用いられ
る。１キャラクタについて見れば、第５図に示すよう
に、縦横８×８ドットに対応するビット数でありかつ各
ドット毎に８ビットの色データを含むため、512ビット
（64バイト）の記憶容量を有し、この１キャラクタ毎に
キャラクタコードが決められる。VRAM7bのエリア52は、
第２図のVRAMエリア40の縦横128×128個のます目に対応
するバイト数を有し、縦横の座標で指定されるアドレス
に背景画のキャラクタコードを記憶するスクリーンエリ
アとして用いられる。このエリア51および52に書込まれ
るデータのフォーマットの一例が６図に示めされる。
次に、第１図ないし第６図を参照して、第１図の各部
の作用を説明する。CPUインタフェース21は、CPU2の制
御に基づいて、垂直帰線期間中または強制的転送命令中
ダイレクトメモリアクセスにより背景キャラクタ及び移
動キャラクタに関するデータをVRAMインタフェース27に
転送すると同時に、回転・拡大・縮小のための制御デー
タを背景画アドレス制御回路24に転送するためのラッチ
信号LA1〜LA4,LA11,LA12,LA14及びLA15を発生する。こ
の背景キャラクタ及び移動キャラクタに関するデータが
VRAMインタフェース27によって、VRAM7に予め書込まれ
る。
動画アドレス制御回路22は動画属性メモリとインレン
ジ検出回路と動画アドレスデータ発生回路とを含み、そ
の詳細は例えば本願出願人の出願に係る特開昭59−1181
84号で知られている。動画属性メモリには、ある垂直帰
線期間中に、CPU2からCPUインタフェース21及びデータ
バス14を介して128個の移動キャラクタの属性データが
転送されて記憶される。インレンジ検出回路は、１走査
線毎に、動画属性メモリに記憶されているデータのうち
次の水平走査で表示すべきものの検索を行う。動画アド
レスデータ発生回路は、インレンジ検出された属性デー
タのうちＶ反転データが“H"のとき反転を行ったときの
表示エリア41内の位置を示すVRAM7の格納アドレスを発
生してアドレスバス15を介して出力する。一方、Ｖ反転
データが“L"のとき、キャラクタデータの表示エリア41
に対応するVRAM7のアドレスをそのままアドレスバス15
を介してVRAM7に出力する。これに応答してVRAM7は、動
画アドレス制御回路22内の動画アドレス発生回路から出
力されたアドレスに対応する、動画キャラクタエリア5
3,44に記憶されている動画の色データ（１ドット当り４
ビット）をデータバス16を介して動画データ処理回路23
に与える。また動画アドレス発生回路は、インレンジ検
出された移動キャラクタの属性データのうちＨ反転デー
タ（１ビット）と色パレットデータ（３ビット）と優先
度係数データ（２ビット）を、直接に動画データ処理回
路23に与える。
従って、動画データ処理回路23には、VRAM7から読出
された色データと動画アドレス制御回路22から直接与え
られたＨ反転データ，色パレットデータ及び優先度係数
データの１ドット当り10ビットのデータが、１走査線の
256ドットについて順次入力される。
動画データ処理回路23は、水平帰線期間中に入力され
た次の１走査線分のデータを一時記憶した後、そのデー
タに含まれるＨ反転データが“H"のときＨ反転データを
除く１ドット当り９ビットのデータを入力順序とは逆の
順序で、一時記憶することによってＨ反転処理を行う。
一方、この回路23はＨ反転データが“L"のとき、９ビッ
トのデータを入力順序で一時記憶する。一時記憶された
１走査線分の動画データは、HVカウンタ31出力のカウン
トデータHcに基づいて水平走査に同期して優先度制御回
路26に出力する。
背景画アドレス制御回路24は、背景画の通常処理時に
おいて、CPU2から与えられる画面のオフセットデータ
Hp,Vp並びにＨ反転データHF及びＶ反転データVFを含む
制御データと、HVカウンタ31から与えられるカウントデ
ータHc及びVcとに基づいて、背景画のドットに対応して
VRAM7bのスクリーンエリア52に予め記憶されているキャ
ラクタコードの読出アドレス（16ビット）を算出し、該
アドレスをアドレスバス15bを介してVRAM7bに与える。
また、背景画アドレス制御回路24は、背景画の回転及び
拡大縮小処理時において、CPU2から与えられる画面のオ
フセットデータHp,Vp、Ｈ反転データHF、Ｖ反転データV
F及び回転及び拡大縮小時の処理定数A,B,C,Dを含むパラ
メータデータと、HVカウンタ31から与えられるカウント
データHc及びVcとに基づいて、回転及び拡大縮小時の背
景画のドットに対応するキャラクタコードの読出アドレ
スを算出し、該アドレスをVRAM7bに与える。この回転・
拡大・縮小のための演算処理の原理は、後述の第７図を
参照して説明する。
なお、背景画アドレス制御回路24はCPU2から与えられ
る画面のオフセットデータHp,Vpに基づいて、画面のス
クロール処理を行った後の背景画の１ドットに対応する
キャラクタコードの読出アドレスを算出する。これと同
時に、背景画アドレス制御回路24はＨ反転データHFが
“H"のときＨ反転処理を行った後の背景画の１ドットに
対応するキャラクタコードの読出アドレスを算出し、Ｖ
反転データVFが“H"のとき、Ｖ反転処理を行った後の背
景画の１ドットに対応するキャラクタネームの読出アド
レスを算出する。ここで、背景画アドレス制御回路24で
算出される16ビットの読出アドレスデータは、第６図に
示すように、上位２ビットが“00"であって、下位14ビ
ットが背景画の表示位置に対応するキャラクタの位置デ
ータxc,yc（各７ビット）である。
VRAM7bは、背景画アドレス制御回路24から与えられる
アドレスに記憶されたキャラクタコードをデータバス15
bを介して背景画アドレス制御回路24に与える。これに
応じて、背景画アドレス制御回路24は、上位２ビットの
00"と、８ビットのキャラクタコードと、背景画の表示
位置に対応するドットの位置データyd（３ビット）及び
xd（３ビット）から成るアドレスをアドレスバス15aを
介してVRAM7aに与える。VRAM7aは、背景画アドレス制御
回路24から与えられたアドレスに記憶されている８ビッ
トの色データを読出して、データバス42aを介して背景
画データ処理回路25に与える。これに応じて、背景画デ
ータ処理回路25は、入力された１ドット当り８ビットの
色データをラッチした後、HVカウンタ31出力のカウント
データHcに基づいて８ビットの色データを優先度制御回
路26に与える。
優先度制御回路26は、動画データ処理回路23から入力
される７ビットの動画データと背景画データ処理回路25
から入力される８ビットの背景画データのうち、優先度
データに基づいて優先判定を行い、動画データ又は背景
画データのうちの優先度の高いものを色信号発生器28に
出力する。たとえば、優先度制御回路26は、優先度デー
タが“00"のとき最上位３ビット“000"と８ビットの色
データからなる背景画データを色信号発生器28に出力
し、優先度データが“01"のとき３ビットの色パレット
データと４ビットの色データからなる計７ビットの動画
データを色信号発生器28に出力する。
色信号発生器28は、８ビットのアドレスを有するRAM
にてなる色パレットテーブルを含み、垂直帰線期間中に
CPU2から与えられる色信号データを色パレットテーブル
に記憶しておく。そして、水平走査期間中における色信
号発生器28は、優先度制御回路26から入力される８ビッ
トの動画データ又は背景画データに基づいて、色パレッ
トテーブルの対応アドレスに記憶されている色信号デー
タを読み出した後、色信号データを各色５ビットのRGB
信号に変換する。さらに、色信号発生器28は、HVカウン
タ31から与えられるカウントデータHc及びVcに同期して
RGB信号をRGBモニタ8aに直接出力すると同時に、NTSCエ
ンコーダ29に出力する。NTSCエンコーダ29はRGB信号を
各色毎にデジタル／アナログ変換した後、NTSCカラーテ
レビ信号に変換して出力端子９から標準テレビ8bに出力
する。
第７図は背景画アドレス制御回路24が背景画の回転及
び拡大縮小処理を行う場合の原理を説明するための図で
ある。図において、CRTディスプレイ８の画面上におけ
る水平方向のドット単位の座標をｘとし、垂直方向のド
ット単位の座標をｙとする。但し、ｙ方向は第２図の場
合とは逆に示す。
背景画アドレス制御回路24が回転及び拡大縮小処理を
行う前の元の背景画の座標をＰ（x1,y1）とし、元の背
景画を座標Ｒ（x0,y0）を中心として角度γ［rad］だけ
回転したときの背景画の座標をＱ′（x2′,y2′）とす
る。さｙに、座標Ｑ′（x2′,y2′）を有する背景画を
座標Ｒ（x0,y0）を基準として、ｘ方向の拡大縮小倍率
α及びｙ方向の拡大縮小倍率βで拡大又は縮小した場合
の背景画の座標をＱ（x2,y2）とすると、各座標P,R,Q間
の関係は（１）式で表される。
ここで、定数（パラメータ）A,B,C及びＤは、（２）
ないし（５）式で表される。
Ａ＝1/α・cosγ …（２） Ｂ＝1/α・sinγ …（３） Ｃ＝−1/β・sinγ …（４） Ｄ＝1/β・cosγ …（５） 背景画の拡大又は縮小処理を行わずに回転処理のみを
行う場合は、α＝β＝１である。従って、この場合の定
数A,B,C及びＤは、（６）式ないし（９）式で表わされ
る。
Ａ＝cosγ …（６） Ｂ＝sinγ′ …（７） Ｃ＝−sinγ …（８） Ｄ＝cosγ …（９） また、背景画の回転処理を行わずに拡大又は縮小の処
理のみを行う場合は、γ＝０となるので、定数A,B,C及
びＤは、（10）式ないし（11）式で表わされる。
Ａ＝1/α …（10） Ｂ＝Ｃ＝０ …（11） Ｄ＝1/β …（12） （１）式において、元の背景画の座標Ｐ（x1,y1）
は、第２図のVRAMエリア40における上述のオフセットデ
ータHP,Vp並びにVHカウンタ31から出力されるカウント
データHc,Vcを用いて示せば、（13）式および（14）式
で表わされる。
x1＝Hp＋Hc …（13） y1＝Vp＋Vc …（14） 従って、（１）式に上記（13）式及び（14）式を代入
してx2及びy2を展開した式を求めると、x2及びy2は（1
5）及び（16）式で表わされる。
x2＝〔x0＋（Hp−x0）・Ａ＋（Vp −y0）・Ｂ＋Vc・Ｂ〕＋Hc・Ａ …（15） y2＝〔y0＋（Vp−y0）・Ｄ＋（Hp −x0）・Ｃ＋Vc・Ｄ〕＋Hc・Ｃ …（16） 上記（15）式及び（16）式において、HC・Ａ及びHC・
Ｃの項は画面のドット単位で変化する項であり、HC・Ａ
及びHC・Ｃ以外の項（すなわち〔 〕内の項）は１走査
線において不変の項である。従って、HC・Ａ及びHC・Ｃ
の項は水平走査期間のドット単位で計算を行う必要があ
る。一方、HC・Ａ及びHc・Ｃ以外の項は、水平走査期間
中に計算する必要性がなく、むしろ水平走査のドット単
位の極短時間に一度に計算するのが困難なため、１走査
線の開始前に一括して計算（前処理）しておくことにす
る。そこで、（15）式及び（16）式の前処理すべき一部
の式を簡単な回路で計算するため、次の（17）式ないし
（24）式のようにおきかえて段階的に演算することにす
る。
E1＝Hp−x0 …（17） E2＝Vp−y0 …（18） E3＝x0＋E1・Ａ …（19） E4＝y0＋E2・Ｄ …（20） E5＝E3＋E2・Ｂ …（21） E6＝E4＋E1・Ｃ …（22） E7＝E5＋Vc・Ｂ …（23） E8＝E6＋Vc・Ｄ …（24） 第８図は背景画アドレス制御回路24の詳細な回路図で
ある。この背景画アドレス制御回路24は、上記（１）式
を用いて背景画の回転及び拡大縮小時の座標（x2,y2）
をマトリクス演算によって求めた後、この座標データを
スクリーンエリア52の読出アドレス並びにキャラクタエ
リア51の読出アドレスとして出力するものである。
具体的には、背景画アドレス制御回路24は複数の遅延
型（Ｄ型）フリップフロップからなるレジスタFF1ない
しFF23を含む。各レジスタFF1ないし23は、ラッチ信号
の与えられたタイミングで入力端子に与えられたデータ
をラッチし、そのデータを出力端子へ出力する。なお、
レジスタFF13,FF19のそれぞれには、タイミング信号発
生器30出力は10.739MHzのクロック10MCKを反転した反転
クロックが入力される。レジスタFF18,FF20,FF21,FF22
及びFF23のそれぞれには、タイミング信号発生器30から
出力される5.369MHzのクロック5MCKを反転した反転クロ
ックが入力される。
レジスタFF1ないし４のそれぞれには、CPU2からCPUイ
ンタフェース回路21及びデータバス40を介して与えられ
る16ビットの定数データA,B,C,Dが対応するラッチ信号L
A1〜LA4の与えられたタイミングでラッチされる。この
ラッチデータが切換器SW1の入力端子a,b,c,dに与えられ
る。切換器SW1は、タイミング信号発生器20出力のXS信
号に基づいて、入力端子a,b,c,dに入力されるラッチデ
ータのうちのいずれか１つを選択して乗算器MPYの入力
端子ａに出力する。
HVカウンタ31出力のカウントデータHcが、排他的オア
回路XOR1に入力される。レジスタFF5はHVカウンタ31出
力の８ビットカウントデータVcをラッチして排他的オア
回路XOR2に出力する。レジスタFF6及び７はそれぞれ、C
PU2から与えられる１ビットのＨ反転データHFと１ビッ
トのＶ反転データVFを、CPU2のマシンクロックの立上り
でラッチして、Ｈ反転データHFと各ビットが同一のレベ
ルを有する８ビットのデータと、Ｖ反転データVFと各ビ
ットが同一のレベルを有する８ビットのデータをそれぞ
れ、排他的オア回路XOR1,XOR2に出力する。
ここで、排他的オア回路XOR1及びXOR2の詳細を説明す
ると、両者はそれぞれ８個の排他的オアゲートを含む。
排他的オア回路XOR1に含まれる８個の排他的オアゲート
は、それぞれの一方入力としてカウントデータHCの各ビ
ットデータが与えられ、それぞれの他方入力としてレジ
スタFF6の対応する各ビットデータが与えられる。排他
的オア回路XOR2に含まれる８個の排他的オアゲートは、
それぞれの一方入力としてカウントデータVCの各ビット
データが与えられ、それぞれの他方入力としてレジスタ
FF7の対応する各ビットデータが与えられる。そして、
排他的オア回路XOR1又はXOR2に含まれるそれぞれの８個
の排他的オアゲートは、それぞれの２つの入力の排他的
論理和を求め、その演算結果の８ビットデータを直接に
又はレジスタFF8を介して切換器SW2のａ入力端子とｂ入
力端子に与える。この切換器SW2は、11ビットの入力端
子を有するが、ａ及びｂ入力端子の上位３ビットがアー
スに接続されている。さらに、切換器SW2はｃ及びｄ入
力端子を含み、このｃ又はｄ入力端子にはレジスタFF9
又はFF10からの11ビットデータが入力される。
レジスタFF9は、加算器ADDから与えられる18ビットデ
ータのうちの下位11ビットのデータ（E1）をタイミング
信号発生器30出力のラッチ信号LA9の立上りでラッチ
し、そのラッチデータを切換器SW2の入力端子ｃに与え
る。レジスタFF10は、加算器ADDから与えられる18ビッ
トデータのうちの下位11ビットのデータ（E2）をタイミ
ング信号発生器30出力のラッチ信号LA10の立上りでラッ
チし、そのラッチデータを切換器SW2の入力端子ｄに与
える。切換器SW2は、タイミング信号発生器20出力のYS
信号に基づいてa,b,c,d入力端子に入力されるデータの
うちのいずれか選択して乗算器MPYの入力端子ｂに与え
る。
乗算器MPYは、入力端子ａに入力されるデータＡ〜Ｄ
のいずれかと入力端子ｂに入力されるデータE1,E2,VCの
いずれかとを乗算して、（19）式〜（24）式のいずれか
の第２項を求め、乗算結果のデータを、レジスタFF13を
介して切換器SW3の入力端子ｃに与える。
レジスタFF11は、CPU2から与えられるｘ方向のオフセ
ットデータHP（10ビット）を、マシンクロックの立上り
でラッチして切換器SW3の入力端子ａに与える。また、
レジスタFF12は、CPU2から与えられるｙ方向のオフセッ
トデータVP（10ビット）を、マシンクロックの立上りで
ラッチして切換器SW3の入力端子ｂに与える。切換器SW3
の入力端子ａ及び入力端子ｂのそれぞれの上位６ビット
及び下位２ビットはアースに接続される。なお、切換器
SW3の各入力端子に入力されるデータの下位２ビット
は、少数点以下のデータに対応する。
切換器SW3は、タイミング信号発生器20出力のAS信号
に基づいて入力端子a,b,cに入力される各データのうち
１つのデータを選択して加算器ADDの入力端子ａに与え
る。
レジスタFF14は、CPU2から与えられる元の背景画のｘ
方向の位置データx0（データバス40の下位８ビット）
を、マシンクロックの立上りでラッチした後、最上位２
ビット“00"とラッチデータの計10ビットのデータを切
換器SW4の入力端子ａに与える。また、レジスタFF15
は、CPU2から与えられる元の背景画のｙ方向の位置デー
タy0（データバス40の上記x0よりも上位の２ビット）を
マシンクロックの立上りでラッチした後、上位８ビット
“00000000"とラッチデータの計10ビットのデータを切
換器SW4の入力端子ｂに与える。切換器SW4の入力端子ａ
及び入力端子ｂのそれぞれの上位６ビット及び下位２ビ
ットは、アースに接続される。なお、切換器SW4の各入
力端子に入力されるデータの下位２ビットは、少数点以
下のデータに対応する。
レジスタFF16は、加算器ADD出力の18ビットデータ
を、タイミング信号発生器30出力のクロックCK16の立上
りでラッチして切換器SW4の入力端子ｃに与える。ま
た、レジスタFF17は、加算器ADD出力の18ビットデータ
を、タイミング信号発生器30出力のクロックCK17の立上
りでラッチして切換器SW4の入力端子ｄに与える。切換
器SW4は、タイミング信号発生器20出力のBS信号に基づ
いて入力端子a,b,c,dに入力される各データのうち１個
の18ビットのデータを排他的オア回路XOR3に与える。排
他的オア回路XOR3は18個の排他的オアゲートを含み、各
排他的オアゲートのそれぞれの一方入力として切換器SW
4の対応ビット出力が与えられ、他方入力としてタイミ
ング信号発生器30出力のADS信号が与えられる。
また、ADS信号のある１ビットが加算器ADDのキャリー
・イン端子に入力される。加算器ADDのキャリー・イン
端子に入力される１ビットのADS信号が“H"であると
き、排他的オア回路XOR3の各排他的オアゲートの一方入
力端子に入力されるADS信号は18ビットすべてが“H"で
ある信号である。一方、加算器ADDのキャリー・イン端
子に入力される１ビットのADS信号が“L"であるとき、
排他的オア回路XOR3の各排他的オアゲートの他方入力端
子に入力されるADS信号は18ビットすべてが“L"である
信号である。排他的オア回路XOR3は排他的オア回路XOR1
及びXOR2と同様に動作し、各ビットの一方入力端子に入
力されたデータと他方入力端子に入力されたデータの排
他的論理和の演算を行い、演算結果を加算器ADDの入力
端子ｂに与える。
加算器ADDは、入力端子ａとｂに入力される両データ
を加算し、さらにキャリー・イン端子に“H"のADS信号
が入力されているときのみ加算結果に１を加算する。そ
の後、加算結果のうち、18ビットデータがレジスタFF1
6,FF17にストアされ、下位11ビットデータがレジスタFF
9,FF10にストアされ、10ビットデータがレジスタFF18,F
F19にストアされ、下位８ビットデータがレジスタFF21
にストアされる。
従って、キャリー・イン端子に“H"信号が入力された
とき、排他的オア回路XOR3と加算器ADDの動作によっ
て、切換器SW3の出力データから切換器SW4の出力データ
を減算する動作が行なわれる。一方、キャリー・イン端
子に“L"信号が入力されたとき、排他的オア回路XOR3に
よる反転動作及び加算器ADDによる１を加算する動作が
行なわれず、従って、切換器SW3の出力データと切換器S
W4の出力データを単に加算する動作が行なわれる。そし
て、この実施例では、乗算器MPYと加算器ADDとが切換器
SW1〜SW4の切換えによって与えられる２データ（座標デ
ータ，定数データまたは直前の演算結果データ）の乗算
動作又は加算動作を時分割的に繰り返して実行すること
によって（17）式ないし（24）式を順次演算し、最終的
にはそれぞれ１個の回路で（15）式と（16）式の演算動
作を行っている。しかも、定数データを変えることによ
って、共通の回路で回転及び／又は拡大・縮小処理が達
成できる。
レジスタFF18は、入力された10ビットのデータをラッ
チした後、上位７ビットのデータycを３ステートバッフ
ァアンプ（以下バッファアンプという）BA2を介してア
ドレスバス15aの上位３ビット目から上位８ビット目の
アドレスデータとして出力するとともに、下位３ビット
のデータydをレジスタFF22に与える。レジスタFF19は、
入力された10ビットデータxcをラッチした後、レジスタ
FF20に与える。レジスタFF20は、入力された10ビットの
データをラッチした後、上位７ビットデータxcをバッフ
ァアンプBA3を介してアドレスバス15aの下位７ビットの
アドレスデータとして出力するとともに、下位３ビット
のデータxdをレジスタFF22に与える。
レジスタFF21は、VRAM7bからデータバス42bを介して
入力された８ビットのキャラクタコードをラッチした
後、バッファアンプBA5を介してアドレスバス15bの上位
３ビット目から上位７ビット目のアドレスデータとして
出力する。レジスタFF22は入力された２つの３ビットデ
ータyd,xdをラッチした後、レジスタFF23及びバッファ
アンプBA6を介してアドレスバス15bの最下位６ビットの
アドレスデータとして出力する。
なお、バッファアンプBA1の２ビットの入力端子はア
ースに接続され、該バッファアンプBA1の出力端子（２
ビット）はアドレスバス15aの上位２ビットに接続され
る。バッファアンプBA4の２ビットの入力端子はアース
に接続され、該バッファアンプBA4の出力端子（２ビッ
ト）は、アドレスバス15bの上位２ビットに接続され
る。
第9A図及び第9B図はこの実施例の特徴となる背景画の
拡大・縮小及び／又は回転処理の動作を説明するための
タイムチャートである。特に、第9A図は１水平走査期間
及び水平ブランキング期間を示し、第9B図は一例として
Ｈカウント値が９ないし17.5までの前処理とリアルタイ
ム処理の一部の期間を示す。
次に、第１図ないし第9B図を参照して、この実施例の
特徴となる背景画の拡大・縮小および／または回転処理
の詳細な動作を説明する。ここで、第７図を参照して上
述したように、第２図のVRAMエリア40のうち表示画像エ
リア41内に位置する背景画を基準座標Ｒ（x0,y0）を中
心として角度γだけ回転しかつｘ方向の拡大縮小倍率α
及びｙ方向の拡大縮小倍率βで拡大又は縮小する場合に
ついて、１走査線分の処理を行う背景画アドレス制御回
路24の処理動作について述べる。なお、上記α、β及び
γに基づいて上記（２）式ないし（５）式を用いて予め
定数A,B,C,DがCPU2によって計算され、これらの定数A,
B,C,DのデータがCPU2において予め計算され、CPU2からC
PUインタフェース回路21及びデータバス14を介してフリ
ップフロップFF1ないしFF4に入力されてラッチされる。
また、画面の上記オフセットデータHP,VP、上記基準座
標のデータx0,y0、並びに背景画についてのＨ反転デー
タHF及びＶ反転データVFがそれぞれ、CPU2から出力され
てCPUインタフェース回路21及びデータバス14を介して
フリップフロップFF11,FF12,FF14,FF15,FF6,FF7に入力
されてラッチされる。
ここで、Ｈ反転データHFが“H"のときHVカウンタ31か
ら入力されるデータHCが排他的オアゲートXOR1によって
反転されて切換器SW2の入力端子ａに出力され、一方、
Ｈ反転データHFが“L"のときHVカウンタ31から入力され
るデータHCがそのまま排他的オアゲートXOR1を介して切
換器SW2の入力端子ａに出力される。また、Ｖ反転デー
タVFが“H"のときHVカウンタ31から入力されてフリップ
フロップFF5に１走査線の処理の間にラッチされるデー
タVCが、排他的オアゲートXOR2によって反転されてフリ
ップフロップFF8に入力されてラッチされ、一方、Ｖ反
転データVFが“L"のとき上記データVCがそのまま排他的
オアゲートXOR2を介してフリップフロップFF8に入力さ
れてラッチされる。上記排他的オアゲートXOR1及びXOR2
の反転動作によって、それぞれ背景画のＨ反転及びＶ反
転の動作が行なわれる。上記排他的オアゲートXOR1及び
XOR2から出力されるデータは、反転されるか否かにかか
わらず、以下説明の便宜上、それぞれデータHC及びVCと
呼ぶ。
さらに、回転及び拡大縮小処理前の元の背景画のキャ
ラクタネーム及び色データがそれぞれ、VRAM7bの背景画
スクリーンエリア52及びVRAM7aの背景画キャラクタエリ
ア52に予め記憶されているものとする。
第９図において、タイミング信号発生器30から出力さ
れる10.739MHzのクロック10MCK（以下、記号の上に付く
バーに代えて記号の前に／を付けて示す）の各立ち下が
り時を、説明の便宜上、時刻t1,t2,t3,…,t20,…とす
る。ここで、時刻t1から時刻t9までの処理は、画像処理
回路１から出力されるビデオ信号の画像信号期間の前の
垂直帰線消去期間において行なわれる定数E1ないしE8を
計算する前置処理である。時刻t9以降の処理は、ビデオ
信号であるRGB分離デジタル信号である画像信号の生成
及び表示と同期して行なわれるリアルタイム処理であっ
て、前置処理で計算された定数とカウンタデータHC,VC
とに基づいて回転及び拡大縮小時の背景画の座標Ｑ
（x2,y2）を求め、VRAM7bの背景画スクリーンエリア52
のアドレスを出力した後、該エリア52から読み出された
キャラクタコードに基づいてVRAM7aの背景画キャラクタ
エリア51のアドレスを出力する処理である。
時刻t1から時刻t2において、切換器SW3及びSW4がとも
に入力端子ａに切り換えられ、データHPがフリップフロ
ップFF11から切換器SW3を介して加算器ADDの入力端子ａ
に入力される。一方、データx0がフリップフロップFF14
から切換器SW4及び排他的オアゲートXOR3を介して加算
器ADDの入力端子ｂに入力される。ここで、ADS信号が
“H"となっているので、排他的オアゲートXOR3及び加算
器ADDは上述のように減算処理を行うので、データE1＝
（HP−x0）の演算を行って出力する。データE1は、時刻
t2にラッチ信号LA9の立上りでフリップフロップFF9に入
力されてラッチされる。
時刻t2からt3において、切換器SW1及びSW2がそれぞれ
入力端子ａ及び入力端子ｃに切り換えられ、データＡが
フリップフロップFF1から切換器SW1を介して乗算器MPY
の入力端子ａに入力される。一方、データE1がフリップ
フロッブFF9から切換器SW2を介して乗算器MPYの入力端
子ｂに入力される。乗算器MPYは、データＡ・E1の演算
を行って出力する。データＡ・E1は、時刻t3においてク
ロック/10MCKの立上りでフリップフロップFF13に入力さ
れてラッチされる。
また、時刻t2から時刻t3において、切換器SW3及びSW4
がともに入力端子ｂに切り換えられ、データVPがフリッ
プフロップFF11から切換器SW3を介して加算器ADDの入力
端子ａに入力される。一方、データy0がフリップフロッ
プFF15から切換器SW4及び排他的オアゲートXOR3を介し
て加算器ADDの入力端子ｂに入力される。ここで、ADS信
号が“H"となっているので、排他的オアゲートXOR3及び
加算器ADDは上述のように減算処理を行うので、データE
2＝（VP−y0）の演算を行って出力する。データE2は、
時刻t3においてラッチ信号LA10の立上りでフリップフロ
ップFF10に入力されてラッチされる。
次の時刻t3からt4において、切換器SW1及びSW2がとも
に入力端子ｄに切り換えられ、データＤがフリップフロ
ッブFF4から切換器SW1を介して乗算器MPYの入力端子ａ
に入力される。一方、データE2がフリップフロップFF10
から切換器SW2を介して乗算器MPYの入力端子ｂに入力さ
れる。乗算器MPYは、データＤ・E2の演算を行って出力
する。データＤ・E2は、時刻t4においてクロック/10MCK
の立上がりでフリップフロップFF13に入力されてラッチ
される。
また、時刻t3から時刻t4において、切換器SW3及びSW4
がそれぞれ入力端子ｃ及び入力端子ａに切り換えられ、
データＡ・E1がフリップフロップFF13から切換器SW3を
介して加算器ADDの入力端子ａに入力される。一方、デ
ータx0がフリップフロップFF14から切換器SW4及び排他
的オアゲートXOR3を介して加算器ADDの入力端子ｂに入
力される。ここで、ADS信号が“L"となっているので、
排他的オアゲートXOR3及び加算器ADDは上述のように加
算処理を行うので、データE3＝（Ａ・E1）＋x0の演算を
行って出力する。データE3は、時刻t4においてクロック
16CKの立上りでフリップフロップFF16に入力されてラッ
チされる。
次の時刻t4からt5において、切換器SW1及びSW2がそれ
ぞれ入力端子ｂ及び入力端子ｄに切り換えられ、データ
ＢがフリップフロップFF2から切換器SW1を介して乗算器
MPYの入力端子ａに入力される。一方、データE2がフリ
ップフロップFF10から切換器SW2を介して乗算器MPYの入
力端子ｂに入力される。乗算器MPYは、データＢ・E2の
演算を行って出力する。データＢ・E2は、時刻t5におい
てクロック/10MCKの立上りでフリップフロップFF13に入
力されてラッチされる。
また、時刻t4から時刻t5において、切換器SW3及びSW4が
それぞれ入力端子ｃ及び入力端子ｂに切り換えられ、デ
ータＤ・E2がフリップフロップFF13から切換器SW3を介
して加算器ADDの入力端子ａに入力される。一方、デー
タy0がフリップフロップFF15から切換器SW4及び排他的
オアゲートXOR3を介して加算器ADDの入力端子ｂに入力
される。ここで、ADS信号が“L"となっているので、排
他的オアゲートXOR3及び加算器ADDは上述のように加算
処理を行うので、データE4＝（Ｄ・E2）＋y0の演算を行
って出力する。データE4は、時刻t5においてクロック17
CKの立上りでフリップフロップFF17に入力されてラッチ
される。
次の時刻t5からt6において、切換器SW1及びSW2がとも
に入力端子ｃに切り換えられ、データＣがフリップフロ
ップFF3から切換器SW1を介して乗算器MPYの入力端子ａ
に入力される。一方、データE1がフリップフロップFF9
から切換器SW2を介して乗算器MPYの入力端子ｂに入力さ
れる。乗算器MPYは、データＣ・E1の演算を行って出力
する。データＣ・E1は、時刻t6にクロック/10MCKの立上
りでフリップフロップFF13に入力されてラッチされる。
また、時刻t5から時刻t6において、切換器SW3及びSW4
がともに入力端子ｃに切り換えられ、データＢ・E2がフ
リップフロップFF13から切換器SW3を介して加算器ADDの
入力端子ａに入力される。一方、データE3がフリップフ
ロップFF16から切換器SW4及び排他的オアゲートXOR3を
介して加算器ADDの入力端子ｂに入力される。ここで、A
DS信号が“L"となっているので、排他的オアゲートXOR3
及び加算器ADDは上述のように加算処理を行うので、デ
ータE5＝（Ｂ・E2）＋E3の演算を行って出力する。デー
タE5は、時刻t6においてクロック16CKの立上りでフリッ
プフロップFF16に入力されてラッチされる。
次の時刻t6からt7において、切換器SW1及びSW2がとも
に入力端子ｂに切り換えられ、データＢがフリップフロ
ップFF2から切換器SW1を介して乗算器MPYの入力端子ａ
に入力される。一方、データVcがフリップフロップFF8
から切換器SW2を介して乗算器MPYの入力端子ｂに入力さ
れる。乗算器MPYは、データＢ・Vcの演算を行って出力
する。データＢ・Vcは時刻t7においてクロック/10MCKの
立上りでフリップフロップFF13に入力されてラッチされ
る。
また、時刻t6から時刻t7において、切換器SW3及びSW4
がそれぞれ入力端子ｃ及び入力端子ｄに切り換えられ、
データＣ・E1がフリップフロップFF13から切換器SW3を
介して加算器ADDの入力端子ａに入力される。一方、デ
ータE4がフリップフロップFF17から切換器SW4及び排他
的オアーゲートXOR3を介して加算器ADDの入力端子ｂに
入力される。ここで、ADS信号が“L"となっているの
で、排他的オアゲートXOR3及び加算器ADDは上述のよう
に加算処理を行うので、データE6＝（Ｃ・E1）＋E4の演
算を行って出力する。データE6は時刻t7においてクロッ
ク17CKの立上りでフリップフロップFF17に入力されてラ
ッチされる。
次の時刻t7からt8において、切換器SW1及びSW2がそれ
ぞれ入力端子ｄ及び入力端子ｂに切り換えられ、データ
ＤがフリップフロップFF4から切換器SW1を介して乗算器
MPYの入力端子ａに入力される。一方、データVcがフリ
ップフロップFF8から切換器SW2を介して乗算器MPYの入
力端子ｂに入力される。乗算器MPYはデータＤ・Vcの演
算を行って出力する。データＤ・Vcは時刻t8においてク
ロック/10MCKの立上りでフリップフロップFF13に入力さ
れてラッチされる。
また、時刻t7から時刻t8において、切換器SW3及びSW4
がともに入力端子ｃに切り換えられ、データＢ・Vcがフ
リップフロップFF13から切換器SW3を介して加算器ADDの
入力端子ａに入力される。一方、データE5がフリップフ
ロップFF16から切換器SW4及び排他的オアゲートXOR3を
介して加算器ADDの入力端子ｂに入力される。ここで、A
DS信号が“L"となっているので、排他的オアゲートXOR3
及び加算器ADDは上述のように加算処理を行うので、デ
ータE7＝（Ｂ・Vc）＋E5の演算を行って出力する。デー
タE7は、時刻t8においてクロック16CKの立上りでフリッ
プフロップFF16に入力されてラッチされる。
次の時刻t8からt9において、切換器SW1及びSW2がとも
に入力端子ａに切り換えられ、データＡがフリップフロ
ップFF1から切換器SW1を介して乗算器MPYの入力端子ａ
に入力される。一方、データHcがHVカウンタ31から排他
的オアゲートXOR1及び切換器SW2を介して乗算器MPYの入
力端子ｂに入力される。乗算器MPYは、データＡ・HCの
演算を行って出力する。該データＡ・HCは時刻t9におい
てクロック/10MCKの立上りでフリップフロップFF13に入
力されてラッチされる。
また、時刻t8から時刻t9において、切換器SW3及びSW4
がそれぞれ入力端子ｃ及び入力端子ｄに切り換えられ、
データＤ・VCがフリップフロップFF13から切換器SW3を
介して加算器ADDの入力端子ａに入力される。一方、デ
ータE6がフリップフロップFF17から切換器SW4及び排他
的オアゲートXOR3を介して加算器ADDの入力端子ｂに入
力される。ここで、ADS信号が“L"となっているので、
排他的オアゲートXOR3及び加算器ADDは上述のように加
算処理を行うので、データE8＝（Ｄ・VC）＋E6の演算を
行って出力する。該データE8は、時刻t9においてクロッ
ク17CKの立上りでフリップフロップFF17に入力されてラ
ッチされる。
以上の動作によって前置処理が終了し、データE7がフ
リップフロップFF16にラッチされ、データE8がフリップ
フロップFF17にラッチされる。
さらに、時刻t9から時刻t10において、切換器SW1及び
SW2がそれぞれ入力端子ｃ及び入力端子ａに切り換えら
れ、データＣがフリップフロップFF3から切換器SW1を介
して乗算器MPYの入力端子ａに入力される。一方、デー
タHCがHVカウンタ31から排他的オアゲートXOR1及び切換
器SW2を介して乗算器MPYの入力端子ｂに入力される。乗
算器MPYは、データＣ・HCの演算を行って出力する。デ
ータＣ・HCは、時刻t10においてクロック/10MCKの立上
りでフリップフロップFF13に入力されてラッチされる。
また、時刻t9から時刻t10において、切換器SW3及びSW
4がともに入力端子ｃに切り換えられ、データＡ・HCが
フリップフロップFF13から切換器SW3を介して加算器ADD
の入力端子ａに入力される。一方、データE7がフリップ
フロップFF16から切換器SW4及び排他的オアゲートXOR3
を介して加算器ADDの入力端子ｂに入力される。ここ
で、ADS信号が“L"となっているので、排他的オアゲー
トXOR3及び加算器ADDは（Ａ・HC）＋E7の加算処理を行
って、演算結果をデータx2として出力する。データx
2は、時刻t10においてクロック/10MCKの立ち上がりでフ
リップフロップFF19に入力されてラッチされた後、時刻
t11においてクロック/5MCKの立上りでフリップフロップ
FF20に入力されてラッチされる。
次の時刻t10から時刻t11において、切換器SW1及びSW2
がともに入力端子ａに切り換えられ、データＡがフリッ
プフロップFF1から切換器SW1を介して乗算器MPYの入力
端子ａに入力される。一方、データHCがHVカウンタ31か
ら排他的オアゲートXOR1及び切換器SW2を介して乗算器M
PYの入力端子ｂに入力される。乗算器MPYは、データＡ
・HCの演算を行って出力する。データＡ・HCは、時刻t1
1においてクロック/10MCKの立上りでフリップフロップF
F13に入力されてラッチされる。
また、時刻t10から時刻t11において、切換器SW3及びS
W4がそれぞれ入力端子ｃ及び入力端子ｄに切り換えら
れ、データＣ・HCがフリップフロップFF13から切換器SW
3を介して加算器ADDの入力端子ａに入力される。一方、
データE8がフリップフロップFF17から切換器SW4及び排
他的オアゲートXOR3を介して加算器ADDの入力端子ｂに
入力される。ここで、ADS信号が“L"となっているの
で、排他的オアゲートXOR3及び加算器ADDは（Ｃ・HC）
＋E8の加算処理を行って、その演算結果をデータy2とし
て出力する。データy2は、時刻t11においてクロック/5M
CKの立上りでフリップフロップFF18に入力されてラッチ
される。
上述の時刻t9から時刻t10においてHC＝０ののときの
データx2が計算され、時刻t10から時刻t11においてHC＝
０のときのデータy2が計算される。以下、時刻t11以降
において、データHCが１から255までのデータx2及びy2
が同様に計算されて、１走査線分のデータx2,y2が計算
される。
時刻t11において、タイミング信号発生器30から出力
されるAE信号が立下り、このとき３ステートバッファア
ンプBA1ないしBA6がイネーブルされる。従って、時刻t1
1から時刻t13において、３ステートバッファアンプBA1
から出力される最上位２ビットのデータ“00"と、フリ
ップフロップFF18及びFF20にそれぞれラッチされたHC＝
０のときのデータy2（10ビット）及びx2（10ビット）の
うちのそれぞれ各上位の７ビットの上記yc及びxcから構
成される計16ビットのアドレスCAA0がアドレスバスB41b
を介してVRAM7bに出力される。VRAM7bは時刻t13におい
てアドレスCAA0を入力する。なお、フリップフロップFF
18及びFF20にそれぞれラッチされたHC＝０のときのデー
タy2及びx2のうちの各下位の３ビットデータyd及びxd
は、それぞれフリップフロップFF22を介してフリップフ
ロップFF23にラッチされる。
以下、時刻t13以降において、クロック/5MCKの周期
で、データHC＝１から255までのデータyc及びxcを含む
アドレスCAA1ないしCAA255が周期的に繰り返してアドレ
スバス15bを介してVRAM7bに出力される。また、各デー
タHCに対するデータyd及びxdはそれぞれ上述と同様に、
フリップフロップFF22を介してフリップフロップFF23に
ラッチされる。
VRAM7bは、背景画アドレス制御回路24からアドレスバ
ス15bを介して入力されるアドレスCAA0ないしCAA255に
応答して、各アドレスに格納された８ビットのキャラク
タコードCA0ないしCA255をクロック/10MCKの周期でデー
タバス16bを介して背景画アドレス制御回路24内のフリ
ップフロップFF21に出力する。この８ビットのキャラク
タコードCA0ないしCA255がフリップフロップFF21にラッ
チされる。
一方、キャラクタコードに対応するデータyd及びxd
（計６ビット）が上述のようにフリップフロップFF23に
ラッチされている。従って、時刻t15から時刻t17におい
て、最上位２ビットの“00"と、フリップフロップFF21
にラッチされた８ビットのキャラクタコードと、データ
HC＝０のときのデータyd及びxd（計６ビット）から構成
される16ビットのアドレスCCA0が、３ステートバッファ
アンプBA4ないしBA6及びアドレスバス15aを介してVRAM7
aに出力される。VRAM7aには、時刻t17においてアドレス
CCA0が入力される。
以下、時刻t17以降において、同様にして、データHC
＝１から255までの期間におけるアドレスCCA1ないしCCA
255が、背景画アドレス制御回路24からアドレスバス15a
を介してVRAM7aに出力される。
VRAM7aは背景画アドレス制御回路24からアドレスバス
15aを介して入力されるアドレスCCA0ないしCCA255に応
答して、各アドレスに格納された８ビットの色データCD
0ないしCD255をクロック/10MCKの周期でデータバス42a
を介して背景画データ処理回路25に出力する。
以上に述べた１走査線についての背景画の回転及び拡
大縮小処理を、第２図に示すように、28キャラクタ分の
224走査線分について行うことにより、１つの表示画像
エリア41についての背景画の回転及び拡大縮小処理を実
現できる。
以上説明したように、背景画アドレス制御回路24は、
CPU2から入力される回転及び拡大縮小処理の定数データ
A,B,C,Dに基づいて、回転及び拡大縮小時の静止画のキ
ャラクタコードが格納されているアドレスCAA0ないしCA
A255を算出して出力し、これに応答してVRAM7bから出力
されるキャラクタコード（８ビット）とデータyd及びxd
から構成されるアドレスCCA0ないしCCA255を出力するこ
とによって、回転及び拡大縮小処理時の１ドット当たり
８ビットの色データをVRAM7aから背景画データ処理回路
25に出力することができる。その後、背景画の色データ
（８ビット）は背景画データ処理回路25にラッチされた
後、優先度制御回路26に入力される。
一方、７ビットの動画データが動画データ処理回路23
から優先度制御回路25に入力される。これに応答して、
優先度制御回路26は、動画データと背景画データから、
動画データ内に含まれる２ビットの優先度データに基づ
いて優先判定を行い、動画データ又は背景画データのう
ちの優先度の高い方を色信号発生器29に出力する。これ
に応答して、色信号発生器29は入力される動画データ又
は背景画データを各色５ビットのRGB分離デジタル信号
に変換し、RGB分離デジタル信号をHVカウンタ31から与
えられるカウンタデータHc及びVcに基づいて、ディスプ
レイ装置８及びNTSCエンコーダ32に出力する。従って、
以上の処理により、CPU2から入力された回転及び拡大縮
小処理の回転角度γ及び拡大縮小倍率α，βに基づい
て、VRAM7に格納された背景画データに対応する元の背
景画が回転及び拡大又は縮小された背景画がディスプレ
イ装置８に表示されることになる。
従って、この実施例では、例えば第10図ないし第13図
の各（Ａ）に示すような画像を表示するための平面的な
１つの背景画像データに基づいて、各図の（Ｂ）に示す
ような立体感や奥行きのある背景又は道路がカーブして
いるような背景を表示できる。また、この発明を例えば
シュミレーションゲームに適用した場合において、好ま
しい実施例として背景画像を回転させながら同時に拡大
縮小処理を行えば、飛行機が離着陸する際に背景画面を
三次元的又は立体的に表示して、恰も滑走路や空中から
見た地図が遠ざかったり近づきながら旋回しているよう
な背景画像を表示でき、背景画像表現を一層向上でき
る。
以上説明したように、VRAM7に格納された背景画デー
タに対応する元の背景画を回転及び拡大縮小した場合の
VRAM7におけるアドレスを静止画アドレス制御回路24に
よって算出して、VRAM7から回転及び拡大縮小処理時の
背景画の色データを読み出してビデオ信号を生成してデ
ィスプレイ装置８に表示するようにしたので、CPU2は定
数を設定するだけで回転及び拡大縮小した画像の各位置
を計算する必要がなく、これによって、他の画像の処理
を行える。従って、従来の回転又は拡大縮小処理技術に
比べてCPUのスループットを向上できる利点がある。ま
た、上述のように切換器SW1ないしSW4、乗算器MPY、加
算器ADD等のハードウエアから構成される背景画アドレ
ス制御回路24によって回転及び拡大縮小させたときの水
平方向及び垂直方向の各位置に対応するVRAM7における
背景画の画像データの格納アドレスを計算しているの
で、従来技術に比べて高速で回転及び拡大縮小の処理を
行うことができる。しかも、１つの背景画アドレス制御
回路24の各種の回路が時分割処理によって回転処理又は
拡大処理若しくは縮小処理を実現するので、処理別に専
用回路を設ける場合に比べて回路構成が簡略化でき、安
価となる利点がある。
また、画像処理装置１においては、回転及び拡大縮小
した背景画データの格納アドレスを算出して背景画デー
タを求めるようにしたので、元の背景画データを保存で
きる。従って、画像が１回転した場合において従来のよ
うに各回転時の計算誤差が累積して元の背景画と異なる
位置に表示されることや、背景画の形状が元の背景画か
ら変形するということがない。
なお、以上の実施例では、背景画を回転及び拡大縮小
させて表示させる画像処理装置１について述べている
が、これに限らず、回転処理、及び拡大縮小処理のうち
少なくともいずれか１つの処理を行うように構成しても
よい。このとき、背景画アドレス制御回路24の構成は変
わらず、回転処理のみの場合、上述のように、CPU2によ
って演算される定数α及びβを０とし、また、拡大縮小
処理のみの場合、CPU2によって演算される定数γを０と
すればよい。
また、実施例ではキャラクタ方式の画像処理装置につ
いて述べているが、これに限らず、本発明は、VRAMエリ
ア50に対応して色データを有するVRAMを用いてドット単
位でアドレス指定して色データを得るいわゆるドットマ
ップ方式の画像処理装置に適用可能であることはいうま
でもない。
［発明の効果］ この発明によれば、画像表示方式としてキャラクタ方
式を用いた画像処理装置が、回転前と回転後で元の背景
画像が変形することなく、全く同じ形状の背景画像を表
示できる。また、背景画像の回転及び／又は拡大縮小処
理をCPUの負担なく高速に実現でき、元の画像の変形も
生じない。
【図面の簡単な説明】
第１図は本発明の一実施例であるテレビゲーム装置のブ
ロック図である。 第２図はVRAM7内に格納される背景画データのうちVRAM
エリアと表示画像エリアとの関係を示す図解図である。 第３図は第２図のVRAMエリア内の位置を示す座標x,yの
ビット構成を示す図である。 第４図はVRAMのメモリマップを示す図である。 第５図は第１図のVRAMにおいて格納される背景画の色デ
ータの格納状況を示す図である。 第６図は第１図のVRAM内の背景画キャラクタエリア及び
背景画スクリーンエリアにおけるアドレス及びデータの
ビット構成を示す図である。 第７図は背景画の回転及び拡大縮小処理の原理を説明す
るための図である。 第８図は背景画アドレス制御回路の24の詳細な回路図で
ある。 第9A図および第9B図は背景画アドレス制御回路の動作を
示すタイミングチャートである。 第10図，第11図，第12図及び第13図は背景画像データに
基づく平面的な表示例と、同じ背景画像データを用いて
拡大・回転・縮小もしくはこれらの組合せ処理した場合
の表示例を示す。 第14図は従来例のテレビゲーム装置のブロック図であ
る。 図において、１は画像処理ユニット、２は中央演算処理
装置（CPU）、３はROM、４はRAM、５はキーボード、６
は基準信号発生器、７はVRAM、８はCRTディスプレイ、2
1はCPUインターフェース回路、22は動画アドレス制御回
路、23は動画データ処理回路、24は背景画アドレス制御
回路、25は背景画データ処理回路、26は優先度制御回
路、27はVRAMインターフェース回路、28は色信号発生
器、29はNTSCエンコーダ、30はタイミング信号発生器、
31はHVカウンタを示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０９Ｇ 5/36 ５２０ Ｇ０９Ｇ 5/36 ５３０Ｆ ５３０ Ｇ０６Ｆ 15/66 ３５０ (72)発明者 西海 聡 京都府京都市東山区福稲上高松町60番地 任天堂株式会社内 審査官 片岡 栄一 (56)参考文献 特開 平１−280563（ＪＰ，Ａ) 特開 平１−94388（ＪＰ，Ａ) 特開 昭60−214083（ＪＰ，Ａ) 特開 昭60−217386（ＪＰ，Ａ) 特開 昭61−208579（ＪＰ，Ａ) 特開 昭58−106592（ＪＰ，Ａ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】水平方向および垂直方向にそれぞれ複数の
    画素で構成される表示画面を有する表示手段に静止画像
    を表示する画像処理装置であって、 前記表示画面上の前記水平方向および前記垂直方向の位
    置を表す第１の位置データを発生するための位置データ
    発生手段、 前記静止画像の回転のためのパラメータデータを与える
    ためのパラメータデータ付与手段、 前記第１の位置データおよび前記パラメータデータに基
    づいて前記回転に関連した前記表示画面上の第２の位置
    データを演算する位置データ演算手段、 それぞれが複数の画素からなる複数のキャラクタを表す
    キャラクタデータを記憶するための第１の記憶手段、 前記キャラクタが表示されるべき前記表示画面上の位置
    に対応して、表示すべき複数のキャラクタ毎にキャラク
    タコードを記憶するための第２の記憶手段、 前記位置データ演算手段によって演算された前記第２の
    位置データに基づいて前記第２の記憶手段から前記キャ
    ラクタコードを読み出すための第１の読出手段、 前記第１の読出手段によって読み出されたキャラクタコ
    ードおよび前記第２の位置データに基づいて、前記第１
    の記憶手段から前記キャラクタデータを構成する画素の
    うち前記第１の位置データによって指定される前記表示
    画面上の表示位置に表示されるべき画素データを優先的
    に読み出すための第２の読出手段、および 前記第２の読出手段によって読み出された前記画素デー
    タに基づいて映像信号を発生する映像信号発生手段を備
    える、画像処理装置。
  2. 【請求項２】前記パラメータ付与手段はパラメータデー
    タ（A,B,CおよびＤ）を発生し、そして前記位置データ
    発生手段は前記表示画面上の前記第１の位置データ
    （x1,y1）を発生し、 前記位置データ演算手段は、少なくとも前記回転のため
    の中心座標データ（x0,y0）を発生する中心座標データ
    発生手段を含み、かつ前記パラメータデータ（A,B,C,
    D），前記第１の位置データ（x1,y1）および前記中心座
    標データ（x0,y0）に基づいて、 式に従ってマトリクス演算（但し、前記水平方向の拡大
    または縮小のための倍率をαとし、前記垂直方向の拡大
    または縮小のための倍率をβとし、回転されるべき角度
    をγとしたときＡ＝1/α・cosγ,B＝1/α・sinγ,C＝−
    1/β・sinγ,D＝1/β・cosγとする）を実行して少なく
    とも前記回転に関連した前記表示画面上の画素の前記第
    ２の位置データ（x2,y2）を算出するマトリクス演算手
    段を含む、請求項第１項記載の画像処理装置。
  3. 【請求項３】前記位置データ発生手段は、前記水平方向
    および前記垂直方向のオフセットデータをHPおよびVPと
    し、かつ前記表示画面上の前記画素の前記水平方向およ
    び前記垂直方向の位置データをHCおよびVCとしたとき、 x1＝HP＋HC y1＝VP＋VC 式で表される演算を行って前記第１の位置データ（x1,y
    1）を発生する手段を含む、請求項２項記載の画像処理
    装置。
  4. 【請求項４】前記演算手段は、 x2＝Ａ（HP−x0）＋Ｂ（VP＋y0）＋x0＋Ａ・HC＋Ｂ・VC y2＝Ｃ（HP−x0）＋Ｄ（VP＋y0）＋x0＋Ｃ・HC＋Ｄ・VC 式に従って前記第２の位置データ（x2,y2）を演算する
    手段を含む、請求項３項記載の画像処理装置。
  5. 【請求項５】前記表示手段はラスタスキャンディスプレ
    イを含み、前記演算手段は前記ラスタスキャンディスプ
    レイの水平帰線期間中に次の水平走査期間に必要な前記
    マトリクス演算の一部を実行し、前記次の水平走査期間
    に各画素毎に前記マトリクス演算の残りの部分を実行す
    る、請求項２項記載の画像処理装置。
  6. 【請求項６】前記第１の記憶手段は、前記ラスタスキャ
    ンディスプレイの表示画面サイズよりも大きな記憶エリ
    アを含み、 前記データ発生手段は、前記第１の記憶手段に記憶され
    ているキャラクタのうち、表示されるべきキャラクタの
    キャラクタデータを指定するデータを発生するための手
    段を含む、請求項５項記載の画像処理装置。
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