JPS62264344A - アドレス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、たとえば画像処理＠置等において、画像メ
モリに与えるアドレスの制御を行うアドレス制ｔｌｌｌ
ｌに関する。

（従来の技術） 従来、画像編集装置としては、複写機、ファクシミリ、
ワープロ、電子ファイル装置等の文書あるいは画像を扱
う＠置に、編集処理用のメモリとブＯグラムを増設した
ものが多かった。しかし、これらの装置において、画像
の切抜き、貼付、移動、合成、回転、拡大、縮小等の４
集処理を高速に行うためには、メモリ内の画像を二次元
的にアクセスして処理する必要がある。すなわち、編集
対像となる画像は、はとんどが二次元の領域（たとえば
矩形領域）内のものを扱うために、メモリ内においても
二次元領域内の画像として処理できる方が効率が良く、
高速処理も可能である。この場合、二次元領域のＸ座標
とＹ座標に相当するＸアドレスとＹアドレスをメモリの
下位アドレスおよび上位アドレスとして一次元アドレス
でメモリに与えている。たとえば、第３０図（ａ）に示
すように、２１１　Ｘ２１２　　（２０４８ドツト×４
０９６ドツト）のメモリ空間は、通常８ビツトまたは１
６ビツト等の単位で第３０図（ｂ）に示すように、−次
元的に連続したメモリ空間を構成する。この場合、アド
レスをピットアドレスとすると、Ａｌ〜Ａｏ　（Ａｏが
ＬＳＢ側）をＸアドレス、Ａ２２〜Ａ１１（Ａ２２がＭ
ＳＢＩＪＩ）をＹアドレスとして、Ａ２２〜Ａｏをメモ
リに与えれば良い。

このようなメモリ空間において、第３０図（Ｃ）に示す
ような、１７２８ドツトＸ２４００ドツト（たとえば８
ドツト／ｍｍのＡ４サイズの画像）の画像をメモリに記
憶させると、実際には第３０図（ｄ）に示すように、連
続するメモリ空間の一部分を離散的に専有した形で使用
することになり、メモリの使用効率が劣化するという問
題があった。

また、計算アドレスの計算時の誤差が生じ易いという欠
点があったー また、二次元領域のアドレスを生成するために、フライ
バック量（−走査終了後に戻る口）を与えている。すな
わち、−走査終了し、次の走査開始アドレスの演算パラ
メータとして、フライバック量を使用している。このた
め、演算誤差により、精度の良い、二次元領域アクセス
が不可能であった。

また、スキャナあるいはプリンタなどの同期形のＩ１０
モジュールは、ライン同期をとりながらメモリにアクセ
スするが、ラインバッファなどを設けて対応しており、
回路規模、処理時間等が増大するという欠点を有してい
た。

（発明が解決しようとする問題点） この発明は、上記したように、連続するメモリ空間の一
部分を離散的に専有した形で使用し、メモリの使用効率
が劣化するという欠点、および計算アドレスの計算時の
誤差が生じ易いという欠点を除去するもので、画像メモ
リのアドレスを二次元的に計算することができ、任意サ
イズの二次元領域に対応した連続的なメモリ空間を構成
することができ、さらに計算誤差の少ないアドレス制御
回路を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明のアドレス制御装置は、主走査方向の走査幅を
格納する主走査レジスタ、アドレス計算の開始アドレス
を格納する開始アドレスレジスタ、主走査方向のアドレ
ス増分値を格納する主走査増分レジスタ、副走査方向の
アドレス増分値を格納する副走査増分レジスタ、主走査
方向の繰返し回数を格納する主走査繰返しレジスタ、任
意の領域を指定するアドレスを格納する領域アドレスレ
ジスタ、アドレスの計算モードを格納する計算モードレ
ジスタ、および上記レジスタ群に格納されているパラメ
ータに応じて任意のアドレスを計算するアドレス計算回
路から構成されるものである。

（作用） この発明は、主走査方向の走査幅を格納する主走査レジ
スタ、アドレス計算の開始アドレスを格納する開始アド
レスレジスタ、主走査方向のアドレス増分値を格納する
主走査増分レジスタ、副走査方向のアドレス増分値を格
納する副走査増分レジスタ、主走査方向の繰返し回数を
格納する主走査繰返しレジスタ、任意の領域を指定する
アドレスを格納する領域アドレスレジスタ、およびアド
レスの計算モードを格納する計算モードレジスタを股１
プ、上記レジスタ群に格納されているパラメータに応じ
て任意のアドレスを計算するようにしたものである。

（実施例） 以下、この発明の一実施例について図面を参照して説明
する。

第３図はこの発明に係わる画ａ処理装置としての画像情
報鴇集装野を示すものである。すなわち、１１は主制御
Ｉ装置であり、各種制御を行うＣＰＵ１２、メインメモ
リ１３、Ａ４サイズの原稿数頁分の画像情報に対応する
記憶容量を有するページメモリ１４、画像情報の圧縮（
冗長度を少なくする）および伸長（少なくされた冗長度
を元に戻す）を行う圧縮・伸長回路１５、文字あるいは
記号などのパターン情報が格納されたパターンジェネレ
ータ１６、表示メモリ１７ａを有する表示用インターフ
ェース１７、アドレス１ＩｌＩＩｌ装置としてのアドレ
ス発生器１８および画像情報の拡大、縮小を行う拡大・
縮小回路３０などから構成されている。

上記アドレス発生器１８は、上記ページメモリ１４およ
び表示用インターフェース１７内の表示メモリ１７ａの
アクセス制御を行う、つまり読出しアドレス、あるいは
霞込みアドレスをページメモリ１４に出力し、ページメ
モリ１４の読出しアドレスに対応する書込みアドレスを
表示用インターフェイス１７に出力するものである。ま
た、上記アドレス発生器１８は、ページメモリ１４ある
いは表示メモリ１７ａをＣＰＬＪ１２のメモリとして用
いる場合に、ＣＰＩＪ１２からの読出し、書込アドレス
をページメモリ１４あるいは表示メモリ１７ａへ出力（
スルー）するものである。

２０はたとえば二次元走査装置（たとえばスキャナ）で
、原稿（文書）を２１上をレーザビーム光で二次元走査
することにより、上記原稿２１上の画像情報に応じた電
気信号を得るものである。−２２は光デイスク装置で、
上記二次元走査装Ｕ２０で読取られて上記主制御ａｉｆ
ｆ１１を介して供給される画像情報などを光ディスク１
９に順次記憶するものである。

一方、２３はキーボードで、画像情報に対応する固有の
検索コードおよび各種動作指令などを入力するためのも
のである。２４は出力＠置たとえば表示部であるところ
の陰極線管表示装置（以下ＣＲＴディスプレイ装置と称
する）で二次元走査装置２０で読取られて主制御装置１
１を介して供給される画像情報あるいは光デイスク装置
２２がら読出されて主制御装置１１を介して供給される
画像情報などを表示するものであり、主制御装置７１に
おける表示用インターフェース１７とで大きな意味の画
像情報表示装置を構成している。

２５は記録装置（たとえばプリンタ）で、二次元走査装
置２０で読取られて主制御装置１１を介して供給される
画像情報あるいは光デイスク装置２２から読出されて主
制御装置１１を介して供給される画像情報などをハード
コピー２６として出力するものである。２７は磁気ディ
スク装置で、上記キーボード２３により入力された検索
コードとこの検索コードに対応する１件分の画像情報の
サイズと画一情報が記憶される光デイスク１９上の記憶
アドレスからなる検索データを磁気ディスク２８に１注
分の画像情報ごとに記憶するものである。

また、２９はポインティング装置であり、たとえばＣＲ
Ｔディスプレイ装置２４上のカーソルを上下方向、左右
方向に任意に移動し、所望の位置で指示を与えることに
より、そのカーソルが位置している表示内容（たとえば
、種々のモード、纒簗画象、切り張りのｉ！囲および前
記各アイコン等）を選択するマウス、あるいはＣＲＴデ
ィスプレイ装ＷＩ２４の表示内容（たとえば、種々のモ
ード、編東画像、切り張りの範囲および前記各アイコン
等）と同一のタブレットで選択するものである。

上記検索データは、複数の検索キーからなる検索コード
（画像名）と、この検索コードに対応する画一情報の光
ディスク１９における画像格納先頭トラックアドレス、
画像格納先頭セクタアドレス、画像記憶セクタ数（画像
の長さ）とがらなっている。

上記アドレス発生器１８は、第１図および第２図に示す
ように、構成されている。すなわち、パラメータレジス
タ群３１は、アドレス計鋒を行うための種々のパラメー
タを個々に格納するレジスタ群（２０ａＡ）からなり、
レジスタヘセットするためのデータ（Ｄ口〜Ｄ１５）が
上記ＣＰＵ１２からＩ１０バッファ３２を介して供給さ
れ、またレジスタをセレクトするための信号（ＲＡＯ〜
ＲＡ４）が上記ＣＰＬ１１２からインプットバッフ？３
３およびデコーダ３４を介して供給されるようになって
いる。上記パラメータとしては、動作モード（ＯＰＭＤ
　：　８ビツト）、動作コマンド（ＯＰＣＤ　：　８ピ
ツト）、主走査方向の１走査内のアドレス計算回数を示
す主走査繰返し数（ＭＮ　：１３ビツト）、副走査方向
の１走査内のアドレス計算回数を示す副走査繰返しＩ！
（ＳＮ：１３ビツト）、アドレス計算ＷＡ域のＸ方向の
走査幅を示すＸ方向走査幅（ＸＷ　：　１１ビツト）、
アドレス計算の開始アドレスを示すスタートアドレス（
ＸＳＴＡ、ＹＳＴＡ　：　１４ピツト）、主走査方向の
１回毎のアドレス増分を示す主走査ステップ数（ＭＤＸ
、ＭＤＹ　：　１４ピツト）、副走査方向の１回毎のア
ドレス増分を示す副走査ステップ数（ＳＤＸ、ＳＤＹ　
：　１４ピツト）、クリッピングｆＩＡｉ＋１のアドレ
スを示すクリッピングアドレス（ＣＸ　Ｉ、ＣＹ　Ｌ　
ＣＸＥ、ＣＹＥ、ＣＭＯＤ　：１３ビツト〉、方向コー
ドとステップ数からなる方向コードデータ（ＮＡ　：　
１６ピツト）からなっている。上記動作コマンド０ＰＣ
Ｄは、アドレス計算を可とするイネーブル信号（ＡＧＥ
ＮＢ）、アドレス計算の繰返しを指示する再計算信号（
ＲＰＴ）　、各パラメータのおよび内部回路のクリアを
指示する信号とから構成されている。

上記各パラメータの概念は、第４図に示すようになって
いる。ただし、Ｘ方向走査幅ＸＷ：ｘｗ、スタートアド
レスＳＴＡ：Ｘ５ｔａ、　ｙＳｔａ、主走査ステップ数
ＭＤ　：ｍｄｘ、ｍｄｙ、副走査ステップ数ｓｏ：５ｃ
ｉｘ、ｓｄｙ、主走査繰返し数ＭＮ：ｍｎ、副走査繰返
Ｌｌｌ［ＳＮ：Ｓｎ、りＩＪッピングアドレスＣＩ、Ｃ
Ｅ：ｃｘｉ、ｃｙｉ。

ｃｘｅ、ｃｙｅとなり、主走査はＰ口→Ｐ１で行われ、
副走査はＰＯ→Ｐ２で行われる。上記Ｐａの座標は（ｘ
ｓｔａ％ｙｓｔａ）で表わされ、Ｐｌの座標は（ｘｓｔ
ａ＋　（ｍｄｘ）ｘ　（ｍｎ）、￥Ｓｔａ＋（ｍｄｙ）
ｘ　（ｍｎ））で表わされ、Ｐ２の座標は（ＸＳｔａ＋
（ＳｄＸ）Ｘ　（Ｓｎ）、ｙｓｔａ＋　（ｓｄｙ）ｘ　
（Ｓｎ））で表わされるようになっている。

上記パラメータレジスタ群３１がら出力される動作コマ
ンド０ＰＣＤはタイミングコントローラ３５に供給され
る。このタイミングコントローラ３５は供給される動作
コマンド０ＰＣＤに応じて全体を制御するタイミング信
号（ＭＣＬＫ。

５ＣＬＫ、ＡＣＬＫ、・・・）を出力するものである。

また、上記パラメータレジスタ群３１から出力される主
走査繰返し数ＭＮはメインカウンタ３６に供給される。

これにより、メインカウンタ３６は主走査の繰返し回数
をカウントするようになっている。上記パラメータレジ
スタ群３１から出力される副走査繰返し数ＳＮはサブカ
ウンタ３７に供給される。これにより、サブカウンタ３
７は主走査の繰返し回教をカウントするようになってい
る。

上記メインカウンタ３６、サブカウンタ３７の出力はラ
インステータス回路３８に供給される。このラインステ
ータス回路３８は、供給されるカウント値に応じて第２
２図に示すような、主走査終了（８号（ＭＳＥＮＤ）、
副走査ライン終了信号（ＳＳＥＮＤ）　、アドレス生成
終了信号（ＡＧＥＮＤ）を出力するものである。これら
の信号はアウトプットバッファ６１を介して上記表示メ
モリ１７ａに出力される。上記メインカウンタ３６、サ
ブカウンタ３７およびラインステータス回路３８によっ
てライン制御部７１が構成されている。

また、上記パラメータレジスタ群３１がら出力されるＸ
方向のパラメータのスタートアドレスＸ５ＴＡ、主走査
ステップ数ＭＤＸ１副走査ステップ数ＳＯＸ、および上
記タイミングコントローラ３５からのクロックがＸアド
レス発生部３９に供給される。このＸアドレス発生部３
９は、供給されるパラメータどクロックとに応じて演算
を行うことにより、Ｘ方向のアドレス（Ｘアドレス）を
計算し、二次元アドレスを算出するものである。

上記Ｘアドレス発生部３９の小数部の出力つまりアドレ
ス信号（ＡＸＦ１２〜ＡＸＦ９）はアウトプットバッフ
ァ４０を介して上記表示メモリ１７ａに出力される。

さらに、上記パラメータレジスタ群３１がら出力される
Ｙ方向のパラメータのスタートアドレスＹＳＴＡ、主走
査ステップ数Ｍ　Ｄ　Ｙ、副走査ステツブ数ＳＯＹ、お
よび上記タイミングコントローラ３５からのクロックが
Ｙアドレス発生部４１に供給される。このＹアドレス発
生部４１は、供給されるパラメータとクロックとに応じ
て演算を行うことにより、Ｙ方向のアドレス（Ｙアドレ
ス）を計専し、二次元アドレスを算出するものである。

上記Ｙアドレス発生部４１の小数部の出力つまりアドレ
ス信号（ＡＹＦ１２〜ＡＹＦ９）はアウトプットバッフ
７４２を介して上記表示メモリ１７ａに出力される。

上記Ｘ、Ｙアドレス発生部３９．４１の整数部および少
数部の出力は、それぞれ四捨五入回路４３．４４に供給
される。これらの四捨五入回路４３．４４は、上記パラ
メータによって設定された桁数の四捨五入処理を行うも
のである。上記四捨五入回路４３の出力つまりアドレス
信号（ＡＸｏ〜ＡＸ３　）はアウトプットバッファ４５
を介して上記表示メモリ１７ａに供給され、上記四捨五
入回路４４の出力つまりアドレス信号（ＡＹａ〜ＡＹ！
　＞はアウトプットバッフ７４６を介して上記表示メモ
リ１７ａに供給される。上記Ｘ、Ｙアドレス発生部３９
．４１および四捨五入回路４３．４４によってアドレス
計算回路７３が構成されている。

上Ｘａ　各７　ｔ’　レス信号（ＡＸＦｌ　２〜ＡＸＦ
９、ＡＹＦＩ　２〜ＡＹＦ９、ＡＸａ　〜ＡＸ！　、Ａ
Ｙａ〜ＡＹ３　）は、拡大縮小等に利用されるようにな
っている。

上記狸捨五入回路４３．４４の出力および上記パラメー
タレジスタ群３１から出力されるＸ方向走査幅ＸＷはア
ドレス変換部４７に供給される。

このアドレス変換部４７は、供給されるアドレス計算回
路３９．４１で計算された二次元アドレスをＸ方向走査
幅ＸＷの値を用いて ＦＡ−ＸＷｘＹ＋ＸＪという演算を行って二次元から一
次元へ変換するものであり、乗算回路群と加算回路群か
ら構成されている。上記アドレス変換部４７の出力は選
択回路４８に供給される。

また、上記選択回路４８には、上記ＣＰＬＪ１２からの
アドレス信号（ＣＡＯ−ＣＡ　２５　）がインプットバ
ッラア４９を介して供給されている。上記選択回路４８
は、上記アドレス変換部４７からの演算結果をそのまま
出力するか、あるいはＣＰＬＪ１２から供給されるアド
レス信号を出力するかを選択するものである。上記選択
回路４８からのアドレス信号（ＡＯ〜Ａ２５）は７ウト
プツトバツフ？５ｏを介して上記表示メモリ１７ａに出
力される。

また、上記パラメータレジスタ群３１から出力されるク
リッピングアドレスＣＸＩ、ＣＹＩ、ＣＸＥ、ＣＹＥ、
ＣＭＯＤはクリッピングコントローラ５１に供給される
。このクリッピングコントローラ５１には、上記四捨五
入回路４３．４４からのＸアドレス、Ｙアドレスとが供
給されている。上記クリッピングコントローラ５１は、
供給されるクリッピングアドレスＣＸＩ、ＣＹＩ、ＣＸ
Ｅ、ＣＹＥで設定されたクリッピング領域パラメータと
Ｘ％Ｙアドレスを比較し、指定領域の内外、右端、左端
を判定するものであり、この判定結果に応じて指定領域
（クリッピング領域）の内外、右端、左端それぞれを示
すウィンドウ信号（ＷＮＤ）、左エツジウィンドウ信号 （ＬＷＮＤ）、右エツジウィンドウ信号（ＲＷＮＤ）は
クリッピングステータス５２、およびアウトプットバッ
ファ５３を介して上記表示メモリ１７ａに出力される。

上記クリッピングコントローラ５１、クリッピングステ
ータス５２、およびアウトプットバッフ？５３によって
クリッピングＩＩＪｔｌＯ部７２が構成されている。

また、上記ＣＰＵ１２．から供給されるレジスタ１込信
号＜ＷＲ）、レジスタ読出信号（ＲＤ）はインターフェ
イス６２を介してパラメータレジスタ群３１に供給され
ている。

また、上記各アウトプットバッファ４ｏ・・・には、表
示メモリ１７ａからアドレス出力イネーブル信号（ＯＥ
）が供給されるようになっている。

アドレス制御に必要なパラメータは入出力データ信号と
してＩ１０バッファ３２を介してパラメータレジスタ群
３１に順次供給される。これによリ、パラメータレジス
タ群３１はデコーダ３４から供給されるレジスタアドレ
ス信号（ＲＡＯ〜ＲＡ４）で指定されるレジスタに、各
パラメータがレジスタ書込信号（ＷＲ）に同期してセッ
トされるようになっている。このとき、セットしなかっ
たパラメータは以前にセットされていたパラメータを再
び使用する。

次に、各部の信号の流れについて、第２５因に示すフロ
ーチャートを参照しつつ説明する。まず、最初に、パラ
メータレジスタ群３１、あるいは各バッファ等の初期化
を行う。次に、動作モードの指定を行う。この動作モー
ドの指定としては、アドレスの生成子−ド、出力アドレ
スの選択モードの指定、クリッピングのモード指定、四
捨五入モードの指定を行う。次に、アドレス発生部１８
で計算するアドレスのパラメータのセットを行う。

このパラメータは上述したものであり、必要なパラメー
タのみをセットすれば良い。このようにして、各種パラ
メータのセットが終わると、アドレス計算開始のコマン
ドをセットする。このセットされたパラメータにより、
Ｘアドレス発生部３９のスタートアドレスに対して四捨
五入回路４３で四捨五入処理を行い、Ｘアドレスを生成
する。また、Ｙアドレス発生部４１のスタートアドレス
に対して四捨五入回路４４で四捨五入処理を行い、Ｙア
ドレスを生成する。この生成後、二次元アドレスの出力
が指定されている場合、アウトプットバッフ？４５．４
６を介してアドレス信号（ＡＸａ　〜ＡＸ３、ＡＹｏ　
−ＡＹ！　＞を表示メモリ１７ａに出力する。また、１
次元アドレスの出力が指定されている場合、アドレス変
換部４７で上記四捨五入回路４３．４４からのＸアドレ
ス、Ｙアドレスを１次元アドレスに変換した後、選択回
路４８、およびアウトプットバッファ５ｏを介してアド
レス信号（ＡＯ−Ａ２５）を表示メモリ１７ａに出力す
る。

また、上記四捨五入回路４３．４４がらのＸアドレス、
Ｙアドレスはクリッピングコントローラ５１に供給され
ている。これにより、クリッピングコント０−５５１は
、上記パラメータレジスタ群３１から供給されるクリッ
ピングアドレスＣＸ　Ｉ、ＣＹ　Ｌ　ＣＸＥ、ＣＹＥで
設定されたクリッピング領域を表わすアドレスと上記四
捨五入回路４３．４４からのＸ、Ｙアドレスとを比較し
、指定ｗＡ域の内外、右端、左端を判定する。この判定
の結果、指定領域の内外、右端、左端それぞれを示すウ
ィンドウ信号（ＷＮＤ）、左エツジウィンドウ信号（Ｌ
ＷＮＤ）、右エツジウィンドウ信号（Ｒ〜ＶＮＤ）はク
リッピングステータス５２、およびアウトプットバッフ
ァ５３を介して上記表示メモリ１７ａに出力される。

上記クリッピングモード時、第８図および第２１図に示
すクリッピング領域に対応して、ウィンドウ信号＜ＷＮ
Ｄ）、左エツジウィンドウ信号（ＬＷＮＤ）、右エツジ
ウィンドウ信号（ＲＷＮＤ）が出力される。

次に、各動作タイミングについて説明する。

すなわち、上記ＣＰＵ１２からのレジスタ書込信号ＷＲ
がＣＰＵインターフェース６２を介してパラメータレジ
スタ群３１、Ｉ１０バッファ３２、およびタイミングコ
ントローラ３５に供給された場合、上記レジスタ書込信
号ＷＲの立ち上がり時、上記ＣＰＬＪ　１２からインプ
ットバッファ３３およびデコーダ３４を介して供給され
るレジストアドレス信号ＲＡａ〜ＲＡ４により選択され
るレジスタに、上記ＣＰＵ１２からＩ１０バッファ３２
を介して供給されるパラメータあるいはコマンドとして
の入出力データ信号Ｄｏ　＝Ｄｔ　ｓが記憶される。こ
れにより、パラメータ、コマンドの書込みは第５図に示
すようなタイミングで行われる。この結果、たとえば、
第４図に示す各種パラメータ、コマンドがパラメータレ
ジスタ群３１に設定される。

また、上記ＣＰＵ　１２からのレジスタ読出信号ＲＤが
ＣＰＬＪインターフェース６２を介してパラメータレジ
スタ群３１、Ｉ／′０バッファ３２、およびタイミング
コンｌ−０−ラ３５に供給された場合、上記レジスタ続
出信号ＲＤの立ち上がり時、上記ＣＰＵ１２からインプ
ットバッフ？３３およびデコーダ３４を介して供給され
るレジストアドレス信号ＲＡｏ〜ＲＡ４により選択され
るレジスタのステータスが、上記Ｉ１０バッファ３２を
介してＣＰＵ１２に出力される。これにより、ＣＰＵ１
２によりステータスの読出しは第６図に示すようなタイ
ミングで行われる。

そして、上記のようにして各種のパラメータがパラメー
タレジスタ群３１に記憶された状態において、ＣＰＵ１
からの命令コマンドがパラメータレジスタ群３１に供給
される。すると、この命令コマンド内のイネーブル信号
ＡＧＥＮＤがタイミングコントローラ３５に供給される
。これにより、タイミングコントローラ３５は、種々の
クロックを発生し、アドレスクロックＡＣＬＫを順次−
Ｘアドレス発生部３９、Ｘアドレス発生部４１に出力す
る。この結果、Ｘアドレス発生部３９は供給されるスタ
ートアドレス「ｘｓｔａＪをＸアドレスとして出力する
。また、Ｙアドレス発生部４１は供給されるスタートア
ドレスｒＹｓｔａＪをＹアドレスとして出力する。

したがって、上記Ｘアドレス発生部３９からのＸアドレ
スは四捨五入回路４３で四捨五入された後、アドレス変
換部４７に供給される。また、上記Ｙアト１発生土部４
１がらのＹアドレスは四捨五入回路４４で四楠五入され
た後、アドレス変換部４７に供給される。　すると、ア
ドレス変換部４７は、供給されるＸ、Ｙアドレスを一次
元のアドレス信号（ＢＡＯ−ＢＡ２５）に変換し、選択
回路４８を介して供給する。これにより、アウトプット
バッファ５ｏがら出力されるアドレス信号ＡＯ〜Ａ２５
は表示メモリ１７ａに供給される。

また、上記アドレスクロックＡＣＬＫの立上がりに応じ
て、Ｘアドレス発生部３９は供給されるパラメータに応
じて演算を行うことにより、Ｘ方向のアドレス（Ｘアド
レス）を計算し、二次元アドレスを算出する。たとえば
、走査アドレスとしてＰＯ＋１ステップの主走査方向の
アドレスｒｘｓｔａ＋ｍｄｘＪを算出する。また、Ｙア
ドレス発生部４１は供給されるパラメータに応じて演算
を行うことにより、Ｙ方向のアドレス（Ｙアドレス）を
計算し、二次元アドレスを算出する。

たとえば、走査アドレスとしてＰａ＋１ステツプのＤＩ
走査方向のアドレスｒｙｓｔａ＋ｍｄｙＪを算出する。

したがって、上記Ｘアドレス発生部３９からのＸアドレ
スは四捨五入回路４３で四捨五入された後、アドレス変
換部４７に供給される。また、上記Ｙアト１発生土部４
１からのＹアドレスは四捨五入回路４４で四捨五入され
た後、アドレス変換部４７に供給される。

すると、アドレス変換部４７は、供給されるＸ、Ｙアド
レスを一次元のアドレス信＠　（ＢＡＯ〜ＢＡ２５）に
変換し、選択回路４８を介して供給する。これにより、
アウトプットバッファ５０から出力されるアドレス信号
ＡＯ〜Ａ２５は表示メモリ１７ａに供給される。

また、上記アドレスクロックＡＣＬＫの立上がりに応じ
て、メインカウンタ３６がカウントアツプされる。

以後、アドレスクロックＡＣＬＫの立上がりに応じて、
上記同様な演算が行われ、主走査ステップを１ステップ
分ずつ進めてアドレス信号が順次出力される。すなわち
、Ｘアドレスとしてｒｘｓｔａ＋２ｍｄｘ、ｘｓｔａ＋
３ｍｄｘ、−Ｊが順次出力され、Ｙアドレスとして ｒｙｓｔａ＋２ｍｄｙ、ｙｓｔａ＋３ｍｃｔｙ、−Ｊが
順次出力される。

なお、上記のようなアドレス制御は、第７図に示すよう
なタイミングで行われる。

そして、上記アドレスがＰｌまで進んだ時、ラインステ
ータス回路３８からの主走査終了信号ＭＳＥＮＤがアウ
トプットバッファ６１を介してＣＰＵ１２に出力される
。すると、タイミングコントローラ３５は、次のライン
に対応するクロックをＸアドレス発生部３９、Ｘアドレ
ス発生部４１に出力する。この結果、上記アドレスクロ
ック、へＣＬＫの立上がりに応じて、Ｘアドレス発生部
３９は供給されるパラメータに応じて演算を行うことに
より、Ｘ方向のアドレス（Ｘアドレス）を計棹し、二次
元アドレスを算出する。たとえば、走査アドレスとして
ＰＧがら１ステップ分副走査方向に移動したＰＧ　−の
主走査方向のアドレス［ｘｓｔａ＋５ｃｉｘ４を算出す
る。また、Ｙアビ９２発生部４１は供給されるパラメー
タに応じて演算を行うことにより、Ｙ方向のアドレス（
Ｙアドレス）を計篩し、二次元アドレスを算出する。

たとえば、走査アドレスとしてＰＯ＋１ステップの副走
査方向のアドレスｒｙｓｔａ＋５ｄｙＪを算出する。こ
のとき上記アへレスクロック八ＣＬＫの立上がりに応じ
て、サブカウンタ３７がカウントアツプされる。

そして、上記Ｘアドレス発生部３９力翫らのＸアドレス
は四捨五入回路４３で四捨五入された後、アドレス変換
部４７に供給される。また、上記Ｙアト９発生土部４１
からのＹアドレスは四捨五入回路４４で四捨五入された
後、アドレス変換部４７に供給される。すると、アドレ
ス変換部４７は、供給されるＸ、Ｙアドレスを一次元の
アドレス信号（ＢＡＯ〜ＢＡ２５）に変換し、選択回路
４８を介して供給する。これにより、アウトプットバッ
フ７５０から出力されるアドレス信号ＡＯ〜Ａ２５は表
示メモリ１７ａに供給される。

また、上記アドレスクロックＡＣＬＫの立上がりに応じ
て、メインカウンタ３６がカウントアツプされる。

以後、アドレスクロックＡＣＬＫの立上がりに応じて、
上記同様な演算が行われ、主走査ステップを１ステップ
分ずつ進んだアドレス信号が順次出力される。

そして、上記アドレスがＰ１′まで進んだ後、次のアド
レスクロックＡＣＬＫの立上がりに応じて、Ｘアドレス
発生部３９、Ｙアビ９２発生部４１から、走査アドレス
としてＰｌから２ステップ分副走査方向に移動したｒｘ
ｓｔａ＋２ｓｄｘＪ、１”ｙｓｔａ＋２ｓｄｙＪが出力
される。

以後、上記と同様な動作が繰り返えされる。

このようにして、第１９図に示すように、四辺形（矩形
）の制御アドレスを順次出力するようになっている。こ
の場合、斜めの線を描く際、そのアドレス指定が第２０
図に示すように、常に一番近いアドレスを取ることがで
き、そのアドレス制御に対応した画像表示が自然なもの
となる。

また、上記アドレス指定が行われている状態において、
第４図に示すような、クリッピングアドレス（ｃｘｉ、
ｃｙｉ）、（ＣＸｅ、Ｃｙｅ）が設定されるでいるもの
とする。この場合、四捨五入回路４３．４４から出力さ
れるＸアドレス、Ｙアドレスとがクリッピングコントロ
ーラ５１に供給されている。これにより、クリッピング
コントローラ５１でＸアドレス、Ｙアドレスとクリツビ
’、’り７トＬ／ス（ｃｘｉ、ｃｙｉ）、（ｅｘｅ。

Ｃｙｅ）とが比較される。そして、Ｙアドレスがｒｃｙ
ｉＪとｒｃｙｅＪとの間で、Ｘアドレスが「ｃｘｉＪと
一致した時、アドレス計算信号ＣＣＬＫＯの立上がりに
応じて左エツジウィンドウ信号ＬＷＮＤとウィンドウ信
号ＷＮＤとをクリッピングステータス５２からアウトプ
ットメモリ５３を介して表示メモリ１７ａに出力する。

そして、次のアドレス計算信号ＣＣＬＫＯの立上がりに
応じて左エツジウィンドウ信号の出力を停止する。

また、ＹアドレスがｒｃｙｉＪとｒｃｙｅＪとの藺で、
ＸアドレスがＪｃｘｅＪと一致した時、アドレス計算信
号ＣＣＬＫＯの立上がりに応じて右エツジウィンドウ信
号ＲＷＮＤをクリッピングステータス５２からアウトプ
ットメモリ５３を介して表示メモリ１７ａに出力する。

次のアドレス計算信号ＣＣＬＫＯの立上がりに応じて右
エツジウィンドウ信号ＲＷＮＤとウィンドウ信号Ｗ　Ｎ
　Ｄの出力を停止する。上記クリッピング動作のタイミ
ングは第１７因に示すようになっている。

また、主走査終了信号ＭＳＥＮＤと副走査最終ライン信
号５ＳＥＮＤとがラインステータス回路３８から出力さ
れた際、同時にアドレス生成終了信号ＡＧＥＮＤも出力
するようになっている。この場合、第９図に示すように
、アドレス生成終了信号ＡＧＥＮＤが出力された後、再
びアドレス計算信号ＣＣＬＫＯがタイミングコントロー
ラ３５に供給されたとしても、Ｘアドレス発生部３９、
Ｙアビ９２発生部４１とはカウントアツプされず、Ｒ９
％アドレスを保持するようになっている。

また、第２３図に示すように、ある副走査ラインの主走
査の途中で二次元走査装！２０、記録装置２５あるいは
ＣＰＬ１１２等からの次ライン信号ＮＸＬＩＮがタイミ
ングコントローラ３５に供給された場合、第１０図に示
すように、副走査ステップを１ステップ分進め、主走査
ステップをそのラインのスタートアドレスに戻す、つま
りＸアドレス発生部３９のアドレス内容を対応するライ
ンの最初のアドレスに戻し、Ｙアドレス発生部４１のア
ドレス内容−を１ステップ分戻す。また、第２３図に示
すような、ある副走査ラインの主走査の途中でＣＰＵ１
２からのカレントライン信号ＣＲＬＩＮがタイミングコ
ントローラ３５に供給された場合、第１４図に示すよう
に、副走査ステップをそのままで、主走査ステップをそ
のラインのスタートアドレスに戻す。さらに、第２３図
に示すような、ある副走査ラインの主走査の途中でＣＰ
Ｕ１２からのバックライン信号ＢＫＬＩＮがタイミング
コントローラ３５に供給された場合、第１４図に示すよ
うに、副走査ステップを１ステップ分戻し、主走査ステ
ップをそのラインのスタートアドレスに戻す。

上記次ライン信号ＮＸＬＩＮ、カレントライン信号ＣＲ
ＬＩＮ、バックライン信号ＢＫＬＩＮは、符号化の伝送
エラー等が生じた際に供給されたり、あるいは二次元走
査５Ａ置２０や記録装置２５の同期信号として供給され
る信号である。

また、ある副走査ラインの主走査の途中でＣＰＬＪ１２
あるいは圧縮伸長回路１５等からアドレス計算リピート
信号ＲＰＴがタイミングコントローラ３５に供給された
場合、第１１図に示すように、主走査ステップおよび副
走査ステップをスタートアドレスに戻す、っまりＸアド
レス発生部３９、Ｙアドレス発生部４１のアドレス内容
をアドレス計算信号ＣＣＬＫＯの立上がりでスタートア
ドレス（ｘｓｔａｌｙｓｔａ）に戻す。この結果、ＣＰ
Ｕ１２からのリピートが行える。

また、ＣＰＵ１２からの命令コマンド０ＰＣＤ内にアド
レス計算リピート信号ＲＰＴが含まれている場合、その
アドレス計算リピート信号ＲＰＴはタイミングコントロ
ーラ３５に供給されている。

これにより、ライン制御部７１からアドレス生成終了信
号ＡＧＥＮＤが出力された場合、第１８図に示すように
、次のアドレス計算信号ＣＣＬＫＯの立上がりで主走査
ステップおよび副走査ステップをスタートアドレスに戻
す、つまりＸアドレス発生部３９、Ｙアドレス発生部４
１のアドレス内容をアドレス計算信号ＣＣＬＫＯの立上
がりでスタートアドレス（ｘｓｔａ、ｙｓｔａ）に戻す
。

この結果、コマンドによるリピートが行える。

また、第１３図に示すように、ＣＰＵ１２からメインメ
モリ１３へのリード信号ＭＥＭＲＯにより読出されたア
ドレス信号ＣＡＯ−ＣＡ２５がインプットバッファ４９
を介して選択回路４８に供給される。ついで、ＣＰＩＪ
１２から表示メモリー１７８へのリード信号ＰＲＤＣＯ
がタイミングコントローラ３５に供給され、タイミング
コントローラ３５から選択回路４８に選択信号が出力さ
れる。これにより、選択回路４８はインプットバッファ
４９から供給されるアドレス信号ＣＡＯ〜ＣＡ２５を、
アドレス信号ＡＯ〜Ａ２５としてアウトプットバッファ
５０を介して表示メモリ１７ａに出力する。この結果、
表示メモリ１７ａをＣＰＵスルーモードで用いることが
できる、つまり表示メモリ１７ａをＣＰＵ１２の外部メ
モリとして用いることができる。

また、上述したアドレス指定が行われている状態におい
て、ある副走査ラインの主走査の途中でＣＰＵ１２から
のアドレス計算イネーブル信号ＣＮＴＥＮＯが−Ｈ−（
ノンアクティブ）の状態でタイミングコントローラ３５
に供給された場合、第１５図に示すように、その信号が
−Ｈ′の状態で供給されている間、アドレス計算信号Ｃ
ＣＬＫＯが出力されても主走査ステップ、副走査ステッ
プを進めない、つま、すＸアドレス発生部３つ、Ｙアド
レス発生部４１のアドレス内容を変更しないようになっ
ている。このアドレス制御は、２つの表示メモリに対す
る２つのアドレス制御部が存在し、一方のメモリの内容
を他方に転送する場合にそれらを交互にステップアップ
するのに用いられるようになっている。また、間引き、
編集時に用いるようになっている。

また、上述したアドレス指定が行われている状態におい
て、ある副走査ラインの主走査の途中でＣＰＵ１２から
のアドレス出力イネーブル信号ＯＥが′Ｈ′（ノンアク
ティブ）の状態で７ウトブツトバツフ？５０、・・・に
供給された場合、第１６図に示すように、その信号が供
給されている間、アウトプットバッファ５０、・・・か
らのアドレス信号の出力を禁止するようになっている。

この場合、アドレス出力イネーブル信号ＯＥに関係なく
、アドレス計算信号ＣＣＬＫＯに応じて主走査ステップ
、副走査ステップが進む、つまりＸアドレス発生部３つ
、Ｙアドレス発生部４１のアドレス内容が変更されるよ
うになっている。このアドレス制御は、複数め表示メモ
リがＣＰｔＪ１２に対してバイブラインで接続されてい
る場合に、あらかじめステップアップし、実際の読出信
号に応じてアドレス信号を出力するものに用いられるよ
うになっている。

次に、方向コード動作モード（ＮＡモード）について説
明する。すなわち、上記ＣＰＵ１２からのレジスタ書込
信号Ｗ　ＲがＣＰＵインターフェース６２を介してパラ
メータレジスタ３１、Ｉ１０バッファ３２、およびタイ
ミングコンｉ・ローラ３５に供給された場合、上記レジ
スタ書込信号ＷＲの立ら下がり時、上記ＣＰＵ１２から
インプットバッファ３３およびデコーダ３４を介して供
給されるレジストアドレス信＠ＲＡａ〜ＲＡ４により選
択されるレジスタに、上記ＣＰＵ１２がら１１０バツフ
ア３２を介して供給されるパラメータつまり方向コード
データＮＡ（第２４図の方向コード参照）としての入出
力データ信＠Ｄｏ〜０１５が記憶される。

すると、その方向コードデータＮＡはタイミングコント
ローラ３５に供給される。これにより、タイミングコン
トローラ３５は供給される方向コード（とステップ数）
に応じたタイミング信号をＸアドレス発生部３９、Ｙア
ドレス発生部４１に出力する。この結果、Ｘアドレス発
生部３９、Ｙアドレス発生部４１で方向コード（とステ
ップ数）に応じたアドレスの計算が行われる。

たとえば、スタートアドレス ｒＸＳＴＡ、ＹＳＴＡＪから方向コードとして「０」が
供給された場合、Ｘアドレスのみを１ステップ分進め、
方向コードとして「１」が供給された場合、Ｘアドレス
を１ステップ分進め、Ｙアドレスを１ステップ分戻し、
方向コードとして「２」が供給された場合、Ｙアドレス
のみを１ステップ分戻し、方向コードとして「３」が供
給された場合、Ｘアドレス、Ｙアドレスとを１ステップ
分戻し、方向コードとして「４」が供給された場合、Ｘ
アドレスのみを１ステップ分戻し、方向コードとして「
５」が供給された場合、Ｘアドレスを１ステップ分戻し
、Ｙアドレスを１ステップ分進め、方向コードとして「
６」が供給された場合、Ｙアドレスのみを１ステップ分
進め、方向コードとして「７」が供給された場合、Ｘア
ドレス、Ｙアドレスを１ステップ分進め、方向コードと
して「８」が供給された場合、Ｘアドレス、Ｙアドレス
をそのままとしておくようになっている。

この結果、方向コードに対応して演算された、×アドレ
ス発生部３９、Ｙアドレス発生部４１のＸアドレス、Ｙ
アドレスが四捨五入回路４３．４４、アドレス変換部４
７、選択回路４８およびアウトプットバッファ５０を介
してアドレス信号ＡＯ〜Ａ２５として出力される。した
がって、上記ＮＡモードにより、第２４図に示すような
、アドレス制御が行えるようになっている。なお、上記
ＮＡモードにおけるタイミングは第１２図に示すように
なっている。

次に、この発明のアドレス発生器を２つ用いて、それぞ
れに対応するメモリの内容を転送する場合について、第
２６図に示す構成図と、第２７図に示すタイミングチャ
ートを参照しつつ説明する。

たとえばＣＰＵ８１、拡大縮小回路８２、アドレス発生
器（ＡＧＩ）８３、アドレス発生器（ＡＣ３）８４、バ
ススイッチ（ＡＤｃ）８５、ページメモリ（ＰＭ＞８６
、および表示メモリ＜ＤＭ）８７によって構成されてい
る。

この構成において、まず、アドレス発生器８３からのソ
ースのスタートアドレス（ＰＡＯ〜ＰＡ２５）および拡
大縮小回路８２からのリード信号（ＰＲＤＣ）がページ
メモリ８６に供給される。これにより、ページメモリ８
６の対応する記憶内容（ＰＤＯ〜ＰＤ１５）が読出され
、ページメモリ８６からの応答信号（ＰＡＣＫ）により
拡大縮小回路８２がそのデータ（ＰＤＯ−ＰＤＩ　５）
を読込み、一時記憶する。このとき、上記アドレス発生
器８３は拡大縮小回路８２からのアドレス選択信号（Ａ
ＤＲ３Ｉ［）のソース選択状態によりアドレス発生器（
ＡＧＩ　）８３を１ステップ分アドレスの内容を進める
。

ついで、アドレス発生器８４からテストネーションのス
タートアドレス（ＤＡＯ−ＤＡ２５）が表示メモリ８７
に供給され、拡大縮小回路８２からバススイッチ８５を
介してライト信号（ＰＷＴＣ）およびデータ（ＰＤＯ〜
ＰＤ１５）が表示メモリ８７に供給される。これにより
、表示メモリ８７の対応するアドレスにデータ（ＰＯＯ
−ＰＯ１５）が書込まれる。このとき、上記アドレス発
生器８４は拡大縮小回路８２からバススイッチ８５を介
して供給されるアドレス選択信号（ＡＤＲ８ＩＩ）のデ
スト選択状態により１ステップ分アドレスの内容を進め
る。

以後、上記同様にページメモリ８６の記憶内容が表示メ
モリ８７に転送記憶される。

上記例では、ページメモリ８６の読出しアドレスと表示
メモリ８７の書込みアドレスとが同じテレビスキャンの
場合であったが、変更するようにしても良い。この場合
、リード側のアドレス制御によって回転制御を行う（ラ
イト側は通常のテレビスキャンと同じである）。これに
より、第２９図（ａ）〜（ｆ）に示すように、回転が行
えるようになっている。

すなわち、主走査Ｐａ　−＋Ｐｔ　、ｍｄｘ＝Ｑ。

ｍｄｙ＝−１，＃Ｊ走査Ｐａ−＊Ｐ２．５ｄｘ−８，５
ｄｙ＝Ｑを設定することにより、第２９図（ａ）に示す
ような読取りに対するアドレス制御が行われ、結果とし
て右９０度の回転（時計方向）ｒＦＪ→「ｉ」となる。

また、主走査Ｐ８→Ｐ１、ｍｄｘ＝ｏ、ｍｄｙ−−１、
副走査ＰＩＩ４Ｐ２．５ｄｘ−−８，５ｄｙ−０を設定
ｔ　ルコトニヨＶ）、同図（ｂ＞に示すような読取りに
対するアドレス制御が行われ、結果として左９０度の回
転（反時計方向）「Ｆ」→「−」となる。さらに、主走
査ＰＧ　−４Ｐｔ　、ｍｄｘ−−１３、ｍｄｙ−０、副
走査８口→Ｐ２．５ｄｘ−０，Ｓｄ、Ｖ＝−１を設定す
ることにより、同図（Ｃ）に示すような読取りに対する
アドレス制御が行われ、結果として１８０度の回転（反
時計方向）「Ｆ」→「ｄ」となる。

また、主走査Ｐａ　−’ＰＬ　、ｍｄＸ−ａ、ｍｄｙ＝
ｂ、副走査ＰｒＪ−＋ｐ２．５ｄｘ−ｃ。

５ｄｙ＝ｄ　（ａ、ｂ、ｃ、　ｄは任意）を設定するこ
とにより、同図（ｄ＞に示すような読・取りに対するア
ドレス制御が行われ、結果として任意な回転ｒＦＪ→「
Ｊ・」となる。さらに、主走査Ｐａ→Ｐｔ　、ｍｄＸ＝
−８，ｍｄｙ−ｏ、副走査ＰＧ　−＋ｐ２．５ｄｘ＝ｏ
、５ｄｙ＝１を設定することにより、同図（ｅ）に示す
ような読取りに対するアドレス制御が行われ、結果とし
て左右の反転ｒＦＪ→「ヨ」となる。また、主走査Ｐａ
’４Ｐｔ、　　　　−ｍｄｘ＝８．ｍｄｙ−ｏ、副走査
Ｐａ−＊Ｐ２．５ｄＸ＝Ｑ、５ｄｙ＝−１を設定するこ
とにより、同図（ｆ）に示すような読取りに対するアド
レス制御が行われ、結果として上下の反転ｒＦＪ→「ヒ
」となる。

また、表示メモリ８７の記憶内容がページメモリ８６に
転送記憶される場合も上記同様に動作するようになって
いる。

また、２つのアドレス発生器８３．８４を用いてページ
メモリ８６がらページメモリ８６への記憶内容の転送記
憶、あるいは表示メモリ８７がら表示メモリ８７への記
憶内容の転送記憶も行える。

この場合のタイミングチャートは第２８図に示すように
なっている。また、上記したような回転などが行われる
ようになっている。

また、ソース側（リード側）とテストネーション側（ラ
イト側）とのステップ数を異ならせることにより、拡大
、／縮小も簡単にできる。すなわち、リード側のステッ
プ−１、ライト側のステップ１／２とすれば画像は１／
２に縮小されるようになっている。

上記したように、主走査幅レジスタ、開始アドレスレジ
スタ、主走査増分レジスタ、副走査増分レジスタ、主走
査繰返しレジスタ、副走査繰返しレジスタを設け、各パ
ラメータによりアドレス計算を行うようにしたものであ
る。これにより、各パラメータにより×アドレス、Ｙア
ドレスを演算し、二次元的なアドレスを生成した後、−
次元アドレスに変換して出力しているため、副走査方向
の演算誤差の影響を無くすことができる。各パラメータ
の少数部およびアドレス計算回路に四捨五入回路を設け
、演算処理を行うことにより、演算誤差を減少させるこ
とができる。また、外部アドレスのスルー出力を設ける
ことにより、外部ＣＰＵあるいは他のアドレス生成回路
等が発生したアドレスをスルーしてメモリに与えること
により、表示メモリをＣＰＬＪメモリあるいは別のアク
セスモードで扱えることができる。また、ライン制御部
を設けろことにより、スキャナ、プリンタ等がライン同
期しながら表示メモリにアクセスすることができる。

したがって、メモリの二次元領域のアクセス制御を高速
かつ安価に行うことができる。また、二次元領域は任意
のサイズで指定することができ、連続した１次元アドレ
スで出力でき、メモリ空間の使用の無駄をなくし、低価
格のメモリ構成にできる。さらに、演算誤差を少なくす
ることができ、特に−走査終了後の次のスタートアドレ
スの演算についての誤差の影響を無くすことができる。

また、斜めのアドレス生成において、スムーズなアドレ
ス発生を行うことができ、高画質の画像処理を行うこと
ができる。さらに、指定領域の内外を示す信号を出力す
ることにより、色塗り、コピー等の処理を容易に行うこ
とができる。また、外部ＣＰＬＩ、アドレス生成回路の
アドレスを選択して出力できるので、表示メモリをＣＰ
Ｕメモリとして用いたり、または別のアクセスモードで
アクセス可能となり、システムの柔軟性を持たせること
ができる。さらに、ライン同期により、アクセスが可能
であり、同期形モジュールの接続が容易である。また、
任意方向へのアドレス発生ができ、手書き画像、描画、
輝点追跡等の各種画像処理に対する対応が高速かつ安価
にできる。

［発明の効果］ 以上詳述したように、この発明によれば、表示メモリの
アドレスを二次元的に計算することができ、任意のサイ
ズの二次元領域に対応した連続的なメモリ空間を構成す
ることができ、さらに計算誤差の少ないアドレス制御装
置を提供できる。

【図面の簡単な説明】

第１図から第２９図はこの発明の一実施例を示すもので
、第１図は機能ブロック図、第２図はアドレス発生器の
構成を示すブロック図、第３図は画像情報椙集装置の概
略構成を示すブロック図、第４図はパラメータの概念を
説明するための図、第５図はコマンド、パラメータの書
込みタイミングを説明するためのタイミングチャート、
第６図はステータスの読出しタイミングを説明するため
のタイミングチャート、第７図はアドレス制御を説明す
るためのタイミングチャート、第８図は各ウィンドウ信
号の出力タイミングを説明するためのタイミングチャー
ト、第９図はライン制御部の各信号の出力タイミングを
説明するためのタイミングチャート、第１０図および第
１４図は各ライン制御信号に応じた動作を説明するため
のタイミングチャート、第１１図はｃＰＵによるリピー
ト動作を説明するためのタイミングチャート、第１２図
はＮＡモードにおける動作を説明するためのタイミング
チャート、第１３図はｃＰＵスルーモードの動作を説明
するためのタイミングチャート、第１５図はアドレス計
算のイネーブル動作を説明するためのタイミングチャー
ト、第１６図はアドレス出力のイネーブル動作を説明す
るためのタイミングチャート、第１７図はクリッピング
動作を説明するためのタイミングチャート、第１８図は
内部コマンドによるリピート動作を説明するためのタイ
ミングチャート、第１９図は矩形処理を行った場合の例
を説明するための図、第２０図は斜線に対するアドレス
制御の例を説明るための図、第２１図はクリッピング領
域と各ウィンドウ信号との関係を説明するための図、第
２２図はアドレス計算６ｉ域と各走査終了信号との関係
を説明するための図、第２３図はアドレス計算領域と各
ライン信号との関係を説明するための図、第２４図はＮ
Ａモードにおけるアドレス制御の一例を示す図、第２５
図は各部の信号の流れを説明するためのフローチャート
、第２６図は２つのアドレス発生器を用いてそれぞれに
対応するメモリの内容を転送する場合の構成例を示すブ
ロック図、第２７図は第２６図におけるページメモリと
表示メモリとの間のデータ転送を説明するためのタイミ
ングチャート、第２８図は第２６図におけるページメモ
リとページメモリあるいは表示メモリと表示メモリとの
間のデータ転送を説明するためのタイミングチャート、
第２９図は第２６図における回転動作を説明するための
読出し側のアドレス制御例を説明するための図であり、
第３０図は従来のアドレス１Ｉｌｌ　１１１例を説明す
るための図である。 １４・・・ページメモリ、１７ａ・・・表示メモリ、１
８・・・アドレス発生部（アドレス制御装置）、３１・
・・パラメータレジスタ群、３２・・・Ｉ１０バッファ
、３３．４つ・・・インプットバッファ、３４・・・デ
コーダ、３５・・・タイミングコントローラ、３６・・
・メインカウンタ、３７・・・サブカウンタ、３８・・
・ラインステータス回路、３９・・・Ｘアドレス発生部
、４０．４２．４５．４６．５０．５３．６１・・・ア
ウトプットバッフ？、４１・・・Ｙアドレス発生部、４
３．４４・・・四捨五入回路、４７・・・アドレス変換
部、４８・・・選択回路、５ノ・・・クリッピングコン
トローラ、５２・・・クリッピングステータス、６２・
・・ＣＰＵインターフェース、７１・・・ライン！Ｉｆ
　１１１部、７２・・・クリッピング制御部、７３・・
・アドレス計算回路、ＯＰ　Ｍ　Ｄ・・・動作モード、
ＳＮ・・・副走査繰返し数、ＭＤ・・・主走査ステップ
数、ＤＸ・・・Ｂ１走査ステップ数、ＭＮ・・・主走査
繰返し数、ｘｗ・・・Ｘ方向走査幅、Ｘ５ＴＡ、ＹＳＴ
Ａ・・・スタートアドレス、Ｍ　Ｄ　Ｘ　、　Ｍ　Ｄ　
Ｙ・”主走査ステｙ　フ１１１、ＳＤＸ。 Ｓ　Ｄ　Ｙ　・・・副走査ステップ数、ＣＸＩ、ＣＹＩ
。 ＣＸＥ、ＣＹＥ、ＣＭＯＤ・・・クリッピングアドレス
、ＮＡ・・・方向コードデータ、０ＰＣＤ・・・動作コ
マンド、ＡＧＥＮＢ・・・アドレス計算イネーブル信号
、ＲＰＴ・・・再計算信号、ＭＤ・・・主走査ステップ
数、ＣＩ、ＣＥ・・・クリッピングアドレス。 出願人代理人　弁理士　鈴　江　武　彦第３ｒ３ 第４図 第１１図 第１２図 第１７図 第１９図 第２０図 第２２図 第２５図 第２８図 （ａ） 第２９閏 （ｅ　＞　　　Ｐ２ （ｆ） 第２９図 （ａ） （Ｃ） 塩３０ｒＩ！ｊ （ｂ） （ｄ）

Claims (1)

1. 【特許請求の範囲】 主走査方向の走査幅を格納する主走査レジスタと、 アドレス計算の開始アドレスを格納する開始アドレスレ
   ジスタと、 主走査方向のアドレス増分値を格納する主走査増分レジ
   スタと、 副走査方向のアドレス増分値を格納する副走査増分レジ
   スタと、 主走査方向の繰返し回数を格納する主走査繰返しレジス
   タと、 副走査方向の繰返し回数を格納する副走査繰返しレジス
   タと、 任意の領域を指定するアドレスを格納する領域アドレス
   レジスタと、 アドレスの計算モードを格納する計算モードレジスタと
   、 上記レジスタ群に格納されているパラメータに応じて任
   意のアドレスを計算するアドレス計算回路と を具備したことを特徴とするアドレス制御装置。