JPS60138793A - アドレス変換回路 - Google Patents
アドレス変換回路Info
- Publication number
- JPS60138793A JPS60138793A JP58250790A JP25079083A JPS60138793A JP S60138793 A JPS60138793 A JP S60138793A JP 58250790 A JP58250790 A JP 58250790A JP 25079083 A JP25079083 A JP 25079083A JP S60138793 A JPS60138793 A JP S60138793A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- lines
- bit
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は、ディジタル信号処理を行なう回路に関する
もので、特に２次元に配列されたデータをメモリに効率
よく割り当てるアドレス変換回路に関するものである。
もので、特に２次元に配列されたデータをメモリに効率
よく割り当てるアドレス変換回路に関するものである。
背景技術とその問題点
デジタル化されたオーディオ信号等を処理する場合に、
第１図に示すようなＸ行Ｙ列のデータ・テーブルが使用
されることがある。このようなデータ・テーブルはメモ
リを使用することによって実現され、外部から行アドレ
ス及び列アドレスに対応したアドレスデータを供給する
ことにより、任意の１つのデータをアクセスすることが
できる。
第１図に示すようなＸ行Ｙ列のデータ・テーブルが使用
されることがある。このようなデータ・テーブルはメモ
リを使用することによって実現され、外部から行アドレ
ス及び列アドレスに対応したアドレスデータを供給する
ことにより、任意の１つのデータをアクセスすることが
できる。
メモリのアドレスは通常２のべき東側あるため、メそす
の行数と列数がともに２のべき乗になっていれば、第２
図に示すように行アドレス及び列アドレスに夫々対応し
たデータをそのままメモリのアドレスデータとして用い
ることができる。
の行数と列数がともに２のべき乗になっていれば、第２
図に示すように行アドレス及び列アドレスに夫々対応し
たデータをそのままメモリのアドレスデータとして用い
ることができる。
しかし、メモリの行数と列数がともに２のべき乗でない
ときは、行アドレスと列アドレスのデータを直接メモリ
アドレス用に使用すると、メモリの一部しか使用しない
ことになり、場合によっては必要とするメモリ容量の２
倍の容量をもつメモリを使用しなければならない場合が
ある。
ときは、行アドレスと列アドレスのデータを直接メモリ
アドレス用に使用すると、メモリの一部しか使用しない
ことになり、場合によっては必要とするメモリ容量の２
倍の容量をもつメモリを使用しなければならない場合が
ある。
例えば、データテーブル用のメモリの行数が２５＋１で
あり、列数が２５＋１であるような場合は、総データ数
は２１０＋６５となるから、アドレス数が２１１のメモ
リで容量が足りる。この場合に、メモリの行数と列数な
そのまま２進数としてメモリアドレスに使用すると、行
１列で夫々６本のアドレス線を必要とし、アドレス数が
２１２のメモリが必要になるからである。
あり、列数が２５＋１であるような場合は、総データ数
は２１０＋６５となるから、アドレス数が２１１のメモ
リで容量が足りる。この場合に、メモリの行数と列数な
そのまま２進数としてメモリアドレスに使用すると、行
１列で夫々６本のアドレス線を必要とし、アドレス数が
２１２のメモリが必要になるからである。
すなわち、金弟３図のように行１列とも夫々２のべき東
側のアドレ、ス数を有する４個のメモリ部Ｍ１〜Ｍ４が
ある場合に、これらメモリ部の各メモリ容量よりも若干
多い容量で、かつ行数、列数とも２のべき東側でないメ
モリ（斜線図示）を使用したいとき−（例えば上述のよ
うに行数２列数とも２５＋１）は、メモリの総容量とし
てはＭｌ ＋Ｍ２で十分足りるにも拘わらず、上述した
アドレスアクセスの関係から、Ｍｌ ＋Ｍ２ 十Ｍａ
＋Ｍ４の容量をもつメモリＭを使用しなければならない
。
側のアドレ、ス数を有する４個のメモリ部Ｍ１〜Ｍ４が
ある場合に、これらメモリ部の各メモリ容量よりも若干
多い容量で、かつ行数、列数とも２のべき東側でないメ
モリ（斜線図示）を使用したいとき−（例えば上述のよ
うに行数２列数とも２５＋１）は、メモリの総容量とし
てはＭｌ ＋Ｍ２で十分足りるにも拘わらず、上述した
アドレスアクセスの関係から、Ｍｌ ＋Ｍ２ 十Ｍａ
＋Ｍ４の容量をもつメモリＭを使用しなければならない
。
メモリ容量がＭ１＋Ｍ２で足りるように、例えば超過分
のデータＭＡとＭＢを一方のメモリ部Ｍ２に振り分けら
れれば、行アドレス線は列アドレス線より１本少なくな
ると共に、ｂのメモリ容量の素子を使用することができ
る。このようにするには、行アドレス線（ｎ＋１）本と
、列アドレス線（ｍ＋１）本に供給される夫々のアドレ
スデータな、行アドレス線がｎ本で、列アドレス線が（
ｍ＋１）本で済むようなアドレスデータに変換する必要
がある。
のデータＭＡとＭＢを一方のメモリ部Ｍ２に振り分けら
れれば、行アドレス線は列アドレス線より１本少なくな
ると共に、ｂのメモリ容量の素子を使用することができ
る。このようにするには、行アドレス線（ｎ＋１）本と
、列アドレス線（ｍ＋１）本に供給される夫々のアドレ
スデータな、行アドレス線がｎ本で、列アドレス線が（
ｍ＋１）本で済むようなアドレスデータに変換する必要
がある。
これを実現するため、従来では第４図に示すようなアド
レス変換回路Ｑ〔を使用している。
レス変換回路Ｑ〔を使用している。
このアドレス変換回路αφは乗算器αυと加算器α２と
で構成され、今行数が２ｒＬ＋１、列数が２”＋１であ
る場合、乗算器０υには行アドレス線（ｎ＋１）本とデ
ータ・テーブルの列数の各データが供給され、また加算
器αりには乗算器ａυの出力データと列アドレス線（ｍ
＋１）本の各データが供給されて、この加算器ａつより
、メモリアドレスに必要なアドレス線（ｎ８ｍ＋１）本
のアドレスデータに変換されて出力される。
で構成され、今行数が２ｒＬ＋１、列数が２”＋１であ
る場合、乗算器０υには行アドレス線（ｎ＋１）本とデ
ータ・テーブルの列数の各データが供給され、また加算
器αりには乗算器ａυの出力データと列アドレス線（ｍ
＋１）本の各データが供給されて、この加算器ａつより
、メモリアドレスに必要なアドレス線（ｎ８ｍ＋１）本
のアドレスデータに変換されて出力される。
ところが、このアドレス変換処理では乗算器（Ｌ］）を
必要とするため、行数が増えるに伴ってその回路規模が
大きくなる欠点に加え、乗算器ａυ及び加算器０シの存
在でアドレスデータの遅延時間が問題となり、高速処理
に適さない。
必要とするため、行数が増えるに伴ってその回路規模が
大きくなる欠点に加え、乗算器ａυ及び加算器０シの存
在でアドレスデータの遅延時間が問題となり、高速処理
に適さない。
発明の目的
そこで、この発明では、回路規模が小さく、かつアドレ
スデータの遅延時間が少ないアドレス変換回路を提案す
るものである。
スデータの遅延時間が少ないアドレス変換回路を提案す
るものである。
発明の概要
そのため、この発明においては、２のべき東側のアドレ
スをもつメモリを用いてＸ行Ｙ列のデータテーブルを作
成し、夫々２進の行アドレスデータと列アドレスデータ
とで上記データテーブルのなかの任意のデータをアクセ
スするに際し、上記Ｘ、Ｙは夫々 Ｘ＝２’＋Ａ Ｙ＝ ２”＋Ｂ で与えられると共に、アドレス変換用のデコーダを有し
、このデコーダには行アドレス線（ｎ＋１）本のうち上
位２ビット若しくは上位３ピツトの行アドレスデータと
、列アドレス線（ｍ＋１）本のうち上位２ビット若しく
は上位３ピツトの列アドレスデータとが供給されて、こ
れら５ビツトの入力アドレスデータが上位４ビツトのア
ドレスデータに変換され、この４ビツトのアドレス線と
、上記残りの行及び列アドレス線の合計（ｎ＋ｍ＋１）
本のアドレス線に供給されるアドレスデータで上記デー
タテーブルのアドレスをアクセスするようにしたもので
ある。
スをもつメモリを用いてＸ行Ｙ列のデータテーブルを作
成し、夫々２進の行アドレスデータと列アドレスデータ
とで上記データテーブルのなかの任意のデータをアクセ
スするに際し、上記Ｘ、Ｙは夫々 Ｘ＝２’＋Ａ Ｙ＝ ２”＋Ｂ で与えられると共に、アドレス変換用のデコーダを有し
、このデコーダには行アドレス線（ｎ＋１）本のうち上
位２ビット若しくは上位３ピツトの行アドレスデータと
、列アドレス線（ｍ＋１）本のうち上位２ビット若しく
は上位３ピツトの列アドレスデータとが供給されて、こ
れら５ビツトの入力アドレスデータが上位４ビツトのア
ドレスデータに変換され、この４ビツトのアドレス線と
、上記残りの行及び列アドレス線の合計（ｎ＋ｍ＋１）
本のアドレス線に供給されるアドレスデータで上記デー
タテーブルのアドレスをアクセスするようにしたもので
ある。
このような構成によれば、デコーダの構成が極めて簡単
であるために、行数及び列数が増えてもアドレス変換回
路の回路規模は増大しない。
であるために、行数及び列数が増えてもアドレス変換回
路の回路規模は増大しない。
実施例
続いて、この発明の一例を第５図以下を参照して詳細に
説明する。
説明する。
この発明のデータテーブルは第３図に示す超過容量ＭＡ
＋ＭＢがメモリ部Ｍｉ（ｉ＝１．２，３．４）の容量よ
りも少ない場合に適用される。すなわちＸ行Ｙ列のデー
タテーブルにおけるＸ、Ｙは夫々Ｘ＝２’＋Ａ Ｙ＝ ２”＋Ｂ を満すものである。
＋ＭＢがメモリ部Ｍｉ（ｉ＝１．２，３．４）の容量よ
りも少ない場合に適用される。すなわちＸ行Ｙ列のデー
タテーブルにおけるＸ、Ｙは夫々Ｘ＝２’＋Ａ Ｙ＝ ２”＋Ｂ を満すものである。
このようなデータテーブルを対象とするときには、第５
図に示すアドレス変換回路ａＱが使用される。
図に示すアドレス変換回路ａＱが使用される。
行数Ｘは２１＋人であり、列数Ｙは２”＋Ｂであるから
、行アドレス指定線ＬＣは（ｎ＋１）本であり、列アド
レス指定線ＬＲは（ｍ＋１）本である。行アドレス指定
線ＬＣのうち２本の指定線ＬＣｔ ＬＲに供給されたア
ドレスデータはデコーダｆｆ１ｌ）に供給され、残りの
（ｎ−１）本の行アドレス指定線のアドレスデータは直
接メモリアドレス回路（図示せず）に供給される。デコ
ーダＱυに供給されるアドレスデータは上位２・ビット
のアドレスデータである。
、行アドレス指定線ＬＣは（ｎ＋１）本であり、列アド
レス指定線ＬＲは（ｍ＋１）本である。行アドレス指定
線ＬＣのうち２本の指定線ＬＣｔ ＬＲに供給されたア
ドレスデータはデコーダｆｆ１ｌ）に供給され、残りの
（ｎ−１）本の行アドレス指定線のアドレスデータは直
接メモリアドレス回路（図示せず）に供給される。デコ
ーダＱυに供給されるアドレスデータは上位２・ビット
のアドレスデータである。
列アドレス指定線ＬＲにおいては（ｍ＋１）本の５ち３
本の指定線に供給されたアドレスデータがデコーダｃ！
優に供給され、残りの（ｍ−２）本の列アドレス指定線
のアドレスデータは直接上述のメモリアドレス回路に供
給される。そして、この場合もデコーダＣＩ）に供給さ
れるアドレスデータは上位３ビツトのアドレスデータが
使用される。
本の指定線に供給されたアドレスデータがデコーダｃ！
優に供給され、残りの（ｍ−２）本の列アドレス指定線
のアドレスデータは直接上述のメモリアドレス回路に供
給される。そして、この場合もデコーダＣＩ）に供給さ
れるアドレスデータは上位３ビツトのアドレスデータが
使用される。
デコーダ０υでは５ビツトの入力アドレスデータが上位
４ビツトのアドレスデータに変換される。
４ビツトのアドレスデータに変換される。
このため、デコーダＱ１）の出力側におけるアドレス指
定線は４本となり、これと（ｎ−１）本及び（ｍ−２）
本のアドレス指定線を加えると、合計（ｎ ＋ｍ＋ １
）本のアドレス指定線となり、行アドレス指定線を１
本減らすことができる。
定線は４本となり、これと（ｎ−１）本及び（ｍ−２）
本のアドレス指定線を加えると、合計（ｎ ＋ｍ＋ １
）本のアドレス指定線となり、行アドレス指定線を１
本減らすことができる。
デコーダ０１）に供給される入力アドレスデータはいず
れも行及び列アドレスデータの上位ビットであるから、
デコーダＣ！υで変換された４ビツトのアドレスデータ
によって合計１５の上位アドレスを指定でき、夫々の上
位アドレスに含まれる複数の下位アドレスは、（ｎ−１
）本及び（ｍ−２）本のアドレス指定線に供給された下
位のアドレスデータによって措定される。
れも行及び列アドレスデータの上位ビットであるから、
デコーダＣ！υで変換された４ビツトのアドレスデータ
によって合計１５の上位アドレスを指定でき、夫々の上
位アドレスに含まれる複数の下位アドレスは、（ｎ−１
）本及び（ｍ−２）本のアドレス指定線に供給された下
位のアドレスデータによって措定される。
第６図はｎ＝ｍ＝５．Ａ＝８．Ｂ＝１６に選んだときの
４０行４８列のデータテーブル用アドレス変換回路ａ〔
の−例を示す。ｎ ＝ ｍ ＝ ５であるから、行及び
列アドレス指定線ＬＣｐ ＬＲは夫々６本（Ｘｏ 〜Ｘ
ｓ ｐ Ｙ。
４０行４８列のデータテーブル用アドレス変換回路ａ〔
の−例を示す。ｎ ＝ ｍ ＝ ５であるから、行及び
列アドレス指定線ＬＣｐ ＬＲは夫々６本（Ｘｏ 〜Ｘ
ｓ ｐ Ｙ。
〜Ｙｓ ）であり、デコーダＯＤは図のように４個のア
ンド回路（２２１−（ハ）と４個のオア回路（ハ）〜翰
よりなる論理回路で構成される。このような論理構成と
したときのデコーダ（２Ｄによるアドレス変換マツプの
一例を第７図に示す。変換アドレスデータＡ７〜ＡＩＯ
によって、図のように１５個の上位アドレス（０００１
）〜（１１１１）が指定されるから、ある特定された上
位アドレスのなかでざらにＡ、−Ａ６の下位アドレスを
指定することによって、そのなかの特定のアドレスデー
タがアクセスされることになる。
ンド回路（２２１−（ハ）と４個のオア回路（ハ）〜翰
よりなる論理回路で構成される。このような論理構成と
したときのデコーダ（２Ｄによるアドレス変換マツプの
一例を第７図に示す。変換アドレスデータＡ７〜ＡＩＯ
によって、図のように１５個の上位アドレス（０００１
）〜（１１１１）が指定されるから、ある特定された上
位アドレスのなかでざらにＡ、−Ａ６の下位アドレスを
指定することによって、そのなかの特定のアドレスデー
タがアクセスされることになる。
このように、アドレス変換回路００）を構成した場合に
は、必要最小限のメモリ容量で済むと共に、デコーダ（
２Ｉ）の構成を著しく簡略化できる。例えば、第４図に
示す場合の素子数に対し、この発明の場合−桁以上素子
数を削減できる。
は、必要最小限のメモリ容量で済むと共に、デコーダ（
２Ｉ）の構成を著しく簡略化できる。例えば、第４図に
示す場合の素子数に対し、この発明の場合−桁以上素子
数を削減できる。
また、使用する素子数が従来より非常に少なくなること
から、デコーダＣυの遅延時間が少なくなってデータア
クセス時間の短縮化を図ることができ、高速処理が可能
になる。
から、デコーダＣυの遅延時間が少なくなってデータア
クセス時間の短縮化を図ることができ、高速処理が可能
になる。
第７図に示すアドレス変換は一例に過ぎず、種種変更す
ることができ、それに伴って第６図に示すデコーダＣ！
〃の論理回路の組合せも異なってくる。
ることができ、それに伴って第６図に示すデコーダＣ！
〃の論理回路の組合せも異なってくる。
また、第７図では行アドレス指定線ＬＣに供給されるア
ドレスデータのうち上位２ビツトと、列アドレス指定線
ＬＲに供給されるアドレス データのうち上位３ビツト
を夫々デコーダＣ！υに供給し゛て、上位４ビツトのア
ドレスデータに変換することにより、行アドレス指定線
の本数を１本減らすようにしズいる。
ドレスデータのうち上位２ビツトと、列アドレス指定線
ＬＲに供給されるアドレス データのうち上位３ビツト
を夫々デコーダＣ！υに供給し゛て、上位４ビツトのア
ドレスデータに変換することにより、行アドレス指定線
の本数を１本減らすようにしズいる。
これとは逆に行アドレス指定線ＬＣに供給されるアドレ
スデータのうち上位３ビツトと、列アドレス指定線ＬＲ
に供給されるアドレスデータのうち上位２ビツトを夫々
デコーダなりに供給して上位４ビ″）５・ ットのアドレスデータに変換してもよい。この場合には
列アドレス指定線の本数を１本減らすことができる。
スデータのうち上位３ビツトと、列アドレス指定線ＬＲ
に供給されるアドレスデータのうち上位２ビツトを夫々
デコーダなりに供給して上位４ビ″）５・ ットのアドレスデータに変換してもよい。この場合には
列アドレス指定線の本数を１本減らすことができる。
発明の詳細
な説明したようにこの発明によれば、極め℃簡単な論理
構成のデコーダを使用するだけで、アドレス指定線を１
本減らすことができると共に、メモリ容量を大幅に削減
でき′、メモリの有効利用を容易に実現することができ
る。
構成のデコーダを使用するだけで、アドレス指定線を１
本減らすことができると共に、メモリ容量を大幅に削減
でき′、メモリの有効利用を容易に実現することができ
る。
そして、この発明のように構成することによってアドレ
ス変換回路の回路規模を大幅に削減できると共に、デー
タアクセスの高速化を達成することができる。
ス変換回路の回路規模を大幅に削減できると共に、デー
タアクセスの高速化を達成することができる。
【図面の簡単な説明】
第１図はＸ行Ｙ列のデータテーブルの一例を示す図、第
２図は２ｎ′ワードメモリの説明図、第３図はメモリ容
量の説明図、第４図は従来のアドレス変換回路の一例を
示す構成図、第５図はこの発明に係るアドレス変換回路
の一例を示す構成図、第６図はデコーダの一例を示す接
続図、第７図は第６図のデコーダを使用したときのアド
レス変換の一例を示す図である。 （１１はアドレス変換回路、Ｑｌ）はデコーダである。 同 松隈秀盛１へ７：、；：ｊ。 Ｃ−１１プ１
２図は２ｎ′ワードメモリの説明図、第３図はメモリ容
量の説明図、第４図は従来のアドレス変換回路の一例を
示す構成図、第５図はこの発明に係るアドレス変換回路
の一例を示す構成図、第６図はデコーダの一例を示す接
続図、第７図は第６図のデコーダを使用したときのアド
レス変換の一例を示す図である。 （１１はアドレス変換回路、Ｑｌ）はデコーダである。 同 松隈秀盛１へ７：、；：ｊ。 Ｃ−１１プ１
Claims (1)
- 【特許請求の範囲】 ２のべき東側のアドレスをもつメモリを用〜・てＸ行Ｙ
列のデータテーブルを作成し、夫々２進の行アドレスデ
ータと列アドレスデータとで上言己データテーブルのな
かの任意のデータをアクセスするに際し、上記Ｘ、Ｙは
夫々 Ｘ＝２’＋Ａ Ｙ＝２’＋Ｂ で与えられると共に、アドレス変換用のデコーダを有し
、このデコーダには行アドレス線（ｎ＋１）本のうち上
位２ビット若しくは上位３ビツトの行アドレスデータと
、列アドレス線（ｍ＋１）本のうち上位２ビット若しく
は上位３ビツトの列アドレスデータとが供給されて、５
ビツトの入力アドレスデータが上位４ビツトのアドレス
データに変換され、この４ビツトのアドレス線と、上記
残りの行及び列アドレス線の合計（ｎ＋ｍ＋１）本のア
ドレス線に供給されるアドレスデータで上記データテー
ブルのアドレスをアクセスするようにしたアドレス変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250790A JPS60138793A (ja) | 1983-12-27 | 1983-12-27 | アドレス変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250790A JPS60138793A (ja) | 1983-12-27 | 1983-12-27 | アドレス変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60138793A true JPS60138793A (ja) | 1985-07-23 |
| JPH0542760B2 JPH0542760B2 (ja) | 1993-06-29 |
Family
ID=17213083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250790A Granted JPS60138793A (ja) | 1983-12-27 | 1983-12-27 | アドレス変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138793A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264344A (ja) * | 1986-05-13 | 1987-11-17 | Toshiba Corp | アドレス制御装置 |
-
1983
- 1983-12-27 JP JP58250790A patent/JPS60138793A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62264344A (ja) * | 1986-05-13 | 1987-11-17 | Toshiba Corp | アドレス制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0542760B2 (ja) | 1993-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |