JPS63201988A - メモリのデコ−ダ回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ −に春■口Ｌ＋　（−１−１１めデフ−４面蕗枯苫１７
間オス−［従来の技術］ 第６図は第Ｉの従来例である２１１　Ｘ　２　ｎビット
のメモリセルアレイ１のデコーダ回路のブロック図であ
る。（ｍ＋ｎ）ビットのアドレス信号ＡＯないしＡ（ｎ
−１）及びＡｎないしくｍ＋ｎ−１）がアドレスバッフ
ァ２に入力されていったん格納された後、ｍビットのア
ドレス信号ＡｎないしＡ（ｉ＋ｎ−１）がｍビットのア
ドレス信号ＸＯないしＸ（ｍ−１）としてＸデコーダ３
に出力されるとともに、ｎビットのアドレス信号ＡＯな
いしＡ（ｎ−１）がｎビットのアドレス信号ＹＯないし
Ｙ（ｎ−１）としてＹデコーダ４に出力される。Ｘデコ
ーダ３は入力されたｍビットのアドレス信号ｘＯないし
Ｘ（ｉ−１）に応答して　２１ビツトのＸアドレスのワ
ード線のうち指定された１本のワード線をハイレベルに
し、一方、Ｙデコーダ４は入力されたｎビットのアドレ
ス信号ＹＯないしＹ（ｎ−１）に応答して、２°ビツト
のＹアドレ９スのビット線のうち指定された１本のビッ
ト線をハイレベルにして、メモリセルアレイ１内の所定
の１ビツトのメモリセルに記憶されたデ−夕をＹデコー
ダ４を介して出力バッファ５に読み出し、さらに、出力
バッファ５がその読み出されたデータをシリアル信号で
出力する。

第７図は第２の従来例である１６Ｘ１６ビツトのメモリ
セルアレイｌのデコーダ回路のブロック図である。第７
図において、第６図と同一の機能を有するものについて
は、同一の符号を付している。

第７図のデコーダ回路も第６図と同様に構成され、アド
レスバッファ２に入力される８ビツトのアドレス信号の
うち、４ビツトのＸアドレス信号がＸデコーダ３に入力
され、一方、４ビツトのＸアドレス信号がＹデコーダ４
に人力される。Ｘデコーダ３は上述と同様に１６本のＸ
アドレスのワード線を制御し、一方、Ｙデコーダ４は１
６本のＸアドレスのビット線を制御する。

［発明が解決しようとする問題点］ 一般に（ａ＋ｎ）ビットのアドレス信号で（２”ｘ２”
）ビットのメモリセルアレイ１を制御する場合、上述の
ように、ｍ本のＸアドレスのワード線と１本のＸアドレ
スのビット線の各線を制御するＸデコーダ３とＹデコー
ダ４を用いて行っている。しかしながら、（ｍＸｎ）ビ
ット又は該ビット数の近傍であってしかも該ビット数よ
りも少ないビット数を有するが任意ビットのＸアドレス
のワード線と任意ビットのＸアドレスのビット線を有す
るメモリセルアレイＩを（ａ＋＋ｎ）ビットのアドレス
信号で制御するためには、メモリセルアレイ１のワード
線及びビット線に応じてＸデコーダ３及びＹデコーダ４
を再設計する必要がある。

本発明の目的は以上の問題点を解決し、簡単な回路の追
加で、任意ビットの第１のアドレスのワード線と任意ビ
ットの第２”のアドレスのビット線を有するメモリを、
所定数ビットのアドレス信号で制御することができるメ
モリのデコーダ回路装置を実現することにある。

［問題点を解決するための手段］ 本発明は、アドレス信号を第１のアドレス信号と第２の
アドレス信号に符号化して、第■のアドレスと第２のア
ドレスを有するメモリの制御を行うメモリのデコーダ回
路装置において、少なくと、６２個に分割された上記メ
モリの各領域を選択するための選択信号を生成する選択
信号生成手段と、上記信号生成手段から出力される選択
信号に応じて上記アドレス信号を上記メモリの第１のア
ドレスと第２のアドレスの各ビット数に対応した第１の
アドレス信号と第２のアドレス信号に符号化する符号化
手段を備えたことを特徴とする。

［作用１ 以上のように構成することにより、上記選択信号生成手
段が、少なくとも２個に分割された上記メモリの各領域
を選択するための選択信号を生成し、上記符号化手段が
、上記信号生成手段から出力される選択信号に応じて上
記アドレス信号を上記メモリの第１のアドレスと第２の
アドレスの各ビット数に対応した第１のアドレス信号と
第２のアドレス信号に符号化する。上記符号化手段によ
って符号化された第１のアドレス信号と第２のアドレス
信号を用いることによって、上記メモリの任メモリの読
み出し制御を行うことができる。

［実施例］ 第１の実施例 第１図は本発明の第１の実施例である（２″’十ｂ）Ｘ
（２”−ａ）ビットのメモリセルアレイ１のためのデコ
ーダ回路のブロック図であり、第２図はメモリセルアレ
イ！の２個の領域ＣＩ、Ｃ２を示す図である。第１図に
おいて、上述の図面と同一の機能を有するものについて
は同一の符号を付している。

このデコーダ回路は、任意ビットのＸアドレスのワード
線と任意ビットのＸアドレスのビット線を有するメモリ
セルアレイｌを第２図に示すように２個の領域ＣＩ、Ｃ
２に分割し、分割された領域Ｃ１，Ｃ２を切り換えて選
択する切り換え回路１１を備えることにより、上記メモ
リセルアレイｌの読み出し制御を可能としたことを特徴
としている。

ここで、メモリセルアレイ！のＸアドレスのワ−ｆ　ｆ
Ｑ　（ｐＨ１−／　ｍ　＋、　％　Ｂ　ｒｅ　Ｖ　？　
Ｖ　ｌ／　２　（１１ビー、ｋＷのビ、Ｉト数を説明の
簡単化のために次のように決定する。

すなわち、Ｙアドレスのビット線のビット数は、２ｎビ
ツトから次式を満足する所定の自然数ａを引いた、２”
−ｎビットとする。

ａ＝２ｎ−１−２１・・・・・・・・・・・・（１）こ
こで、ｎ及びｉは自然数であり、このＹアドレスのビッ
ト線のビット数は説明の簡単化のため上記（１）式によ
り限定しているが、上記（１）式を満足しない自然数ａ
として用いても詳細後述する切り換え回路１１を措成す
ることは可能である。

また、Ｘアドレスのワード線のビット数を、２ｍビット
に任意の自然数すを加えたビット数とし、入力される（
ｍ＋ｎ）ビットのアドレス信号を有効に用いるために、
ここで、（２”＋ｂ）ｘ（２”−ａ）が、基本となる従
来例のメモリヤルアレイのビット数２ｍ＋ｎよりも大き
くなるように設定する。

従ッテ、（２”−ａ）・（２”＋ｂ）≧２””であるの
で、上記すは次式を満足する整数となる。

ｂ　≧（ａ・２”　）／（２”　−ａ）　　　・・・・
・−（２）以上のように設定された（２ｍ＋ｂ）ｘ（２
ｎ−ａ）ビットのメモリセルアレイ１の領域を第２図に
示すよウニ、（２ｍ＋ｂ）ｘ（２”−１）ピッ）（７）
ＣＩ領Ｑと、（２１′ｌ＋ｂ）ｘ２ｉビットの０２領域
の２個の領域に分割して、詳細後述する切り換え回路！
Ｉによってアドレスバッファ２から出力されるアドレス
信号を各領域に応じて切り換えて出力し、Ｘアドレス信
号及びＹアドレス信号とする。

第１図において、ｎビットのアドレス信号ＡＯないしＡ
（ｎ−１）がアドレスバッファ２ａに入力されていった
ん格納された後、ｎビットのアドレス信号ＢＯないしＢ
（ｎ−１）として切り換え回路１１に出力される。また
、ｍビットのアドレス信号ＡｎないしＡ（ｍ＋ｎ−１）
がアドレスバッファ２ｂに入力されていったん格納され
た後、ｍビットのアドレス信号Ｂｎないし［３（ｍ＋ｎ
−１）として切り換え回路！ｌに出力される。切り換え
回路２は、入力されたアドレス信号ＡＯないしＡ（＋＋
＋＋ｎ−１）に応答して詳細後述する所定の処理を行い
、ｎビットのＹアドレス信号ＹＯないしＹ（ｎ−１）を
Ｙデコーダ４に出力するとともに、（ｍ＋１）ビットの
Ｘアドレス信号ＸＯないしＸｌｌ１をＸデコーダ３に出
力する。Ｘデコーダ３は、入力された（ｍ＋１）ビット
のアドレス信号ＸＯないしｘＩｌに応答して、（２”＋
ｂ）ビットのＸアドレスのワード線のうち指定された１
本のワード線をハイレベルにし、一方、Ｙデコーダ４は
入力されたｎビットのアドレス信号ＹＯないしＹ（ｎ−
１）に応答して、（２”−ａ）ビットのＹアドレスのビ
ット線のうち指定された１本のビット線をハイレベルに
して、メモリセルアレイｌ内の所定のｎビットのメモリ
セルに記憶されたデータをＹデコーダ４を介して出力バ
ッファ５に読み出し、さらに、出力バッファ５がその読
み出されたデータをシリアル信号で出力する。

次に、第３図（Ａ）及び（Ｂ）の切り換え回路の機能に
ついて、（１）ＣＩ領領域データを読み出す場合及び（
２）Ｃ２領域のデータを読み出す場合に分けて、第１表
のアドレス信号の割り当て表を参照して説明する。

（＋）Ｃ１脩彷のデー々本停み出オ黒企Ｙアドレス信号
が（２”−１）ビットのビット線を制御することが必要
なので、アドレスバッファ２から出力されるアドレス信
号の下位から（ｎ−１）ビット、すなわちアドレス信号
［３０ないしＢ（ｎ−２）がＹアドレス信号Ｙ−０ない
しＹ（ｎ−２）として割り当てられ、最上位のＹアドレ
ス信号Ｙ（ｎ−１）は、常時“Ｌ”レベルとなる。一方
、Ｙアドレス信号として割り当てられたアドレス信号の
ｎビットだけ上位のアドレス信号Ｂ（ｎ−１）から、最
上位のアドレス信号Ｂ（ｇ＋＋ｎ−１）までが、Ｘアド
レス信号として割り当てられ、ここで、Ｘアドレス信号
の範囲は０から（２１１＋ｂ＋１）である。

（２）Ｃ２領域のデータを読み出す場合Ｙアドレス信号
が２１ビツトのビット線を制御することが必要なので、
アドレスバッファ２から出力されるアドレス信号の下位
からｎビット、すなわちアドレス信号ＢＯないしＢ（ｉ
−１）がＹアドレス信号ＹＯないしＹ（ｉ−１）として
割り当てられる。なお、Ｙアドレス信号Ｙ　（ｉ）ない
しＹ（ｎ−２）は常時″Ｌ’レベルとなり、Ｙアドレス
信号Ｙ（ｎ−１）は常時″Ｈ”レベルとなる。

一方、Ｙアドレス信号として割り当てられたアドレス信
号の１ビツトだけ上位のアドレス信号Ｂ（ｉ）から順に
上位の計量ビットのアドレス信号が反転されてＸアドレ
ス信号ＸＯないしＸ　（ｍ）として割り当てられる。こ
れは、上記アドレス信号ＢＯないしＢ（ａ＋＋ｎ−１）
がＸアドレス信号として符号化できる空間を越えている
にもかかわらず、同一のＸデコーダ３を用いるために、
アドレス信号を反転してＸアドレス信号として用いてい
る。ここで、Ｘアドレス信号の範囲は、２ＩＩｌ＋ｂ以
上である。

従って、第３図（Ａ）の切り換え回路！１において、ア
ドレスバッファ２のアドレス信号ＢＯないしＢ（ｉ−１
）の各出力端子は、それぞれＹデコーダ４のＹアドレス
信号ＹＯないしＹ（ｉ−１）の各入力端子に接続される
。アドレスバッファ２のアドレス信号Ｂ（ｉ）ないしＢ
（ｎ−２）の各出力端子は、それぞれＮチャンネルＭＯ
Ｓ電界効果トランジスタ（以下、ＭＯＳＰＥＴという。

）ＱｉｌないしＱ（ｎ−２月の各ソースに接続され、該
ＭＯＳＦＥＴＱ目ないしＱ（ｎ−２）ｌの各ドレインが
それぞれＹデコーダ４のＹアドレス信号Ｙ　（ｉ）ない
しＹ（ｎ−２）の各入力端子に接続される。このうち、
アドレス信号Ｂ　（ｆ）ないし１３（ｉ−１−ｍ）の各
出力端子は、それぞれインバータ［ＮＶ、ないしｒＮＶ
ｍを介してＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｏ　２ないしＱ
ｍ２のソースに接続され、該ＭＯ９Ｆ’ＥＴＱ、２ない
しＱ＋ｎ２の各ドレインがＸデコーダ３のＸアドレス信
号ＸＯないしＸａ＋の各入力端子に接続される。

また、Ｙデコーダ４のＹアドレス信号Ｙ　（ｆ）ないし
Ｙ　（ｎ　−２）の各入力端子がそれぞれＭＯＳＩ？’
ＥＴＱｉ２ないしＱ（ｎ−２）２の各ドレインに接続さ
れ、該ＭＯ８ＦＥ’ｌ”Ｑｉ２ないしＱ（ｎ−２）２の
各ソースがそれぞれアースに接続される。さらに、Ｙデ
コーダ４のＹアドレス信号Ｙ（ｎ−１）の入力端子がＭ
ＯＳＦＥＴＱ（ｎ−１月のドレインに接続され、該ＭＯ
ＳＦＥＴＱ（ｎ−１）１のソースがアースに接続される
。またさらに、Ｙデコーダ４のＹアドレス信号Ｙ（ｎ−
１）の入力端子がＭＯＳＦＥＴＱ（ｎ−１）２のドレイ
ンに接続され、該ＭＯＳＦＥＴＱ（ｎ−１）２のソース
が例えば＋５ｖの直流１ｊｉＩＲＶｃｃに接続される。

アドレスバッファ２のアドレス信号Ｂ（ｎ−１）ないし
Ｉ３（ｍ＋ｎ−１）の各出力端子がそれぞれＭＯＳ　Ｐ
　ＥＴ　Ｑ　ｏ　ｌないしＱｍｌの各ソースに接続され
、該ＭＯ８ＦＥＴＱＯＩないしＱｍｌの各ドレインがそ
れぞれＸデコーダ３のＸアドレス信号ＸＯないしＸｒａ
の各入力端子に接続される。

第３図（Ｂ）は第３図（Ａ）の領域選択回路Ｉ２のブロ
ック図であり、以下、この領域選択回路１２の構成方法
について説明する。

ここで、Ｃ１選択信号は、アドレス信号Ｂ（ｎ−１）な
いしＢ（ｍ＋ｎ−１）が、２１Ｉ＋ｂ−１以下のときに
“Ｈ“レベルとなり、一方、０２選択信号は、アドレス
信号ｌ３（ｎ−１）ないしＢ（ｍ＋ｎ−１）が（２ＩＩ
ｌ＋ｂ）以上のとき“Ｈ”レベルとなる信号である。

このしきい値のアドレス信号の値（２’＋ｂ）ヲ（ｎ＋
１）桁の２進数で表示すれば、最下位ビットｄ。がが［
３（ｍ＋ｎ−１）に対応し、次式のようになる。

２１１１＋ｂ いま、上記（３）式に示すように、ｄｍｈ＜　１であり
、（１＋１１−１からｄｗまでがずべて０であり、ｄｖ
−、からｄｕまでがすべて１であり、ｄｕ−＋からｄｔ
までがすべて０であり、（Ｉｔ−１からｄｓまでがすべ
てｌであり、ｄｓ−。

からｄ。までがＯであるとする。

ここで、（２’＋ｂ）の２進数表示の各桁のｆｆ１ｄｉ
（０≦ｉ≦１はアドレス信号Ｂ（ｎ−１）ないし［３（
ｎ十ｎ−１）に対して次式のように対応している。

ｄｍ＝　Ｂ　（ｍ＋　ｎ　−１）　　　　−・”−・（
４）ｔｉｍ−＋＝Ｂ（ｍ＋ｎ−２）　　　−−＝・（５
）ｄｗ＝　１３　（ｗ＋ｎ　−１）　　　　　・・・・
・・・・・・・・（６）ｄｖ−ｔ＝Ｉ３（ｖ＋ｎ−２）
　　　”・・−・”・・（７）ｄｕ＝　Ｂ（ｕ十ｎ　−
１）　　　　　・・・・・・・・・・・・（８）＋Ｉｎ
＋、ユｎ（ｎ本ｎ　　ｒｌ　　　　、、、、、、、、、
、、、／ｑ）ｄｔ＝　Ｂ　（を十ｎ　−１）　　　　　
−・””（１０）ｄｔ−、＝Ｂ（ｔ＋ｎ−２）　　　−
−・”（１１）ｄｓ＝　Ｂ　（ｓ＋ｎ　−１）　　　　
　・・・−・・・”（１２）ｄｓ−、＝Ｂ（ｓ＋ｎ−２
）　　　　−・・’・”’（１３）ｄｏ＝　１３　（ｎ
　−１）　　　　　−・””（１４）ここで、上述のＣ
Ｉ選択信号及びＣ２選択信号を生成する領域選択回路１
２の作成手順は次の通りである。

（１）しきい値（２”＋ｂ）の２進数表示の各桁の値ｄ
ｍ・・・ｄ、を下位側からみて、最初に１が現われた位
ｄｓから最上位ｄＩ１１までのアドレス信号Ｂ（ｍ＋ｎ
−１）ないしＢ（ｓ＋ｎ−１）をＮＡＮＤａｌの入力と
する。

ただし、上記ｄｓからｄｍの間の位のうち値が０であれ
ば、該対応するアドレス信号をインバータを介して人力
する。すなわち、第３図（Ｂ）に示すように、アドレス
信号Ｂ（ｍ＋ｎ−２）ないしＢ（ｗ＋ｎ−１）、並びに
Ｂ（ｕ＋ｎ−２）ないしＢ（ｔ＋ｎ−１）を反転させ、
反転されたアドレス信号をＮ’Ａ　Ｎ　Ｄ　ａｌの入力
とする。

（２）次に、”ｄｓから上位桁に向かって最初に０の現
われた位ｄｔから最上位ｄｍまでに対応したアドレス信
号をＮＡＮＤａ２の入力とする。ただし、ここで、ｄｔ
を険いて上記ｄｔ十、からｄｍの間の位のうちその位の
値が０であれば該対応するアドレス信号をインバータを
介して入力する。すなわち、第３図（ｎ）に示すように
、アドレス信号１３（ｍ＋ｎ−２）ないしＩ３（ｗ＋ｎ
−１）、並びにＢ（ｕ＋ｎ−２）ないしＤ（ｔ＋ｎ）を
反転さＤ′、反転されたアドレス信号をＮＡＮＤａ２の
入力とする。

（３）さらに、上記（２）を繰り返して同様に上述のＮ
ＡＮＤ出力を得る。

（４）次いで、上記ＮＡＮＤａｌないしＮＡＮＤａ３の
出力をＮＡＮＤｂの入力とすると、ＮＡＮＤｂの出力端
子の信号が０２選択信号として得られ、一方、０２選択
信号の反転信号がＣＩ選択信号として得られる。

上記ＣＩ選択信号は、ＭＯ８ＰＥＴＱｉｌ、Ｑ（ｉ＋１
）！ないしＱ（ｎ−３）Ｉ、Ｑ（ｎ−２）ｌ、Ｑ（ｎ−
１）ｌ、並びにＱｏｌないしＱｎ＋１の各ゲートに入力
され、また上記Ｃ２選択信号は、ＭＯ９ｒ’ＥＴＱｉ２
．Ｑ（ｉ＋１）２ないしＱ（ｎ　−３）２　、、Ｑ（ｎ
　−２）２．Ｑ（ｎ−１）２．並びにＱ、２ないしＱｍ
ｔの各ゲートに入力される。

以上のように構成することにより、第２図のメモリセル
アレイ１のＣＩ領領域びＣ２領域の領域選択回路１２を
構成することができ、この領域選択回路１２の出力であ
るＣＩ選択信号と０２選択信号を用いることにより第３
図（Ａ）に示すように切り換え回路ｌ！を構成すること
ができる。

従って、この切り換え回路１１を用いることにより、（
ｎ＋＋ｎ）ビットのアドレス信号ＡＯないしＡ（１＋Ｊ
Ｉ−１）からＸアドレス信号ＸＯないしＸｌ１１゜並び
にＹアドレス信号ＹＯないしＹ（ｎ−１）を生成するこ
とができ、このＸアドレス信号及びＹアドレス信号によ
って（２’＋ｂ）ｘ（２”−ａ）ビットのメモリセルア
レイ１の読み出し制御を行うことができる。

第２の実施例 第４図は本発明の第２の実施例である２６×１０ビツト
のメモリセルアレイ！のためのデコーダ回路１０ａのブ
ロック図である。このデコーダ回路１０ａは、第２の従
来例である第７図の１６×１６ビツトのメモリセルアレ
イ１の続み出し制御を行う８ビツトのアドレス信号ＡＯ
ないしＡ７を用いてＸアドレスのワード線のビット数が
２６ビツトにＹアドレスのビット線のビット数が！０ビ
ットに変形されたメモリセルアレイＩａを読み出し制御
するためのものである。ここで、上述の第１の実施例と
同様にメモリセルアレイ１ａを第４図に示すように、２
６Ｘ８ビツトのＡ領域と２４×２ビツトのＢ領域の２個
の領域に分割し、分割された領域を切り換えて選択する
切り換え回路１１ａを備えることにより、上記メモリセ
ルアレイ！ａの読み出し制御を可能としている。

第４図において、８ビツトのアドレス信号Δ０ないしＡ
７がアドレスバッフｙ２ｃに入力されていったん格納さ
れた後、８ビツトのアドレス信号へ〇ないしＡ７として
切り換え回路１１ａに出力される。切り換え＠踏Ｌｌａ
は、入力されたアドレス信号ＡＯないしＡ７に応答して
詳細後述する所定の処理を行い、４ビツトのＹアドレス
信号Ｙ　。

０ないしＹ３をＹデコーダ４ａに出力するとともに、５
ビツトのＸアドレス信号ＸＯないしＸ４をＸデコーダ３
ａに出力する。Ｘデコーダ３ａは入力された５ビツトの
アドレス信号ＸＯないしＸ４に応答して２６ビツトのＸ
アドレスのワード線のうち指定された１本のワード線を
ハイレベルにし、一方、Ｙデコーダ４ａは入力された４
ビツトのアドレス信号ＹＯないしＹ３に応答して、１０
ビツトのＹアドレスのビット線のうち指定された１本の
ビット線をハイレベルにして、メモリセルアレイｌａ内
の所定の１ビツトのメモリセルに記憶されたデータをＹ
デコーダ４ａを介して出力バッファ５に読み出し、さら
に、出力バッファ５がその読み出されたデータをシリア
ル信号で出力する。

第５図は第４図の切り換え回路１１ａのブロック図であ
り、第５図において上述の図面と同一のものについては
同一の符号を付している。第５図において、切り換え回
路１１ａは上述の第１の実施例の切り換え回路１１と同
様に、領域選択回路１２ａを用いて手１カ成され、ここ
で、各アドレス信号ＡＯないしＡ７とＸアドレス信号Ｘ
ＯないしＸ４及びＹアドレス信号ＹＯないしＹ３との関
係は次式の通りである。

Ｘ０＝Ａ−Ａ３＋Ｉ３・Δｌ　　　・・・・・・・・・
（１５）Ｘ１＝Ａ−Ａ４＋［１−Ａ２　　−・・・−・
・（１６）Ｘ２＝Ａ−Ａ５＋Ｂ−Ａ３　　　・−・−・
−・・−（ＩＴ）Ｘ３＝Ａ−Ａ６＋ｌ３−Ａ４　　　　
・−−−−−・−（１ｇ）Ｘ４＝Ａ−Ａ７＋ｌ３−Ａ丁
　　・・・・・・・・・（１９）ＹＯ＝ＡＯ・・・・・
・・・・・・・・・・・・・・・・（２０）ＹＩ＝Ａ−
ＡＩ＋ｌ３−Ｌ　　　　　・・・・・・・・・（２１）
Ｙ２＝Ａ−Ａ２＋Ｂ−Ｌ　　　　　・・・・・・・・・
（２２）Ｙ３＝Ａ−Ｌ＋Ｂ−Ｈ・・・・・・・・・（２
３）ここで、Ｈ及びＬはそれぞれＩ］レベル信号及びＬ
レベル信号であり、Ａ及びＢはそれぞれメモリセルアレ
イ１ａのＡ領域及びＢ領域を選択するときＩ−ルベルと
なるＡ選択信号及びＢ選択信号である。このＡ選択信号
及びＢ選択信号はアドレス信号Ａ４ないしＡ７から第５
図の領域選択回路１２ａにより生成される。なお、この
領域選択回路１２ａにおけるＡ選択信号Ａ、Ｂ選択信号
Ｂと各アドレス信号Ａ４ないしＡ７の関係は次式の通り
である。

Ａ＝Ｂ　　　　　　　　　　　・・・・・・・・・・・
・（２４）Ｂ＝（Ａ５−Ａ６ψＡ７）＋（Ａ４・Ａ５−
・Ａ６・Ａ？）　　　　　　　　・・・明・・・・・（
２５）以上のように構成された切り換え回路１１ａを用
いることにより８ビツトのアドレス信号ＡＯないしＡ７
からＸアドレス信号ＸＯないしＸ４並びにＹアドレス信
号ＹＯないしＹ３を生成することができ、このＸアドレ
ス信号及びＹアドレス信号によって、２６Ｘ１０ビツト
のメモリセルアレイ１ａの読み出し制御を行うことがで
きる。

他の実施例 以上の実施例において、メモリセルアレイ！。

！ａを２個の領域に分割された各領域を選択する領域選
択回路１２．１２ａを用いているが、これに限らず、メ
モリセルアレイ１，１ａを３個以上の領域に分割して、
各領域を選択する領域選択回路を同様に構成してもよい
。

第１表 ［発明の効果］ 以上詳述したように本発明によれば、メモリのデコーダ
回路装置において、少なくとも２個に分割されたメモリ
の各領域を選択するための選択信号を生成する選択信号
生成手段と、上記信号生成手段から出力される選択信号
に応じて上記アドレス信号を上記メモリの第１のアドレ
スと第２のアドレスの各ビット数に対応した第１のアド
レス信号と第２のアドレス信号に符号化する符号化手段
を備えたので、上記符号化手段によって符号化された第
１のアドレス信号と第２のアドレス信号を用いることに
よって、上記メモリの任意のアドレスを特定することが
できるので、上記メモリの読み出し制御を行うことがで
きる。従って、簡単な回路の追加で、任意ビットの第１
のアドレスのワード線と任意ビットの第２のアドレスの
ビット線を有するメモリを、所定数ビットのアドレス信
号で制御することができるという利点がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例である（２”＋ｂ）Ｘ（
２”−６）ビットのメモリセルアレイのためのデコーダ
回路のブロック図、 第２図は第１図のメモリセルアレイのＣＩ及びＣ２領域
を示す図、　　　。 第３図（Ａ）は第１図の切り換え回路のブロック図、 第３図（１３）は第３図（Ａ）の領域選択回路のブロッ
ク図、 第４図は２６ｘｌＯビツトのメモリセルアレイのための
デコーダ回路のブロック図、 第５図は第４図の切り換え回路のブロック図、第６図は
第１の従来例である２１″×２ｎビツトのメモリセルア
レイのためのデコーダ回路のブロック図、 第７図は第２の従来例である１６Ｘ１６ビツトのメモリ
セルアレイのためのデコーダ回路のブロック図である。 Ｉ・・・メモリセルアレイ、 ２．２ａ、２ｂ・・・アドレスバッファ、３、・・・Ｘ
デコーダ、 ４・・・Ｙデコーダ、 ！０・・・デコーダ回路、 １１・・・切り換え回路、 １２・・・領域選択回路。 特許出願人　株式会社　リ　コ　一 代　理　人　弁理士　青白　葆ほか１名１ｍ 第２図

Claims (1)

【特許請求の範囲】
1. （１）アドレス信号を第１のアドレス信号と第２のアド
   レス信号に符号化して、第１のアドレスと第２のアドレ
   スを有するメモリの制御を行うメモリのデコーダ回路装
   置において、 少なくとも２個に分割された上記メモリの各領域を選択
   するための選択信号を生成する選択信号生成手段と、 上記信号生成手段から出力される選択信号に応じて上記
   アドレス信号を上記メモリの第１のアドレスと第２のア
   ドレスの各ビット数に対応した第１のアドレス信号と第
   ２のアドレス信号に符号化する符号化手段を備えたこと
   を特徴とするメモリのデコーダ回路装置。