JPH08293194A - 半導体メモリのアドレスバッファ - Google Patents
半導体メモリのアドレスバッファInfo
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- JPH08293194A JPH08293194A JP8090704A JP9070496A JPH08293194A JP H08293194 A JPH08293194 A JP H08293194A JP 8090704 A JP8090704 A JP 8090704A JP 9070496 A JP9070496 A JP 9070496A JP H08293194 A JPH08293194 A JP H08293194A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
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- G11C8/06—Address interface arrangements, e.g. address buffers
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 簡単な構成で多様な動作モードに応じたアド
レススクランブルが効率的に実施できるアドレスバッフ
ァを提供する。 【解決手段】 アドレスバッファの各単位バッファを構
成するＴＴＬ入力部１００ｉ，ｊとラッチ部２１０ｉ，
ｊとの間に信号転換伝送を行うスイッチング部２００を
設ける。カラムアドレス入力活性化信号φＹＡＬＢと動
作モード設定信号φＴＲ，φＴＲＢに従ってスイッチン
グ部２００の各伝送ゲート１３，１４，３２，３３がＯ
Ｎ／ＯＦＦするので、動作モードに応じてアドレス信号
Ａｉ，Ａｊが他の単位バッファへ転換伝送され、バッフ
ァ内部でアドレススクランブルが可能である。
レススクランブルが効率的に実施できるアドレスバッフ
ァを提供する。 【解決手段】 アドレスバッファの各単位バッファを構
成するＴＴＬ入力部１００ｉ，ｊとラッチ部２１０ｉ，
ｊとの間に信号転換伝送を行うスイッチング部２００を
設ける。カラムアドレス入力活性化信号φＹＡＬＢと動
作モード設定信号φＴＲ，φＴＲＢに従ってスイッチン
グ部２００の各伝送ゲート１３，１４，３２，３３がＯ
Ｎ／ＯＦＦするので、動作モードに応じてアドレス信号
Ａｉ，Ａｊが他の単位バッファへ転換伝送され、バッフ
ァ内部でアドレススクランブルが可能である。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリの入力
バッファ回路に関し、特に、ＴＴＬレベルで入力される
アドレス信号をＣＭＯＳレベルに変換するアドレスバッ
ファに関する。
バッファ回路に関し、特に、ＴＴＬレベルで入力される
アドレス信号をＣＭＯＳレベルに変換するアドレスバッ
ファに関する。
【０００２】
【従来の技術】半導体メモリ、特に代表的なＤＲＡＭで
は、ローアドレスとカラムアドレスとを直列（時分割）
入力するアドレスマルチプレキシング(address multipl
exing)方式を採用している。通常、ローアドレス及びカ
ラムアドレスは、それぞれローアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢ
（各末尾のＢは反転の意味）により制御するようにして
いるが、メモリのアクセス時間を短縮するためにカラム
アドレスについては、カラムアドレスストローブ信号Ｃ
ＡＳＢで直接的に制御するのではなく、ローアドレスス
トローブ信号ＲＡＳＢによるローアドレス入力が完了し
たことを知らせる信号に応答する方式を使用することが
できる。
は、ローアドレスとカラムアドレスとを直列（時分割）
入力するアドレスマルチプレキシング(address multipl
exing)方式を採用している。通常、ローアドレス及びカ
ラムアドレスは、それぞれローアドレスストローブ信号
ＲＡＳＢ及びカラムアドレスストローブ信号ＣＡＳＢ
（各末尾のＢは反転の意味）により制御するようにして
いるが、メモリのアクセス時間を短縮するためにカラム
アドレスについては、カラムアドレスストローブ信号Ｃ
ＡＳＢで直接的に制御するのではなく、ローアドレスス
トローブ信号ＲＡＳＢによるローアドレス入力が完了し
たことを知らせる信号に応答する方式を使用することが
できる。
【０００３】図１は、このようなメモリにおけるカラム
アドレスバッファの単位バッファ構成を示す回路図であ
る。アドレスパッドＡｉから入力されるアドレス信号
は、ローアドレス入力完了を知らせる信号φＲＡＬによ
る制御でＴＴＬ入力部１００へ入力される。そして、カ
ラムアドレス入力活性化のための信号φＹＡＬＢの制御
により、ラッチ部１０１を通してＴＴＬ入力部１００の
ＮＡＮＤゲート１の出力が駆動部１０２へ伝達される。
伝達完了後は、信号φＹＡＬＢの制御により伝送ゲート
２が非導通状態になることでＴＴＬ入力部１００の出力
伝送は抑止される。このとき一方では、伝送ゲート４と
インバータ５，６により現在の信号論理がラッチされ、
ローアドレスストローブ信号ＲＡＳＢ又はカラムアドレ
スストローブ信号ＣＡＳＢの制御による次のＴＴＬ入力
まで維持される。
アドレスバッファの単位バッファ構成を示す回路図であ
る。アドレスパッドＡｉから入力されるアドレス信号
は、ローアドレス入力完了を知らせる信号φＲＡＬによ
る制御でＴＴＬ入力部１００へ入力される。そして、カ
ラムアドレス入力活性化のための信号φＹＡＬＢの制御
により、ラッチ部１０１を通してＴＴＬ入力部１００の
ＮＡＮＤゲート１の出力が駆動部１０２へ伝達される。
伝達完了後は、信号φＹＡＬＢの制御により伝送ゲート
２が非導通状態になることでＴＴＬ入力部１００の出力
伝送は抑止される。このとき一方では、伝送ゲート４と
インバータ５，６により現在の信号論理がラッチされ、
ローアドレスストローブ信号ＲＡＳＢ又はカラムアドレ
スストローブ信号ＣＡＳＢの制御による次のＴＴＬ入力
まで維持される。
【０００４】
【発明が解決しようとする課題】通常では、リフレッシ
ュサイクル、ビット構成、並列テストで無視されるビッ
ト数に応じてチップ動作に利用されるアドレスピン数が
異なるから、パッドを通じて入力されるアドレス、例え
ばＡ０，Ａ１，…，Ａｎ−１，Ａｎは、チップ内部のコ
ーディング領域では、例えばＡ３，Ａ４，Ａｎ−１，Ａ
ｎ，…，Ａ０，Ａ１のような構成にスクランブル（scra
mble；１つのアドレスを構成するアドレス信号の配列を
内部コーディングの条件に従って変更すること）させて
動作するようにすることが望まれる。
ュサイクル、ビット構成、並列テストで無視されるビッ
ト数に応じてチップ動作に利用されるアドレスピン数が
異なるから、パッドを通じて入力されるアドレス、例え
ばＡ０，Ａ１，…，Ａｎ−１，Ａｎは、チップ内部のコ
ーディング領域では、例えばＡ３，Ａ４，Ａｎ−１，Ａ
ｎ，…，Ａ０，Ａ１のような構成にスクランブル（scra
mble；１つのアドレスを構成するアドレス信号の配列を
内部コーディングの条件に従って変更すること）させて
動作するようにすることが望まれる。
【０００５】しかしながら、図１に示すような単位バッ
ファをもつアドレスバッファを用いる場合、アドレスス
クランブルのためには単位バッファの各最終出力を相互
転換しなければならず、各動作モードを制御する信号に
従って、アドレスバッファの入力又は出力が電源レベル
（Ｖｃｃ又はＶｓｓ）につながったり、或いは相互転換
が交錯するようになり複雑である。また、そのようなア
ドレス信号を入力する回路が多様でかつ多くなると、相
当に複雑な回路が追加的に必要となり、それに伴ってチ
ップの動作速度が低下する短所がある。
ファをもつアドレスバッファを用いる場合、アドレスス
クランブルのためには単位バッファの各最終出力を相互
転換しなければならず、各動作モードを制御する信号に
従って、アドレスバッファの入力又は出力が電源レベル
（Ｖｃｃ又はＶｓｓ）につながったり、或いは相互転換
が交錯するようになり複雑である。また、そのようなア
ドレス信号を入力する回路が多様でかつ多くなると、相
当に複雑な回路が追加的に必要となり、それに伴ってチ
ップの動作速度が低下する短所がある。
【０００６】従って、本発明の目的は、多様な動作モー
ドに応じてアドレススクランブルを効率的に実施できる
ようなアドレスバッファを提供することにある。また、
簡単な構成で多様な動作モードに応じたアドレススクラ
ンブルを効率的に実施できるようなアドレスバッファを
有する半導体メモリを提供することにある。
ドに応じてアドレススクランブルを効率的に実施できる
ようなアドレスバッファを提供することにある。また、
簡単な構成で多様な動作モードに応じたアドレススクラ
ンブルを効率的に実施できるようなアドレスバッファを
有する半導体メモリを提供することにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明によるアドレスバッファは、所定の制御
信号に応答して入力アドレス信号を単位バッファ間で相
互転換伝送する手段を備えることを特徴とする。或い
は、入力アドレス信号をＣＭＯＳレベルに変換する入力
部を単位バッファごとにもつアドレスバッファにおい
て、所定の制御信号に応答して前記入力部の出力信号を
他の単位バッファへ転換伝送する手段を備えることを特
徴とする。この場合、入力部の出力信号がラッチ部へ入
力される前に転換伝送されるようにしておくのがよい。
即ち本発明によれば、入力されるアドレス信号をＣＭＯ
Ｓレベルに変換して出力する複数の単位バッファからな
るアドレスバッファを備えた半導体メモリにおいて、所
定の制御信号に応答して入力アドレス信号を前記単位バ
ッファ間で相互転換伝送する手段を備えることを特徴と
した半導体メモリが提供される。
るために本発明によるアドレスバッファは、所定の制御
信号に応答して入力アドレス信号を単位バッファ間で相
互転換伝送する手段を備えることを特徴とする。或い
は、入力アドレス信号をＣＭＯＳレベルに変換する入力
部を単位バッファごとにもつアドレスバッファにおい
て、所定の制御信号に応答して前記入力部の出力信号を
他の単位バッファへ転換伝送する手段を備えることを特
徴とする。この場合、入力部の出力信号がラッチ部へ入
力される前に転換伝送されるようにしておくのがよい。
即ち本発明によれば、入力されるアドレス信号をＣＭＯ
Ｓレベルに変換して出力する複数の単位バッファからな
るアドレスバッファを備えた半導体メモリにおいて、所
定の制御信号に応答して入力アドレス信号を前記単位バ
ッファ間で相互転換伝送する手段を備えることを特徴と
した半導体メモリが提供される。
【０００８】このときの制御信号としては、前述の信号
φＲＡＬ，φＹＡＬＢのようなアドレス信号の入力を許
容する信号及び当該半導体メモリの動作モードを設定す
る信号に関連した信号を用いることが可能である。
φＲＡＬ，φＹＡＬＢのようなアドレス信号の入力を許
容する信号及び当該半導体メモリの動作モードを設定す
る信号に関連した信号を用いることが可能である。
【０００９】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して詳細に説明する。
面を参照して詳細に説明する。
【００１０】図２に示すようにこの例のアドレスバッフ
ァは、２つの単位バッファを通過するアドレス信号を相
互転換して伝達する手段としてスイッチング部２００を
有している。
ァは、２つの単位バッファを通過するアドレス信号を相
互転換して伝達する手段としてスイッチング部２００を
有している。
【００１１】即ちまず、アドレスパッドＡｉ及びローア
ドレス入力完了を知らせる信号φＲＡＬを入力するＮＡ
ＮＤゲート１１で構成された第１ＴＴＬ入力部１００ｉ
と、第１ラッチ部２１０ｉ及び第１駆動部１０２ｉとで
第１単位バッファが構成されており、また、アドレスパ
ッドＡｊ及び信号φＲＡＬを入力するＮＡＮＤゲート１
２で構成された第２ＴＴＬ入力部１００ｊと、第２ラッ
チ部２１０ｊ及び第２駆動部１０２ｊとで第２単位バッ
ファが構成されている。そして、これら第１単位バッフ
ァと第２単位バッファとの間の相互信号転換のためにス
イッチング部２００が提供されている。このスイッチン
グ部２００は、第１ＴＴＬ入力部１００ｉと第１ラッチ
部２１０ｉとの間を接続するＣＭＯＳ形第１伝送ゲート
１３と、第１ＴＴＬ入力部１００ｉと第２ラッチ部２１
０ｊとの間を接続するＣＭＯＳ形第２伝送ゲート３２
と、第２ＴＴＬ入力部１００ｊと第１ラッチ部２１０ｉ
との間を接続するＣＭＯＳ形第３伝送ゲート３３と、第
２ＴＴＬ入力部１００ｊと第２ラッチ部２１０ｊとの間
を接続するＣＭＯＳ形第４伝送ゲート１４と、を有して
いる。
ドレス入力完了を知らせる信号φＲＡＬを入力するＮＡ
ＮＤゲート１１で構成された第１ＴＴＬ入力部１００ｉ
と、第１ラッチ部２１０ｉ及び第１駆動部１０２ｉとで
第１単位バッファが構成されており、また、アドレスパ
ッドＡｊ及び信号φＲＡＬを入力するＮＡＮＤゲート１
２で構成された第２ＴＴＬ入力部１００ｊと、第２ラッ
チ部２１０ｊ及び第２駆動部１０２ｊとで第２単位バッ
ファが構成されている。そして、これら第１単位バッフ
ァと第２単位バッファとの間の相互信号転換のためにス
イッチング部２００が提供されている。このスイッチン
グ部２００は、第１ＴＴＬ入力部１００ｉと第１ラッチ
部２１０ｉとの間を接続するＣＭＯＳ形第１伝送ゲート
１３と、第１ＴＴＬ入力部１００ｉと第２ラッチ部２１
０ｊとの間を接続するＣＭＯＳ形第２伝送ゲート３２
と、第２ＴＴＬ入力部１００ｊと第１ラッチ部２１０ｉ
との間を接続するＣＭＯＳ形第３伝送ゲート３３と、第
２ＴＴＬ入力部１００ｊと第２ラッチ部２１０ｊとの間
を接続するＣＭＯＳ形第４伝送ゲート１４と、を有して
いる。
【００１２】第１伝送ゲート１３のＰ形制御電極は、カ
ラムアドレス入力を活性化させる信号φＹＡＬＢの論理
反転信号とメモリの動作モード設定信号φＴＲとを入力
するＮＡＮＤゲート３５により制御され、またＮ形制御
電極は、ＮＡＮＤゲート３５の出力を反転するインバー
タ３４により制御される。第２伝送ゲート３２のＰ形制
御電極は、信号φＹＡＬＢの論理反転信号と動作モード
設定信号φＴＲの論理反転信号φＴＲＢを入力するＮＡ
ＮＤゲート３０により制御され、またＮ形制御電極は、
ＮＡＮＤゲート３０の出力を反転するインバータ３１に
より制御される。第３伝送ゲート３３のＰ形制御電極は
ＮＡＮＤゲート３０により制御され、またＮ形制御電極
はインバータ３１により制御される。第４伝送ゲート１
４のＰ形制御電極はＮＡＮＤゲート３５により制御さ
れ、またＮ形制御電極はインバータ３４により制御され
る。
ラムアドレス入力を活性化させる信号φＹＡＬＢの論理
反転信号とメモリの動作モード設定信号φＴＲとを入力
するＮＡＮＤゲート３５により制御され、またＮ形制御
電極は、ＮＡＮＤゲート３５の出力を反転するインバー
タ３４により制御される。第２伝送ゲート３２のＰ形制
御電極は、信号φＹＡＬＢの論理反転信号と動作モード
設定信号φＴＲの論理反転信号φＴＲＢを入力するＮＡ
ＮＤゲート３０により制御され、またＮ形制御電極は、
ＮＡＮＤゲート３０の出力を反転するインバータ３１に
より制御される。第３伝送ゲート３３のＰ形制御電極は
ＮＡＮＤゲート３０により制御され、またＮ形制御電極
はインバータ３１により制御される。第４伝送ゲート１
４のＰ形制御電極はＮＡＮＤゲート３５により制御さ
れ、またＮ形制御電極はインバータ３４により制御され
る。
【００１３】第１ラッチ部２１０ｉは、第１伝送ゲート
１３の伝送出力を反転するインバータ１８と、このイン
バータ１８の出力を反転して帰還させるインバータ２０
と、インバータ２０の出力端とインバータ１８の入力端
との間に設けられたＣＭＯＳ形伝送ゲート１６と、から
構成される。第２ラッチ部２１０ｊも同様に、第４伝送
ゲート１４の伝送出力を反転するインバータ１９と、こ
のインバータ１９の出力を反転して帰還させるインバー
タ２１と、インバータ２１の出力端とインバータ１９の
入力端との間に設けられたＣＭＯＳ形伝送ゲート１７
と、から構成される。伝送ゲート１６，１７の各Ｎ形制
御電極は信号φＹＡＬＢにより制御され、また各Ｐ形制
御電極は信号φＹＡＬＢを反転するインバータ１５によ
り制御される。
１３の伝送出力を反転するインバータ１８と、このイン
バータ１８の出力を反転して帰還させるインバータ２０
と、インバータ２０の出力端とインバータ１８の入力端
との間に設けられたＣＭＯＳ形伝送ゲート１６と、から
構成される。第２ラッチ部２１０ｊも同様に、第４伝送
ゲート１４の伝送出力を反転するインバータ１９と、こ
のインバータ１９の出力を反転して帰還させるインバー
タ２１と、インバータ２１の出力端とインバータ１９の
入力端との間に設けられたＣＭＯＳ形伝送ゲート１７
と、から構成される。伝送ゲート１６，１７の各Ｎ形制
御電極は信号φＹＡＬＢにより制御され、また各Ｐ形制
御電極は信号φＹＡＬＢを反転するインバータ１５によ
り制御される。
【００１４】第１駆動部１０２ｉは、インバータ１８の
出力端から直列接続されたインバータ２２，２４と、イ
ンバータ２０の出力端から直列接続されたインバータ２
６，２８と、で構成され、インバータ２４及びインバー
タ２８からカラムアドレス信号ＣＡｉ及びその反転信号
ＣＡｉＢをそれぞれ発生する。第２駆動部１０２ｊは、
インバータ１９の出力端から直列接続されたインバータ
２３，２５と、インバータ２１の出力端から直列接続さ
れたインバータ２７，２９と、で構成され、インバータ
２５及びインバータ２９からカラムアドレス信号ＣＡｊ
及びその反転信号ＣＡｊＢをそれぞれ発生する。
出力端から直列接続されたインバータ２２，２４と、イ
ンバータ２０の出力端から直列接続されたインバータ２
６，２８と、で構成され、インバータ２４及びインバー
タ２８からカラムアドレス信号ＣＡｉ及びその反転信号
ＣＡｉＢをそれぞれ発生する。第２駆動部１０２ｊは、
インバータ１９の出力端から直列接続されたインバータ
２３，２５と、インバータ２１の出力端から直列接続さ
れたインバータ２７，２９と、で構成され、インバータ
２５及びインバータ２９からカラムアドレス信号ＣＡｊ
及びその反転信号ＣＡｊＢをそれぞれ発生する。
【００１５】ローアドレス入力の完了により信号φＲＡ
Ｌが論理“ハイ”レベルに活性化されると、第１ＴＴＬ
入力部１００ｉ及び第２ＴＴＬ入力部１００ｊを通じて
アドレスパッドＡｉ，Ａｊのアドレス信号が入力され
る。このときに信号φＹＡＬＢが論理“ロウ”レベルの
活性化状態にあれば、ＮＡＮＤゲート３０，３５は信号
φＴＲ，φＴＲＢの入力許容状態になり、また両ラッチ
部２１０ｉ，２１０ｊの伝送ゲート１６，１７は非導通
状態になる。
Ｌが論理“ハイ”レベルに活性化されると、第１ＴＴＬ
入力部１００ｉ及び第２ＴＴＬ入力部１００ｊを通じて
アドレスパッドＡｉ，Ａｊのアドレス信号が入力され
る。このときに信号φＹＡＬＢが論理“ロウ”レベルの
活性化状態にあれば、ＮＡＮＤゲート３０，３５は信号
φＴＲ，φＴＲＢの入力許容状態になり、また両ラッチ
部２１０ｉ，２１０ｊの伝送ゲート１６，１７は非導通
状態になる。
【００１６】動作モード設定信号φＴＲが論理“ハイ”
レベル（φＴＲＢは論理“ロウ”レベル）である場合、
ＮＡＮＤゲート３５の出力が論理“ロウ”レベルになる
ことにより第１伝送ゲート１３及び第４伝送ゲート１４
が導通する。すると、アドレスパッドＡｉ，Ａｊからの
アドレス信号はそれぞれ、導通した第１伝送ゲート１３
及び第４伝送ゲート１４を通してカラムアドレス信号Ｃ
Ａｉ／ＣＡｉＢ，ＣＡｊ／ＣＡｉＢとして出力さる。こ
のとき、第２伝送ゲート３２及び第３伝送ゲート３３
は、ＮＡＮＤゲート３０の出力が論理“ハイ”レベルに
あるので非導通状態になっている。
レベル（φＴＲＢは論理“ロウ”レベル）である場合、
ＮＡＮＤゲート３５の出力が論理“ロウ”レベルになる
ことにより第１伝送ゲート１３及び第４伝送ゲート１４
が導通する。すると、アドレスパッドＡｉ，Ａｊからの
アドレス信号はそれぞれ、導通した第１伝送ゲート１３
及び第４伝送ゲート１４を通してカラムアドレス信号Ｃ
Ａｉ／ＣＡｉＢ，ＣＡｊ／ＣＡｉＢとして出力さる。こ
のとき、第２伝送ゲート３２及び第３伝送ゲート３３
は、ＮＡＮＤゲート３０の出力が論理“ハイ”レベルに
あるので非導通状態になっている。
【００１７】反対に、動作モード設定信号φＴＲが論理
“ロウ”レベル（φＴＲＢは論理“ハイ”レベル）であ
る場合には、ＮＡＮＤゲート３０の出力により第２伝送
ゲート３２及び第３伝送ゲート３３が導通する一方、Ｎ
ＡＮＤゲート３５の出力により第１伝送ゲート１３及び
第４伝送ゲート１４が非導通状態になる。従って、アド
レスパッドＡｉからのアドレス信号はカラムアドレス信
号ＣＡｊ，ＣＡｊＢとして出力され、アドレスパッドＡ
ｊからのアドレス信号はカラムアドレス信号ＣＡｉ，Ｃ
ＡｉＢとして出力される。
“ロウ”レベル（φＴＲＢは論理“ハイ”レベル）であ
る場合には、ＮＡＮＤゲート３０の出力により第２伝送
ゲート３２及び第３伝送ゲート３３が導通する一方、Ｎ
ＡＮＤゲート３５の出力により第１伝送ゲート１３及び
第４伝送ゲート１４が非導通状態になる。従って、アド
レスパッドＡｉからのアドレス信号はカラムアドレス信
号ＣＡｊ，ＣＡｊＢとして出力され、アドレスパッドＡ
ｊからのアドレス信号はカラムアドレス信号ＣＡｉ，Ｃ
ＡｉＢとして出力される。
【００１８】信号φＹＡＬＢは、上記のようにしてアド
レス信号が伝送された後に論理“ハイ”レベルになり、
これに従ってラッチ部２１０ｉ，２１０ｊの伝送ゲート
１６，１７が導通することにより、第１ラッチ部２１０
ｉ及び第２ラッチ部２１０ｊでラッチ動作が遂行され
る。
レス信号が伝送された後に論理“ハイ”レベルになり、
これに従ってラッチ部２１０ｉ，２１０ｊの伝送ゲート
１６，１７が導通することにより、第１ラッチ部２１０
ｉ及び第２ラッチ部２１０ｊでラッチ動作が遂行され
る。
【００１９】図３は、図２中のスイッチング部２００の
他の構成例を示す。尚、図２と共通する部分には同じ符
号を付してある。
他の構成例を示す。尚、図２と共通する部分には同じ符
号を付してある。
【００２０】この図３の例では、図２に示した各伝送ゲ
ートの代わりに、プルアップ制御用ＰＭＯＳトランジス
タ５５，５９，６３，６７とプルダウン制御用ＮＭＯＳ
トランジスタ５８，６２，６６，７０とを有するインバ
ータ（クロックドインバータ；clocked inverter）４
１，４２，４３，４４を使用している。第１ＴＴＬ入力
部１００ｉと第１ラッチ部２１０ｉとの間に接続される
第１インバータ４１は、プルアップ制御用ＰＭＯＳトラ
ンジスタ５５のゲートにＮＡＮＤゲート３５の出力を受
け、プルダウン制御用ＮＭＯＳトランジスタ５８のゲー
トにインバータ３４の出力を受けて制御される。第１Ｔ
ＴＬ入力部１００ｉと第２ラッチ部２１０ｊとの間に接
続される第２インバータ４２は、プルアップ制御用ＰＭ
ＯＳトランジスタ５９のゲートにＮＡＮＤゲート３０の
出力を受け、プルダウン制御用ＮＭＯＳトランジスタ６
２のゲートにインバータ３１の出力を受けて制御され
る。第２ＴＴＬ入力部１００ｊと第１ラッチ２１０ｉと
の間に接続される第３インバータ４３は、プルアップ制
御用ＰＭＯＳトランジスタ６３のゲートにＮＡＮＤゲー
ト３０の出力を受け、プルダウン制御用ＮＭＯＳトラン
ジスタ６６のゲートにインバータ３１の出力を受けて制
御される。第２ＴＴＬ入力部１００ｊと第２ラッチ部２
１０ｊとの間に接続される第４インバータ４４は、プル
アップ制御用ＰＭＯＳトランジスタ６７のゲートにＮＡ
ＮＤゲート３５の出力を受け、プルダウン制御用ＮＭＯ
Ｓトランジスタ７０のゲートにインバータ３４の出力を
受けて制御される。
ートの代わりに、プルアップ制御用ＰＭＯＳトランジス
タ５５，５９，６３，６７とプルダウン制御用ＮＭＯＳ
トランジスタ５８，６２，６６，７０とを有するインバ
ータ（クロックドインバータ；clocked inverter）４
１，４２，４３，４４を使用している。第１ＴＴＬ入力
部１００ｉと第１ラッチ部２１０ｉとの間に接続される
第１インバータ４１は、プルアップ制御用ＰＭＯＳトラ
ンジスタ５５のゲートにＮＡＮＤゲート３５の出力を受
け、プルダウン制御用ＮＭＯＳトランジスタ５８のゲー
トにインバータ３４の出力を受けて制御される。第１Ｔ
ＴＬ入力部１００ｉと第２ラッチ部２１０ｊとの間に接
続される第２インバータ４２は、プルアップ制御用ＰＭ
ＯＳトランジスタ５９のゲートにＮＡＮＤゲート３０の
出力を受け、プルダウン制御用ＮＭＯＳトランジスタ６
２のゲートにインバータ３１の出力を受けて制御され
る。第２ＴＴＬ入力部１００ｊと第１ラッチ２１０ｉと
の間に接続される第３インバータ４３は、プルアップ制
御用ＰＭＯＳトランジスタ６３のゲートにＮＡＮＤゲー
ト３０の出力を受け、プルダウン制御用ＮＭＯＳトラン
ジスタ６６のゲートにインバータ３１の出力を受けて制
御される。第２ＴＴＬ入力部１００ｊと第２ラッチ部２
１０ｊとの間に接続される第４インバータ４４は、プル
アップ制御用ＰＭＯＳトランジスタ６７のゲートにＮＡ
ＮＤゲート３５の出力を受け、プルダウン制御用ＮＭＯ
Ｓトランジスタ７０のゲートにインバータ３４の出力を
受けて制御される。
【００２１】この図３に示すスイッチング部２００を利
用したアドレスバッファの動作は図２の場合と同様であ
り、特に説明するまでもないであろう。
用したアドレスバッファの動作は図２の場合と同様であ
り、特に説明するまでもないであろう。
【００２２】図４に示すのは、スイッチング部２００の
ＣＭＯＳ形伝送ゲートについての具体例で、ＰＭＯＳ−
ＮＭＯＳ伝送ゲートを使用したものである。この他にも
スイッチング部２００は、半導体メモリで一般に使用さ
れる伝送スイッチ回路を利用して実施可能である。更
に、本実施形態では２つのアドレス信号についての相互
転換伝送を例に説明したが、２以上のアドレス信号に対
しても応用できることは説明するまでもないであろう。
ＣＭＯＳ形伝送ゲートについての具体例で、ＰＭＯＳ−
ＮＭＯＳ伝送ゲートを使用したものである。この他にも
スイッチング部２００は、半導体メモリで一般に使用さ
れる伝送スイッチ回路を利用して実施可能である。更
に、本実施形態では２つのアドレス信号についての相互
転換伝送を例に説明したが、２以上のアドレス信号に対
しても応用できることは説明するまでもないであろう。
【００２３】
【発明の効果】本発明によれば、簡単な回路構成により
バッファ内部でアドレス信号の相互転換伝送を実現でき
るので、集積性や動作速度に影響することなく、多様な
動作モードに従うアドレススクランブル機能の効率向上
を図ることができる。
バッファ内部でアドレス信号の相互転換伝送を実現でき
るので、集積性や動作速度に影響することなく、多様な
動作モードに従うアドレススクランブル機能の効率向上
を図ることができる。
【図１】従来におけるアドレスバッファの回路図。
【図２】本発明によるアドレスバッファの回路図。
【図３】図２中に示したスイッチング部の他の例を示す
回路図。
回路図。
【図４】図２中に示したスイッチング部の具体例を示す
回路図。
回路図。
１００ ＴＴＬ入力部 ２００ スイッチング部 ２１０ ラッチ部 １０２ 駆動部
Claims (7)
- 【請求項１】 半導体メモリのアドレスバッファにおい
て、所定の制御信号に応答して入力アドレス信号を単位
バッファ間で相互転換伝送する手段を備えたことを特徴
とするアドレスバッファ。 - 【請求項２】 所定の制御信号が、アドレス信号の入力
を許容する信号及び当該半導体メモリの動作モードを設
定する信号に関連した信号である請求項１記載のアドレ
スバッファ。 - 【請求項３】 入力アドレス信号をＣＭＯＳレベルに変
換する入力部を単位バッファごとにもつ半導体メモリの
アドレスバッファにおいて、所定の制御信号に応答して
前記入力部の出力信号を他の単位バッファへ転換伝送す
る手段を備えたことを特徴とするアドレスバッファ。 - 【請求項４】 入力部の出力信号がラッチ部へ入力され
る前に転換伝送される請求項３記載のアドレスバッフ
ァ。 - 【請求項５】 所定の制御信号が、アドレス信号の入力
を許容する信号及び当該半導体メモリの動作モードを設
定する信号に関連した信号である請求項３又は請求項４
記載のアドレスバッファ。 - 【請求項６】 入力されるアドレス信号をＣＭＯＳレベ
ルに変換して出力する複数の単位バッファからなるアド
レスバッファを備えた半導体メモリにおいて、所定の制
御信号に応答して入力アドレス信号を前記単位バッファ
間で相互転換伝送する手段を備えることを特徴とする半
導体メモリ。 - 【請求項７】 所定の制御信号が、アドレス信号の入力
を許容する信号及び当該半導体メモリの動作モードを設
定する信号に関連した信号である請求項６記載の半導体
メモリ。
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|---|---|---|---|
| KR1995P8817 | 1995-04-14 | ||
| KR1019950008817A KR0145852B1 (ko) | 1995-04-14 | 1995-04-14 | 반도체메모리소자의 어드레스버퍼 |
Publications (2)
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|---|---|
| JPH08293194A true JPH08293194A (ja) | 1996-11-05 |
| JP2930905B2 JP2930905B2 (ja) | 1999-08-09 |
Family
ID=19412216
Family Applications (1)
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|---|---|---|---|
| JP8090704A Expired - Fee Related JP2930905B2 (ja) | 1995-04-14 | 1996-04-12 | 半導体メモリのアドレスバッファ |
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|---|---|
| US (1) | US5808957A (ja) |
| JP (1) | JP2930905B2 (ja) |
| KR (1) | KR0145852B1 (ja) |
| GB (1) | GB2299883B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184072A (ja) * | 2005-12-29 | 2007-07-19 | Samsung Electronics Co Ltd | 半導体装置のアドレス変換器及び半導体メモリ装置 |
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|---|---|---|---|---|
| US6031767A (en) * | 1996-09-18 | 2000-02-29 | International Business Machines Corporation | Integrated circuit I/O interface that uses excess data I/O pin bandwidth to input control signals or output status information |
| JP3114649B2 (ja) * | 1997-04-18 | 2000-12-04 | 日本電気株式会社 | ラッチ回路 |
Citations (1)
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| JPS63201988A (ja) * | 1987-02-18 | 1988-08-22 | Ricoh Co Ltd | メモリのデコ−ダ回路装置 |
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| US4266285A (en) * | 1979-06-28 | 1981-05-05 | Honeywell Information Systems, Inc. | Row selection circuits for memory circuits |
| JPS57118599U (ja) * | 1981-01-14 | 1982-07-23 | ||
| JPS5954096A (ja) * | 1982-09-22 | 1984-03-28 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
| US4821226A (en) * | 1987-01-30 | 1989-04-11 | Rca Licensing Corporation | Dual port video memory system having a bit-serial address input port |
| JPH0612609B2 (ja) * | 1987-03-27 | 1994-02-16 | 株式会社東芝 | 半導体メモリ |
| JPH02246516A (ja) * | 1989-03-20 | 1990-10-02 | Hitachi Ltd | 半導体装置 |
| US5191555A (en) * | 1990-07-31 | 1993-03-02 | Texas Instruments, Incorporated | Cmos single input buffer for multiplexed inputs |
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| KR0137105B1 (ko) * | 1993-06-17 | 1998-04-29 | 모리시다 요이치 | 데이터 전송회로, 데이터선 구동회로, 증폭회로, 반도체 집적회로 및 반도체 기억장치 |
| KR0120592B1 (ko) * | 1994-09-09 | 1997-10-20 | 김주용 | 신호 변환 장치를 갖고 있는 어드레스 입력버퍼 |
-
1995
- 1995-04-14 KR KR1019950008817A patent/KR0145852B1/ko not_active IP Right Cessation
-
1996
- 1996-03-19 GB GB9605747A patent/GB2299883B/en not_active Expired - Fee Related
- 1996-04-12 JP JP8090704A patent/JP2930905B2/ja not_active Expired - Fee Related
- 1996-04-15 US US08/632,594 patent/US5808957A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63201988A (ja) * | 1987-02-18 | 1988-08-22 | Ricoh Co Ltd | メモリのデコ−ダ回路装置 |
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Also Published As
| Publication number | Publication date |
|---|---|
| GB2299883A (en) | 1996-10-16 |
| KR0145852B1 (ko) | 1998-11-02 |
| GB2299883B (en) | 1997-06-11 |
| JP2930905B2 (ja) | 1999-08-09 |
| US5808957A (en) | 1998-09-15 |
| KR960038988A (ko) | 1996-11-21 |
| GB9605747D0 (en) | 1996-05-22 |
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